JPH02289994A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02289994A JPH02289994A JP1098012A JP9801289A JPH02289994A JP H02289994 A JPH02289994 A JP H02289994A JP 1098012 A JP1098012 A JP 1098012A JP 9801289 A JP9801289 A JP 9801289A JP H02289994 A JPH02289994 A JP H02289994A
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- JP
- Japan
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- voltage
- data retention
- retention mode
- control circuit
- semiconductor memory
- Prior art date
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 230000014759 maintenance of location Effects 0.000 claims abstract description 21
- 230000015654 memory Effects 0.000 claims abstract description 14
- 230000002093 peripheral effect Effects 0.000 claims abstract description 9
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に、データ・リテン
ション・モード機能を有する半導体記憶装置に関する。
ション・モード機能を有する半導体記憶装置に関する。
従来、データ・リテンション・モード機能を有する半導
体記憶装置においては、一般に、外部に配置されている
電圧制御回路から供給される動作電圧を外部において制
御調整し、前記半導体記憶装置内に含まれる記憶素子に
印加される内部電源電圧を低圧として、前記データ・リ
テンションモードを設定するのが一般である。
体記憶装置においては、一般に、外部に配置されている
電圧制御回路から供給される動作電圧を外部において制
御調整し、前記半導体記憶装置内に含まれる記憶素子に
印加される内部電源電圧を低圧として、前記データ・リ
テンションモードを設定するのが一般である。
上述した従来の半導体記憶装置においては、前記半導体
記憶装置の内部にモード変換用の電圧制御．回路を有し
ていないため、当該半導体記憶装置の外部に電圧制御回
路を設けることを必要とし、しかも、一般的には、半導
体記憶装置および外部の電圧制御回路に対する電源配線
が対を為して共用となっているため、複数の個々の半導
体記憶装置について、それぞれ個別にデータ・リテンシ
ゴン・モードを設定することが不可能であるという欠点
がある。
記憶装置の内部にモード変換用の電圧制御．回路を有し
ていないため、当該半導体記憶装置の外部に電圧制御回
路を設けることを必要とし、しかも、一般的には、半導
体記憶装置および外部の電圧制御回路に対する電源配線
が対を為して共用となっているため、複数の個々の半導
体記憶装置について、それぞれ個別にデータ・リテンシ
ゴン・モードを設定することが不可能であるという欠点
がある。
本発明の半導体記憶装置は、所定の記憶素子および周辺
制御回路等を含む半導体記憶装置において、前記半導体
記憶装置のデータ・リテンシゴン・モード設定時に、前
記記憶素子に印加される低圧内部電源を、外部制御また
は内部制御を介して制御調整して供給する電圧制御手段
を、前記半導体記憶装置と同一チップ上に備えて構成さ
れる，〔実施例〕 次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例のブロック図である。第１図
に示されるように、本実施例は、記憶素子１と、周辺制
御回路２と、電圧制御回路３と、を備えて構成される。
制御回路等を含む半導体記憶装置において、前記半導体
記憶装置のデータ・リテンシゴン・モード設定時に、前
記記憶素子に印加される低圧内部電源を、外部制御また
は内部制御を介して制御調整して供給する電圧制御手段
を、前記半導体記憶装置と同一チップ上に備えて構成さ
れる，〔実施例〕 次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例のブロック図である。第１図
に示されるように、本実施例は、記憶素子１と、周辺制
御回路２と、電圧制御回路３と、を備えて構成される。
第１図において、通常時においては、端子５４からは通
常状態を指示する信号が電圧制御回路３に入力され、端
子５１および５２からは、ランダムアクセス・メモリと
しての動作に対応するアドレスおよび制御信号がそれぞ
れ入力される。また、端子５３を介して、書込みと読出
しに対応するデータの入出力が行われる。他方、端子５
５からは、所定の電源電圧が入力されており、この電源
電圧と同一レベルの内部電源電圧が、電圧制御回路３を
介して記憶素子１および周辺制御回路２に供給される。
常状態を指示する信号が電圧制御回路３に入力され、端
子５１および５２からは、ランダムアクセス・メモリと
しての動作に対応するアドレスおよび制御信号がそれぞ
れ入力される。また、端子５３を介して、書込みと読出
しに対応するデータの入出力が行われる。他方、端子５
５からは、所定の電源電圧が入力されており、この電源
電圧と同一レベルの内部電源電圧が、電圧制御回路３を
介して記憶素子１および周辺制御回路２に供給される。
記憶素子］．を含む半導体記憶装置を、通常動作状態か
ら低消費電力データ保持モード（データ・リテンシゴン
・モード）に設定する場合には、端子５２より所定のモ
ード設定用の制御信号が入力される。このデータ・リテ
ンション モードにおいては、電圧制御回路３より記憶
素子］−および周辺制御回路２に供給される内部電源電
圧は、端子九から入力される電源制御信号により、電圧
制御回路３において降圧され、記憶素子１には、デタ保
持に必要な最低限の電源電圧が印加される。
ら低消費電力データ保持モード（データ・リテンシゴン
・モード）に設定する場合には、端子５２より所定のモ
ード設定用の制御信号が入力される。このデータ・リテ
ンション モードにおいては、電圧制御回路３より記憶
素子］−および周辺制御回路２に供給される内部電源電
圧は、端子九から入力される電源制御信号により、電圧
制御回路３において降圧され、記憶素子１には、デタ保
持に必要な最低限の電源電圧が印加される。
すなわち、半導体記憶装置はデーターリテンシゴン・モ
ードに設定される。
ードに設定される。
次に、本発明の第２の実施例について説明する。第２図
は、前記第２の実施例のブロック図である。第２図に示
されるように、本実施例は、記憶素子４と、周辺制御回
路５と、電圧制御回路６と、状態検出回路７と、を備え
て構成される。
は、前記第２の実施例のブロック図である。第２図に示
されるように、本実施例は、記憶素子４と、周辺制御回
路５と、電圧制御回路６と、状態検出回路７と、を備え
て構成される。
本実施例の前記第１の実施例との相違点は、状態検出回
路７が新たに追加して設けられていることである。本実
施例においては、データ・リテンシゴン・モード設定時
において記憶素子４に印加される低圧の内部電源電圧は
、外部から入力される電圧制御信号によって制御される
のではなく、状態検出回路７において検出される記憶素
子４および周辺制御回路５の動作状態に対応して、状態
検出回路７から出力される所定の電源制御信号が電圧制
御回路６に入力され、端子５９から電圧制御回路６に供
給される電源電圧が降圧されて、記憶素子４には低圧の
内部電源電圧が印加される。すなわち、データ・リテン
ション・モードに設定する場合には、端子５７より入力
されるモード設定の制御信号のみにより、自動的に行う
ことか可能となる。
路７が新たに追加して設けられていることである。本実
施例においては、データ・リテンシゴン・モード設定時
において記憶素子４に印加される低圧の内部電源電圧は
、外部から入力される電圧制御信号によって制御される
のではなく、状態検出回路７において検出される記憶素
子４および周辺制御回路５の動作状態に対応して、状態
検出回路７から出力される所定の電源制御信号が電圧制
御回路６に入力され、端子５９から電圧制御回路６に供
給される電源電圧が降圧されて、記憶素子４には低圧の
内部電源電圧が印加される。すなわち、データ・リテン
ション・モードに設定する場合には、端子５７より入力
されるモード設定の制御信号のみにより、自動的に行う
ことか可能となる。
以上、詳細に説明したように、本発明は、半導１本記憶
装置に適用されて、データ・リテンシゴン・モードに変
換するための電圧制御回路を同一のチップ上に集積する
ことにより、下記に示される改善が得られるという効果
がある。
装置に適用されて、データ・リテンシゴン・モードに変
換するための電圧制御回路を同一のチップ上に集積する
ことにより、下記に示される改善が得られるという効果
がある。
（１）外部に、データーリテンション・モード用の電源
制御回路を設けることが不要となる。
制御回路を設けることが不要となる。
（２）複数の半導体記憶装置について、それぞれ個々に
データ・リテンション・モードを設定することが可能と
なる。
データ・リテンション・モードを設定することが可能と
なる。
第１図および第２図は、それぞれ本発明の第１および第
２の実施例のブロック図である。 区において、１，４・・・・・・記憶素子、２，５・・
・一・・・・周辺制御回路、３，６・・・・・・電圧制
御回路、７・・・・状態検出回路。
２の実施例のブロック図である。 区において、１，４・・・・・・記憶素子、２，５・・
・一・・・・周辺制御回路、３，６・・・・・・電圧制
御回路、７・・・・状態検出回路。
Claims (1)
- 所定の記憶素子および周辺制御回路等を含む半導体記憶
装置において、前記半導体記憶装置のデータ・リテンシ
ョン・モード設定時に、前記記憶素子に印加される低圧
内部電源を、外部制御または内部制御を介して制御調整
して供給する電圧制御手段を、前記半導体記憶装置と同
一チップ上に備えることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1098012A JPH02289994A (ja) | 1989-04-17 | 1989-04-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1098012A JPH02289994A (ja) | 1989-04-17 | 1989-04-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02289994A true JPH02289994A (ja) | 1990-11-29 |
Family
ID=14207888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1098012A Pending JPH02289994A (ja) | 1989-04-17 | 1989-04-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02289994A (ja) |
-
1989
- 1989-04-17 JP JP1098012A patent/JPH02289994A/ja active Pending
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