JPH07200394A - メモリ制御システム - Google Patents

Abstract

(57)【要約】 【目的】 メモリ増設を自由に行なうことができ、各種
のメモリ構成に適正に対応することのできるメモリ制御
システムを提供する。 【構成】 複数のメモリチップにより最小単位からなる
メモリブロック５を構成し、ＣＰＵ１からの信号に基づ
いてメモリバンク制御信号を出力する前記システム制御
部２とこのメモリブロック５との間に、前記メモリブロ
ック５を前記システム制御部２のメモリバンク制御信号
に対応したメモリバンクの構成に割り当てるメモリ制御
部４を設けたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリ制御システムに係
り、特に、メモリ増設を自由に行なうことができ、各種
のメモリ構成に適正に対応することを可能としたメモリ
制御システムに関する。

【０００２】

【従来の技術】従来から、種々の演算等を行なうために
パーソナルコンピュータが多く用いられており、このよ
うなコンピュータにおいては、通常、所定情報を記憶さ
せておくメモリが搭載されている。

【０００３】図７はこのようなメモリの動作制御を行な
うための従来のメモリ制御システムを示したもので、コ
ンピュータのＣＰＵ１には、システム制御部２が接続さ
れており、このシステム制御部２には、任意のバンクに
分割されたメモリバンク３，３…が接続されている。

【０００４】このような従来のメモリバンク３におい
て、例えば、８Ｍバイトのメモリ空間を確保する場合
は、図８に示すように、４ＭＤＲＡＭ（１Ｍ×４ビット
仕様）のメモリを２つ組合わせたものをさらに２個組合
わせて１つのメモリバンク３を構成し、このメモリバン
ク３をバンク０からバンク３まで配設することにより、
合計１６個のメモリにより構成するようになされてい
る。また、前記システム制御部２には、このようなメモ
リバンク３の構成に対応した制御データがあらかじめ組
込まれており、異なるメモリを用いたメモリバンク３に
は対応することができないようになっている。

【０００５】前記従来のメモリ制御システムにおいて
は、ＣＰＵ１からの信号に基づいて、システム制御部２
が動作され、このシステム制御部２により、あらかじめ
設定された前記メモリバンク３の構成に対応した制御信
号を出力することにより、任意のメモリバンク３に対し
て所望のデータの書込みを行なうとともに、読出しを行
なうようになっている。

【０００６】また、同様に８Ｍバイトのメモリ空間を確
保する場合でも、図９に示すように、４ＭＤＲＡＭ（４
Ｍ×１ビット仕様）のメモリを８つ組合わせたものを２
個組合わせてバンク０のみの１つのメモリバンク３を構
成することも可能である。

【０００７】このような場合には、前記図８に示すもの
とメモリバンク３の構成が異なることから、システム制
御部２には、このメモリバンク３の構成に対応するよう
に前記図８のメモリバンク３の制御データと異なる制御
データが組込まれている。

【０００８】そして、前記メモリを、例えば、１２Ｍバ
イトに増設する場合には、図１０に示すように、４ＭＤ
ＲＡＭ（１Ｍ×４ビット仕様）のメモリを２つ組合わせ
たものをさらに２個組合わせてバンク０およびバンク１
のメモリバンク３を構成するとともに、４ＭＤＲＡＭ
（４Ｍ×１ビット仕様）のメモリを８つ組合わせたもの
を２個組合わせてバンク２のメモリバンク３を構成する
ようになっている。

【０００９】さらに、前記メモリを、例えば、最大容量
の１６Ｍバイトに増設する場合は、図１１に示すよう
に、４ＭＤＲＡＭ（４Ｍ×１ビット仕様）のメモリを８
つ組合わせたものを２個組合わせて１つのメモリバンク
３を構成し、このメモリバンク３をバンク０およびバン
ク１として配設することにより構成するようになってい
る。

【００１０】

【発明が解決しようとする課題】このような従来のメモ
リ制御システムにおいては、例えば、前記図８に示すメ
モリバンク３の構成において、図１０に示す１２Ｍバイ
トのメモリ容量に増設する場合は、バンク２およびバン
ク３部分のメモリチップを取外して４ＭＤＲＡＭ（４Ｍ
×１ビット仕様）のメモリチップを実装し、このバンク
２として割り当てるようになっている。

【００１１】また、この１２Ｍバイトのメモリバンク３
の構成から、図１１に示す１６Ｍバイトに増設するため
には、４ＭＤＲＡＭ（１Ｍ×４ビット仕様）のメモリを
すべて取外して４ＭＤＲＡＭ（４Ｍ×１ビット仕様）の
メモリチップを実装することにより、４ＭＤＲＡＭ（４
Ｍ×１ビット仕様）のメモリチップのみにより構成し、
これら各メモリブロックをバンク０およびバンク１とし
て割り当てることになる。このように図８に示すメモリ
バンク３の構成から図１１に示すメモリバンク３の構成
にメモリを増設する場合には、４ＭＤＲＡＭ（１Ｍ×４
ビット仕様）のメモリをすべて取外すことになってしま
うため、メモリチップが著しく無駄になってしまい、前
記図８に示すメモリバンク３の構成からは、図１０に示
す１２Ｍバイトのメモリバンク３の構成にまでは増設す
ることができるが、図１１に示す１６Ｍバイトのメモリ
バンク３の構成には、対応することができなかった。

【００１２】そのため、従来から、１６Ｍバイトに増設
する場合は、図９に示すメモリバンク３の構成に４ＭＤ
ＲＡＭ（４Ｍ×１ビット仕様）のメモリチップを実装
し、このメモリバンクをバンク１に割り当てるようにし
ている。また、この図９に示すメモリバンク３の構成か
ら図１０に示す１２Ｍバイトのメモリバンク３の構成に
増設した後に、図１１に示す１６Ｍバイトのメモリバン
ク３の構成に増設する場合も、やはり４ＭＤＲＡＭ（１
Ｍ×４ビット仕様）のメモリを取外さなければならず、
無駄が多くなってしまう。

【００１３】以上のことから、前記従来の図８に示すメ
モリバンク３の構成においては、１２Ｍバイトへの増設
のみにしか対応することができず、また、前記従来の図
９に示すメモリバンク３の構成においては、１６Ｍバイ
トへの増設のみにしか対応することができないという問
題を有しており、各種の容量のメモリバンク３の構成に
任意に増設することができないという問題を有してい
る。

【００１４】そのため、前記各メモリチップをすべて４
ＭＤＲＡＭ（１Ｍ×４ビット仕様）のメモリチップによ
り構成するようにすれば、各種容量のメモリバンク３の
構成に対応することができるが、この場合には、メモリ
バンク３の数がメモリ容量の増加に伴って増加してしま
い、その結果、制御信号の増大を招き、システム制御部
２に用いられるＩＣのピン数の増大を招くとともに、消
費電流が増加してしまうという問題を有している。

【００１５】本発明はこれらの点に鑑みてなされたもの
であり、メモリ増設を自由に行なうことができ、各種の
メモリ構成に適正に対応することのできるメモリ制御シ
ステムを提供することを目的とするものである。

【００１６】

【課題を解決するための手段】前記目的を達成するため
本発明に係るメモリ制御システムは、複数のメモリチッ
プからなり所定のバンクに割り当てられたメモリバンク
を配設し、ＣＰＵからの信号に基づいて前記メモリバン
クに対してメモリバンク制御信号を出力して前記メモリ
バンクへのデータの読取り、書込みを行なうシステム制
御部を配設してなるメモリ制御システムにおいて、前記
メモリチップにより最小単位からなるメモリブロックを
構成し、前記システム制御部とこのメモリブロックとの
間に、前記メモリブロックを前記システム制御部のメモ
リバンク制御信号に対応したメモリバンクの構成に割り
当てるメモリ制御部を設けたことを特徴とする。

【００１７】

【作用】本発明に係るメモリ制御システムによれば、Ｃ
ＰＵからの信号に基づいてシステム制御部により、あら
かじめ設定されたメモリバンクの構成に対応したメモリ
バンク制御信号を出力させ、このメモリバンク制御信号
に基づいてメモリ制御部からメモリバンクに対応したメ
モリブロック制御信号を出力させることにより、任意の
メモリブロックに対して所望のデータの書込みを行なう
とともに、読出しを行なうものであり、このようにメモ
リ制御部からのメモリブロック制御信号により、メモリ
ブロックをシステム制御部からのメモリバンク制御信号
に対応したメモリバンクとして機能させることができ
る。これにより、メモリブロック毎にメモリの増設を図
ることにより、いずれのメモリ容量の場合であっても、
同様のハード構成とすることができるものである。

【００１８】

【実施例】以下、本発明の実施例を図１乃至図６を参照
して説明する。

【００１９】図１は本発明に係るメモリ制御システムの
一実施例を示したもので、本実施例においては、コンピ
ュータのＣＰＵ１には、所定のメモリバンクの構成に対
応した制御データがあらかじめ組込まれたシステム制御
部２が接続されており、このシステム制御部２には、メ
モリ制御部４が接続されている。また、このメモリ制御
部４には、任意のブロックに分割されたメモリブロック
５，５…が接続されており、前記メモリ制御部４は、前
記システム制御部２からのメモリバンク制御信号に基づ
いて、前記メモリブロック５をメモリバンク制御信号に
対応するように制御するメモリブロック制御信号を出力
するようになされている。さらに、前記メモリ制御部４
には、前記メモリブロック５の構成を変更した場合に、
そのメモリブロック５の構成を指定するためのメモリ構
成指定部６が接続されており、このメモリ構成指定部６
は、例えば、キーボードあるいはスイッチ等により入力
するようにしてもよいし、自動的に認識するようにして
もよい。

【００２０】また、図２はこのようなメモリブロック５
において、例えば、８Ｍバイトのメモリ空間を確保する
場合の一実施例を示したもので、この場合は、４ＭＤＲ
ＡＭ（５１２Ｋ×８ビット仕様）のメモリを２つ組合わ
せたものをさらに２個組合わせて１つのメモリブロック
５を構成し、このメモリブロック５をブロック０からブ
ロック３まで配設することにより、合計１６個のメモリ
により構成するようになされている。そして、本実施例
においては、前記メモリ制御部４により、前記各メモリ
ブロック５のブロック０からブロック３をそれぞれバン
ク０からバンク３に対応させるメモリブロック制御信号
を出力するものであり、このメモリ制御部４からのメモ
リブロック制御信号により、各メモリブロック５をシス
テム制御部２からのメモリバンク制御信号に対応したメ
モリバンクとして機能させることができるようになって
いる。これにより、前記従来の図８に示すメモリバンク
の構成と同様に動作させることができる。

【００２１】次に、本実施例の作用について、図６に示
すフローチャートを参照して説明する。

【００２２】本実施例においては、まず、メモリ構成指
定部６によりメモリブロック５の構成を変更し、このメ
モリ構成指定部６からの制御信号により、メモリ制御部
４におけるメモリブロック５の構成を編成する。

【００２３】そして、ＣＰＵ１からの信号に基づいて、
システム制御部２が動作され、このシステム制御部２に
より、あらかじめ設定されたメモリバンクの構成に対応
したメモリバンク制御信号を出力させ、このメモリバン
ク制御信号に基づいてメモリ制御部４から各メモリバン
クに対応したメモリブロック制御信号を出力させること
により、任意のメモリブロック５に対して所望のデータ
の書込みを行なうとともに、読出しを行なうようになっ
ている。このようにメモリ制御部４からのメモリブロッ
ク制御信号により、メモリブロック５をシステム制御部
２からのメモリバンク制御信号に対応したメモリバンク
として機能させることができる。

【００２４】なお、前記制御においては、コンピュータ
の動作中にメモリの増減が可能な場合の動作について説
明したが、コンピュータの動作中にメモリの増減を行な
わないのであれば、図６中破線で示すループにより制御
するようにしてもよい。

【００２５】また、図３は前記メモリブロック５におい
て、同様に、８Ｍバイトのメモリ空間を確保する場合の
他の実施例を示したもので、図２に示す場合と同様に、
４ＭＤＲＡＭ（５１２Ｋ×８ビット仕様）のメモリによ
りブロック０からブロック３までのメモリブロック５を
構成し、メモリ制御部４からのメモリブロック制御信号
により、前記ブロック０からブロック３までの各メモリ
ブロック５をバンク０に対応させるようになされてお
り、これにより、前記従来の図９に示すメモリバンクの
構成と同様に動作させることが可能となる。

【００２６】また、前記メモリを、例えば、１２Ｍバイ
トに増設する場合には、図４に示すように、４ＭＤＲＡ
Ｍ（５１２Ｋ×８ビット仕様）のメモリを２つ組合わせ
たものをさらに２個組合わせて１つのメモリブロック５
を構成し、このメモリブロック５をブロック０からブロ
ック５まで配設し、メモリ制御部４からのメモリブロッ
ク制御信号により、前記ブロック０およびブロック１の
各メモリブロック５をバンク０およびバンク１に対応さ
せるとともに、前記ブロック２からブロック５までの各
メモリブロック５をバンク２に対応させるようになされ
ており、これにより、前記従来の図１０に示すメモリバ
ンクの構成と同様に動作させることが可能となる。

【００２７】さらに、前記メモリを、例えば、最大容量
の１６Ｍバイトに増設する場合は、図５に示すように、
４ＭＤＲＡＭ（５１２Ｋ×８ビット仕様）のメモリを２
つ組合わせたものをさらに２個組合わせて１つのメモリ
ブロック５を構成し、このメモリブロック５をブロック
０からブロック７まで配設し、メモリ制御部４からのメ
モリブロック制御信号により、前記ブロック０からブロ
ック３までの各メモリブロック５をバンク０に対応させ
るとともに、前記ブロック４からブロック７の各メモリ
ブロック５をバンク１に対応させるようになされてお
り、これにより、前記従来の図１１に示すメモリバンク
の構成と同様に動作させることが可能となる。

【００２８】したがって、本実施例においては、４つの
メモリからなる１つのメモリブロック５を最小単位とし
て構成し、このメモリブロック５毎にメモリの増設を図
ることにより、いずれのメモリ容量の場合であっても、
同様のハード構成とすることができ、メモリチップを無
駄に用いることなく、８Ｍ、１２Ｍ、１６Ｍバイトの各
種メモリ構成にそれぞれ適正に対応することができる。
また、このメモリブロック５をメモリ制御部４からのメ
モリブロック制御信号により、従来のメモリ構成の場合
と同様なメモリバンクとして任意のバンクメモリの組合
わせで機能させることができ、システム制御部２のメモ
リバンクの構成が異なる場合でも、各メモリブロック５
を適正なメモリバンクとして割り当てることができる。

【００２９】なお、本発明は前記実施例のものに限定さ
れるものではなく、例えば、メモリチップを２５６Ｋ×
１６ビット仕様あるいは１Ｍ×４ビット仕様のものを用
いる等、必要に応じて種々変更することが可能である。

【００３０】

【発明の効果】以上述べたように本発明に係るメモリ制
御システムは、メモリブロックをメモリ制御部からのメ
モリブロック制御信号により、従来のメモリ構成の場合
と同様なメモリバンクとして任意のバンクメモリの組合
わせで機能させることができる。また、メモリブロック
毎にメモリの増設を図ることにより、同様のハード構成
とすることができ、メモリチップを無駄に用いることな
く、いずれのメモリ容量にも適正に対応することができ
る等の効果を奏する。

【図面の簡単な説明】

【図１】本発明に係るメモリ制御システムの一実施例を
示す構成図

【図２】本発明のメモリ制御システムにおける８Ｍバイ
トのメモリブロック構成を示す構成図

【図３】本発明のメモリ制御システムにおける８Ｍバイ
トの他のメモリブロック構成を示す構成図

【図４】本発明のメモリ制御システムにおける１２Ｍバ
イトのメモリブロック構成を示す構成図

【図５】本発明のメモリ制御システムにおける１６Ｍバ
イトのメモリブロック構成を示す構成図

【図６】本発明のメモリ制御システムにおける制御を示
すフローチャート

【図７】従来のメモリ制御システムを示す構成図

【図８】従来のメモリ制御システムにおける８Ｍバイト
のメモリバンク構成を示す構成図

【図９】従来のメモリ制御システムにおける８Ｍバイト
の他のメモリバンク構成を示す構成図

【図１０】従来のメモリ制御システムにおける１２Ｍバ
イトのメモリバンク構成を示す構成図

【図１１】従来のメモリ制御システムにおける１６Ｍバ
イトのメモリバンク構成を示す構成図

【符号の説明】

１ ＣＰＵ ２ システム制御部 ４ メモリ制御部 ５ メモリブロック ６ メモリ構成指定部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数のメモリチップからなり所定のバン
   クに割り当てられたメモリバンクを配設し、ＣＰＵから
   の信号に基づいて前記メモリバンクに対してメモリバン
   ク制御信号を出力して前記メモリバンクへのデータの読
   取り、書込みを行なうシステム制御部を配設してなるメ
   モリ制御システムにおいて、前記メモリチップにより最
   小単位からなるメモリブロックを構成し、前記システム
   制御部とこのメモリブロックとの間に、前記メモリブロ
   ックを前記システム制御部のメモリバンク制御信号に対
   応したメモリバンクの構成に割り当てるメモリ制御部を
   設けたことを特徴とするメモリ制御システム。