DE69232676T2

DE69232676T2 - Struktur von DMDs und Ablaufsteuerung zur Anwendung in einem Anzeigesystem mit Pulsbreitenmodulation

Info

Publication number: DE69232676T2
Application number: DE69232676T
Authority: DE
Inventors: Jeffrey B Sampsell; Paul M Urbanus
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1991-04-01
Filing date: 1992-04-01
Publication date: 2003-02-06
Anticipated expiration: 2012-04-02
Also published as: EP0689345A2; EP0689344A3; EP0689343A3; DE69232676D1; DE69220998T2; CN1068232A; KR100253106B1; CN1115935A; EP0507270B1; CA2063744A1; EP0507270A1; DE69220998D1; EP0689345B1; CN1040493C; KR920020249A; EP0689344A2; CN1064804C; CA2063744C; JPH05183851A; US5745193A

Description

HINTERGRUND DER ERFINDUNG

1. Gebiet der Erfindung

Diese Erfindung betrifft Lichtmodulatoren und insbesondere eine integrierte Schaltungsvorrichtung des im Oberbegriff von Anspruch 1 definierten Typs.

2. Beschreibung des Standes der Technik

Binäre Lichtmodulatoren besitzen zwei Zustände. Ein Zustand, der einer "Null" entspricht, überträgt kein Licht. Der andere, der einer "Eins" entspricht, überträgt Licht unabhängig von dem betrachteten System mit der maximalen Intensität. Kurz gesagt, diese Modulatoren sind entweder AUS oder EIN. Im Ergebnis existieren für den Betrachter lediglich zwei diskrete Lichtpegel, schwarz und maximale Helligkeit. Da Zwischenpegel während Ein/Aus-Zustandsänderungen der Pixel von verhältnismäßig kurzer Dauer sind, werden sie ignoriert. Um Zwischenpegel des Lichts (ähnlich analogen Pegeln) zu erreichen, wie sie durch den Betrachter wahrgenommen werden, werden Impulsbreitenmodulations-Techniken (PWM-Techniken) verwendet.
Das Basis-PWM-Schema ist wie folgt. Es wird die Rate bestimmt, mit der die analogen Bilder dem Betrachter angeboten werden sollen. Dies erzeugt eine Bildwiederholrate (Frequenz) und eine entsprechende Vollbildzeit. In einem Standard-Fernsehsystem werden Bilder beispielsweise mit 30 Vollbildern pro Sekunde übertragen, so daß jedes Vollbild etwa 33,3 Millisekunden dauert.
Für jeden abgetasteten Punkt in dem Vollbild oder Bild, der auf ein Bildelement (Pixel) abgebildet wird, wird die Intensitätsquantisierung festgesetzt. Unter der Voraussetzung von 6 Quantisierungsbits bedeutet dies 1 Teil in 64, wobei 63 von null verschieden sind. In diesem Beispiel wird die Vollbildzeit von 33,3 ms in 63 gleiche Zeitschnitte unterteilt. Der resultierende Zeitschnitt oder die Zeit für das niederwertigste Bit (LSB-Zeit) ist gleich 33,3 ms/63 oder 528,6 Mikrosekunden.
Nach der Festsetzung dieser Zeiten werden alle möglichen analogen Pixelintensitäten, wie sie vom Betrachter gesehen werden, skaliert und quantisiert, so daß Schwarz 0 Zeitschnitte und die maximale Helligkeit 63 Zeitschnitte beträgt. Die skalierten und quantisierten Intensitäten stellen die Ein-Zeit für das Pixel ein, so daß es während der entsprechenden Anzahl von LSB-Zeiten EIN ist. Im einfachsten Fall werden zu Beginn einer Vollbildzeit alle Pixel mit einem Wert von mehr als null EIN-geschaltet, wobei sie während der Anzahl LSB-Zeiten, die ihrer relativen analogen Intensität entspricht, EIN bleiben. Das Auge des Betrachters integriert die Punkte maximaler Intensität, so daß es als das gleiche erscheint, wie wenn sie ein vorübergehend konstanter analoger Lichtpegel wären.
Die Forderungen nach maximaler Bündelbandbreite für eine hochauflösende Fernsehanzeige (HDTV-Anzeige) mit binären Modulatoren unter Verwendung dieses Schemas kann wie folgt berechnet werden. Unter Annahme des ungünstigsten Falls, in dem sämtliche Pixel in einem gegebenem Vollbild Intensitätswerte zwischen Schwarz und maximaler Helligkeit besitzen, müssen sich alle Pixel zu Beginn des nächsten Vollbilds ändern. Die LSB-Zeit kann wie folgt berechnet werden:
horizontale Pixel H = 1920
vertikale Pixel V = 1080
Intensitätspegel I = 64
Bildwiederholrate F = 30 Vollbilder/s
Farben pro Vollbild R = 3 (jedes Pixel zeigt jede Farbe nacheinander an)
LSB-Zeit
Somit beträgt die LSB-Zeit für diese Werte 176,3 Mikrosekunden. In dieser Zeitdauer müssen 2.073.600 Pixel (1920 · 1080) geladen werden. Die Datenrate ist durch folgendes gegeben:
Datenrate = H·V/176,37 us
Die Datenrate ist gleich 11,76 Gigabit pro Sekunde. Die Kosten für den Bau eines solchen Systems sind unerschwinglich.
Es gibt viele Wege zur Realisierung der PWM zur Verringerung der effektiven Datenrate. Die Daten können auf hochgradig parallele Weise in das Pixel eingegeben werden. Beispielsweise kann ein Eingangs-Schieberegister, das in Abschnitte mit jeweils 8 Pixeln unterteilt ist, mit einem Dateneingang außerhalb des Chips in jedes Schieberegister hinzugefügt werden. Für 1920 Pixel sind dies 240 Schieberegister, die einen gemeinsamen Takt nutzen. Diese 240 Schieberegister können unter Verwendung von lediglich acht Taktimpulsen mit einer Zeile von Daten geladen werden. Dies verringert die Datenrate um einen Faktor von 240 oder auf 49,1 MBit/Sekunde.
Außerdem können die Ausgänge jedes Schieberegisters einen parallelen Datenzwischenspeicher ansteuern. Nachdem diese Datenzwischenspeicher gefüllt worden sind, speichern sie die Inhalte der Eingangsschiebereglster. Dies ermöglicht, daß die Eingangsschieberegister eine neue Zeile von Daten annehmen, während die zuvor gespeicherten Daten in der ausgewählten Zeile der Pixelmatrix gespeichert sind. Folglich wird die Pixelmatrix mit einer 8-mal langsameren Rate adressiert als die, mit der die Eingangsschaltungsanordnung arbeitet. Dies beschränkt die für den Pixelchip erforderliche Hochgeschwindigkeits-Schaltungsanordnung. Die Eingangsschieberegister/Parallelzwischenspeicher-Kombination kann oben und unten an der Matrix hinzugefügt werden. Dies ermöglicht, daß die obere und die untere Hälfte der Vorrichtung gleichzeitig adressiert werden. Nun braucht jeder Satz von Registern/Zwischenspeichern in einer gegebenen Vollbildzeit lediglich die Hälfte der Daten einzulesen. Somit wird die Datenrate um einen weiteren Faktor zwei verringert. Die neue Eingabedatenrate beträgt 24,55 MBit/Sekunde, während die Anschlußstiftzahl 480 beträgt.
Aus EP-A-0 206 178 ist eine integrierte Schaltungsvorrichtung des im Oberbegriff von Anspruch 1 definierten Typs bekannt. Dieses Dokument offenbart eine Flüssigkristall-Anzeigevorrichtung mit Flüssigkristall-Anzeigefeldern, in denen Abtast- und Signalelektroden in einer Matrix angeordnet sind, wobei die Anzahl der Abtastelektroden in 1/N unterteilt ist. Ein RAM besitzt eine Videodaten-Speicherkapazität, die einem (N-1)/N-Feld des 1/N-unterteilten Flüssigkristall-Anzeigefeldes entspricht. Ein Elektrodenansteuersignal zum Ansteuern der Abtastelektroden wählt für jedes 1/N-Feld eine gleiche Abtastelektrode aus, so daß die einem 1/N-Bild von dem RAM entsprechenden Videodaten zur Anzeige auf unterteilten Anzeigegebieten verteilt werden.
Während diese Architekturänderungen die Eingabedatenrate pro Anschlußstift in die Pixelmatrix auf Kosten einer erhöhten Anschlußstiftzahl drastisch verringert haben, haben sie außerdem dem Verfahren zum Adressieren der Pixel eine Nebenbedingung auferlegt. Während das Einzeleingabeverfahren einen wahlfreien Zugriff besitzt, erfordern die abgeänderten Architekturen dieses Typs, daß die Pixel zeilenweise adressiert werden.

Beispiel

Gesamtvollbild = 32 Millisekunden, 4 Bits
höchstwertiges Bit-Bit 016 Millisekunden (16)
nächstes -Bit 1 1/216 Millisekunden (8)
nächstes -Bit 2 1/2 8 Millisekunden (4)
nächstes -Bit 3 1/2 4 Millisekunden (2)
Summe 30 Millisekunden
"Räumliches Format" umfaßt irgendein für die Matrix angepaßtes Format, beispielsweise ein spaltenweises Format, anstelle des zeilenweisen Formats einer typischen Fernsehübertragung.
Ein durch die Erfindung gelöstes Problem ist die Verwendung von Matrizen mit Daten im zeilenweisen Format. Das Ausführen einer Umsetzung wirft das Problem der hohen Datenrate auf, das ein weiteres durch die vorliegende Erfindung gelöstes Problem ist.

ZUSAMMENFASSUNG DER ERFINDUNG

Weitere Aufgaben und Vorteile sind offensichtlich und erscheinen teilweise im folgenden und werden durch die vorliegende Erfindung gelöst, die eine integrierte Schaltungsvorrichtung des im Oberbegriff von Anspruch 1 definierten Typs schafft, die die Merkmale des kennzeichnenden Teils von Anspruch 1 aufweist.

KURZBESCHREIBUNG DER ZEICHNUNG

Für ein vollständiges Verständnis der Erfindung und ihrer Vorteile wird nun Bezug genommen auf die folgende Beschreibung in Verbindung mit der beigefügten Zeichnung, in der:
- Fig. 1 einen Blockschaltplan eines Fernsehsystems zeigt.
- Fig. 2 einen Dezimierungsprozessor zeigt.
- Fig. 3a, 3b und 3c einige Vollbild-Speicherschemata zeigen.
- Fig. 4 eine integrierte Schaltungsvorrichtung für verformbare Spiegelvorrichtungen (DMD) zeigt.
- Fig. 5 eine Realisierung einer Blocklöscharchitektur zeigt.
- Fig. 6a und 6b Zeitablaufpläne zur Verringerung der Bündeldatenrate der Adressierung unter Verwendung einer Blocklöscharchitektur zeigen.
- Fig. 7 einen Zeitablaufplan zur Adressierung unter gemeinsamer Nutzung von Bit-Zeitdauern unter Verwendung einer Blocklöscharchitektur zeigt.
- Fig. 8 einen Zeitablaufplan zur gesamten adressierten Rücksetzadressierung zeigt.
- Fig. 9 ein Diagramm einer DMD-Oberschicht mit einer integrierten Schaltungsvorrichtung zeigt.
- Fig. 10 eine Explosionsdarstellung einer integrierten DMD-Schaltungsvorrichtung zeigt.
- Fig. 11 ein Beispiel von Verbesserungen der Adressierung forcierter Daten und der Adressierung mehrerer gleichzeitiger Zeilen zeigt.
- Fig. 12 einen alternativen Zugang zur Verbesserung der Adressierung forcierter Daten zeigt.

AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Fig. 1 zeigt einen Blockschaltplan eines Fernsehsystems der bevorzugten Ausführungsform, das die Lehren der vorliegenden Erfindung enthält. Der Empfänger 20 empfängt das Fernsehsignal eines Standformats und übergibt es an die Abstimmeinheit 22. Die Abstimmeinheit 22 trennt das Signal in eine Audio- und eine Videokomponente. Der Audioteil des Signals wird nicht weiter betrachtet. Die Abstimmeinrichtung übergibt das Videosignal zur Analog-Digital-Umsetzung und für weitere Verbesserungen an eine Signalverarbeitungseinheit 23. Dieser Schritt ist nur dann erforderlich, wenn digitale Signale erwünscht sind. Das verbesserte digitale Signal 24 wird an das Projektionssystem 26 gesendet, das einen Dezimierungsprozessor 28, eine Bildablage 32 und eine Schaltung 36 für die verformbare Spiegelvorrichtung enthält. Der Dezimierungsprozessor setzt das Signal in ein Format zur Speicherung im Speicher um und liefert ein Ausgangssignal 30. Dieses umgesetzte Signal 30 wird daraufhin an die Bildablage-Schaltungsanordnung übergeben, wo die Daten für jedes vollständige Vollbild gesammelt und gespeichert werden. Nachdem ein vollständiges Vollbild gespeichert worden ist, werden die Daten 34 an die DMD-Schaltung 36 übergeben, die über die Optik 38 das Bild für den Betrachter 40 erzeugt.
In Fig. 2 ist ein Beispiel eines geeigneten Dezimierungsprozessors 28 ausführlicher gezeigt. Die verbesserten digitalen Daten 24 treten als ausgewählte Anzahl von Abtastwerten wie etwa 6-Bit-Abtastwerten für das Eingangsregister 27 in den Prozessor ein. Für die Zwecke der Offenbarung ist das gezeigte System ein 6-Bit- System, wobei das höchstwertige Bit (MSB) das Bit 5 und das niederwertigste Bit (LSB) das Bit 0 ist. Selbstverständlich könnten diese Schaltungen leicht zur Behandlung irgendeiner erwünschten Anzahl von Bits aufgebaut werden.
Daraufhin wird der 6-Bit-Abtastwert an ein 1920 · 6-Bit-Schieberegister 42 gesendet. Nachdem das Schieberegister 42 mit 1920 Datenabtastwerten gefüllt worden ist, werden die Daten in dem Schieberegister an einen direkt angeschlossenen "Schattenspeicher" 43 übergeben, der ebenfalls 1920 · 6 Bits umfaßt. Der Schattenspeicher 43 wird als Matrix von sechs Zeilen betrachtet, die jeweils 1920 Bit enthalten. Die in jeder gegebenen Zeile gespeicherten Datenbits besitzen das gleiche binäre Gewicht. Beispielsweise könnte die Zeile 1 des Schattenspeichers alle Bit-0-Daten von den 1920 Eingangsabtastwerten, die Zeile 2 alle Bit-1- Abtastwerte usw. enthalten. Jede Zeile in dem Schattenspeicher 43 wird durch das Ausgangssignal eines 1 : 6-Decodierers 44 zum Auslesen ausgewählt. Die gewünschte Zeile wird durch ein in den Decodierer eingegebenes 3-Bit- Auswahlsignal 46 angegeben. Daraufhin wird die ausgewählte Zeile mit 1920 Bits von dem Schattenspeicher 43 an den Datenbus 48 angelegt, wo sie an den Dateneingang einer Matrix von 240 8 : 1-Multiplexern 52 gesendet wird. Ein 3-Bit- Steuersignal 50 zur horizontalen Positionsauswahl wird gleichzeitig an alle 8 : 1- Multiplexer gesendet, die einen 240-Bit-Datenstrom 30 erzeugen. Durch das Steuersignal 50 werden alle 8 horizontalen Positionen aufeinanderfolgend ausgewählt.
Eine alternative Ausführungsform für die 8 : 1-Multiplexer könnte 240 8-Bit- Schieberegister mit einem gemeinsamen Takt 51b und mit einer gemeinsamen Ladesteuerung 51a enthalten. In diesem Fall würde sich das Bezugszeichen 52 anstatt auf eine Matrix von Multiplexern auf eine Matrix von Schieberegistern beziehen. Daraufhin wird die ausgewählte Zeile mit 1920 Bits von dem Schattenspeicher 43 an den Datenbus 48 angelegt, wo sie an den Dateneingang einer Matrix von 240 8 : 1-Schieberegistern 52 gesendet wird. Die Ladesteuerung 51a wird aktiviert, um zu bewirken, daß der Inhalt des Datenbusses 48 in einem einzelnen 8-Bit-Schieberegister von der Matrix 52 gespeichert wird. Daraufhin werden an Slb 8 aufeinanderfolgende Impulse angelegt, die bewirken, daß die Daten in dem Schieberegister an den Datenbus 30 ausgegeben werden. Der Datenstrom 30 für jede horizontale Position wird an den Bildablagespeicher übergeben.
Der Dezimierungsprozessor 28 führt in beiden Ausführungsformen eine inverse Abbildungsfunktion aus. Die 1920 Eingangsabtastwerte mit jeweils 6 Bits werden auf die Weise gespeichert, daß auf diese Abtastwerte als auf 6 Ausgangsabtastwerte mit 1920 Bits zugegriffen werden kann. Daraufhin wird jeder der 6 Ausgangsabtastwerte multiplexiert, um die Anzahl der Ausgangsanschlüsse von dem Dezimierungsprozessor zu minimieren. Außerdem dient die Ausgangsmultiplexierung dem Anpassen des Formats der Daten an das Eingangsdatenformat der DMD. Die obige Ausführungsform ist für ein Schwarzweißsystem. Um ein Farbsystem zu schaffen, kann der Dezimierungsprozessor erforderlichenfalls verdoppelt werden.
Fig. 3a zeigt eine Scharzweißrealisierung für die Bildablage 32. Nachdem das Signal 24 über den Dezimierungsprozessor 28 umgesetzt und als Signal 30 an den Bildablagespeicher übergeben worden ist, wird es an einen der zwei Videobildspeicher 56a und 56b gerichtet. Falls 56a momentan angezeigt wird, wird der Datenstrom 30 durch den Schalter 54 an Stellen im Bildspeicher 56b gerichtet. Die Stellen in der Speicherzellenmatrix 60b, an die der Datenstrom 30 gerichtet wird, werden durch den Adressenzeiger 58b angegeben. Die Speicherzellenmatrix 60b enthält einzelne Untermatrizen, von denen eine 61b ist. Alle Datenbits mit gleichem Gewicht (gleicher Signifikanz) für das Vollbild, das gerade in der Speicherzellenmatrix 60b gespeichert wird, werden in der gleichen Untermatrix gespeichert, von denen eine 61b ist. Wenn das System das Anzeigen des Inhalts des Speichers 56a abgeschlossen hat, wird der Inhalt des Speichers 56b über den Ausgangsbus 63b der Speicherzellenmatrix 60b und den Schalter 64 an das System gesendet. Für Farbe kann dieses Schema wie bei dem Dezimierungsprozessor erforderlichenfalls verdoppelt werden.
In Fig. 3b ist eine Explosionsdarstellung der einzelnen Untermatrix 61b gezeigt. Die Untermatrix 61b ist in Zeilen kleinerer Zellen unterteilt. Eine Gruppe von Zeilen 57a oder 57b bildet eine Videodatenzeile. In dieser Ausführungsform, in der eine Hälfte einer 1920 · 1080-Matrix gleichzeitig adressiert wird, stellt 57a die Zeile 1 und 5% die Zeile 540 dar. Die Zelle 59a hält die Daten für Zeile 1, Pixel 0. Die Zelle 62a hält die Daten für Zeile 1; Pixel 7. Die Zellen zwischen ihnen in der Spalte halten Daten für die Pixel 1-6 für Zeile 1. Ähnlich hält die Zelle 59b die Daten für Pixel 8, Zeile 1. Die Zelle 59c hält die Daten für Pixel 1904, Zeile 1, und die Zelle 59d hält die Daten für Pixel 1912, Zeile 1. Das letzte Pixel in Zeile 1, das Pixel 1919, wird in der Zelle 62b gehalten. Die Daten werden über den Bus 63b durch den Schalter 64 an die DMD-Matrix gesendet. Dieses Schema wird für jede der einzelnen wie in Fig. 3a gezeigten Untermatrizen für soviel Videozeilen, wie sich in dem System befinden, wiederholt.
In Fig. 3c ist eine weitere Ausführungsform für ein Farbsystem gezeigt. Das Videosignal wird über die Leitungen 24a, 24b und 24c drei Dezimierungsprozessoren zugeführt. Die Dezimierungsprozessoren 28a, 28b und 28c senden die umgesetzten Daten entlang der Leitungen 30a, 30b und 30c an eine Busleitung 65. Die Daten auf der Busleitung 65 werden in die durch den Adressenzeiger 58 angegebene Speicherzelle geladen. Daraufhin lädt der Zeiger 58 die Speicherzellenmatrix 60 nach der Farbe. Das obere Drittel der Register 64a ist für die Farbe 1, das zweite Drittel 64b für die Farbe 2 und das untere Drittel 64c für die Farbe 3. Die einzelne Untermatrix 67, die völlig gleich zu den anderen gezeigten Untermatrizen ist, ist ähnlich der ausführlichen Zeichnung in Fig. 3b. Die auf diese Weise verarbeiteten Daten führen dazu, daß alle drei Farben nacheinander an die DMD-Schaltungsanordnung gesendet werden.
In Fig. 4 ist eine Ausführungsform der integrierten DMD-Schaltung gezeigt. Die Daten von der Bildspeicher-Schaltungsanordnung 32 werden über den Bus 34 in Fig. 1 an die integrierte Schaltungsvorrichtung 68 übergeben. Die Leitung 34 kann tatsächlich in zwei Busse, 34a und 34b, unterteilt sein. Der Bus 34a leitet die Daten für die obere Hälfte der DMD-Matrix, während der Bus 34b die Daten für die untere Hälfte der Matrixspiegel leitet. Die Daten werden an ein Schieberegister 70a gesendet. Wenn das Register voll ist, werden die Daten an einen parallelen Zwischenspeicher 74a übergeben. Die Menge der Leitungen 72a steuert das Laden des Schieberegisters und des parallelen Zwischenspeichers. Nachdem die Daten zwischengespeichert worden sind, laufen sie in die obere Hälfte einer 1920 · 1080-Matrix der tatsächlichen verformbaren Spiegelvorrichtungen 80. Die Zeile der Adressierungsschaltungsanordnung unter den Spiegeln wird über den Zeilendecodierer 76a durch die Zeilenauswahlleitung 78a ausgewählt. Gleichzeitig treten die gleichen Operationen in der unteren Hälfte der Matrix auf. Daraufhin werden die Spiegel der Matrix adressiert und abgelenkt, so daß sie ein Bild erzeugen, das über die Optik an den Betrachter übergeben wird.
An diesem Punkt enthält die DMD-Anzeigevorrichtung eine DMD-Pixelmatrix, Eingangsschieberegister und Zwischenspeicher und Zeilenauswahldecodierer. Die Architektur wird nun, wie in Blockform in Fig. 5 gezeigt ist, abgeändert, um zu ermöglichen, daß alle Pixel in einen ausgewählten Block der DMD in kurzer Zeitdauer in den AUS-Zustand geschaltet werden. Die parallelen Ablage-Zwischenspeicher 74 werden abgeändert, so daß sie eine LÖSCH-Leitung 92 in Fig. 5 umfassen. Wenn die LÖSCH-Leitung aktiviert ist, führt das dazu, daß die Daten, die die Spalten in der DMD-Matrix ansteuern, auf einen Zustand eingestellt werden, der der AUS-Pixelstellung entspricht. Außerdem wird der Zeilenauswahldecodierer 76 abgeändert, um eine Anzahl von Auswahlleitungen hinzuzufügen, die dazu dienen zu bewirken, daß ein Block von Zeilen wie etwa 90a gleichzeitig ausgewählt wird.
Um einen Block von Pixeln in den AUS-Zustand zu versetzen, wird die LÖSCH-Leitung 93 zu den parallelen Ablage-Zwischenspeichern 74 aktiviert.
Nachfolgend wird die Blockauswahlleitung 84 für den in den AUS-Zustand zu schaltenden Block von Pixelzeilen aktiviert. Schließlich wird an die einzelnen Strahlspiegel ein Rücksetzimpuls angelegt, wobei die Spiegel in den AUS-Zustand abgelenkt werden. Obgleich in Fig. 5 acht Blöcke von Zeilen gezeigt sind, wobei die Zeilen eines gegebenen Blocks aufeinanderfolgend sind, besteht kein Grund zur Beschränkung auf diese Anordnung. Die Anzahl der Blöcke kann zwischen 1 und der Vorstellung des Entwicklers geändert werden. Außerdem kann die Zeile von Pixeln in den Blöcken anstatt aufeinanderfolgend in einer verschachtelten (oder irgendeiner anderen) Konfiguration verbunden sein.
Die minimale Spitzendatenrate ist durch die kürzeste. Zeitdauer bestimmt, in der sämtliche Bits mit einer gegebenen Signifikanz in die DMD-Matrix geladen werden müssen. Die Zusammenstellung sämtlicher Datenbits mit dem gleichen binären Gewicht aus einem gegebenen Vollbild wird als Bit-Vollbild bezeichnet. Für ein 6-Bit-System gibt es 6-Bit-Vollbilder von Daten pro Vollbild. Es ist erwünscht, die Spitzendatenrate, am wahrscheinlichsten durch Opfern eines anderen Aspekts der Leistung des DMD-Anzeigesystems, zu verringern. Der in den Fig. 6a und 6b für ein 6-Bit-System gezeigte Zeitablaufplan ermöglicht genau einen solchen Kompromiß. In Fig. 6a ist als Vergleichswert der Zeitablauf für das Standardadressierungsschema gezeigt. In Linie 96 ist die Länge einer Vollbildzeit gezeigt. Die Linie 98 ist der Dateneingangsbus, wobei die Impulse angeben, daß über den Dateneingangsbus 98 ein Bit-Vollbild von Daten an die Vorrichtung übertragen wird, während das Fehlen von Impulsen angibt, daß keine Datenübertragung stattfindet. Die Breite der Impulse auf dem Dateneingangsbus 98 ist gleich 1 LSBit-Zeit. Die Linie 100 ist die Strahlrücksetzleitung. Nachdem die Daten an die Vorrichtung übertragen worden sind, wird die Strahlrücksetzleitung 100 gepulst, was dazu führt, daß die Pixelspiegel den Zustand annehmen, der durch das zuletzt geladene Bit-Vollbild von Daten angegeben ist. Die Zeitdauer zwischen aufeinanderfolgenden Strahlrücksetzimpulsen entspricht dem binären Gewicht des zuletzt geladenen Bit-Vollbilds von Daten. Fig. 6a zeigt, daß der Zustand der Pixelspiegel während einer Zeit 99, die gleich einer LSBit-Zeit oder einem Zeitschnitt ist, dem Vollbild der Daten des niederwertigsten Bit-Vollbilds entspricht. Während der Zeit 99 muß das nächste Bit-Vollbild von Daten vollständig geladen werden. Da die Zeit 99 das kürzeste Zeitintervall ist, in dem ein Bit- Vollbild geladen werden muß, ist die Zeit 99 die begrenzende Datenladezeit für eine minimale Bündeldatenrate. Obgleich die DMD aufeinanderfolgend in fallender Reihenfolge des binären Bit-Vollbildgewichts mit Bit-Vollbildern von Daten geladen worden ist, kann jede beliebige Reihenfolge des Bit-Vollbilds zum Laden realisiert werden.
Fig. 6b zeigt ein datenreduziertes Verfahren zur Adressierung unter Verwendung der in Fig. 5 gezeigten Architektur. Die Linien 104a bis 104 h zeigen den Zeitablaufplan für jeden Block 90a bis 90 h aus Fig. 5. Wie in Fig. 6a repräsentieren die Linien 104a bis 104 h den Dateneingangsbus. Allerdings geben die Impulse an, daß 1/8 eines Bit-Vollbilds von Daten über den Dateneingangsbus 104a bis 104 h an die Vorrichtung übertragen wird, während das Fehlen von Impulsen angibt, daß keine Datenübertragung stattfindet, wobei die Breite der Impulse gleich 1 LSBit-Zeit ist. Obgleich es 8 verschiedene Dateneingangsbusse 104a bis 104 h gibt, sind diese physikalisch der gleiche Dateneingangsbus, wobei sie aber als getrennte Linien gezeigt sind, um konzeptuell jede der Linien 104a bis 104 h den entsprechenden Blöcken 90a bis 90 h aus Fig. 5 zuzuordnen. Nachdem jedes 1/8 eines Bit-Vollbilds an den entsprechenden Block übertragen worden ist, wird die Strahlrücksetzleitung gepulst, um zu bewirken, daß der Zustand der Pixelspiegel für einen gegebenen Block 90a bis 90 h den zuletzt geladenen Daten entspricht. Die höchstwertigen Bits (MSBs), wobei in dieser Ausführungsform das MSB das Bit 5 ist, 106a werden in die ersten 8 aufeinanderfolgenden LSBit-Zeiten heraufgeladen. Nach der geeigneten Anzahl von LSB-Zeiten (32 für das MSB in einem 6-Bit-System) wird, wie mit dem Bezugszeichen 107 bezeichnet ist, das zweithöchstwertige Bit 106b in den Blöcken geladen und während der geeigneten Anzahl von LSB-Zeiten gehalten.
Dieser Prozeß wird fortgesetzt, bis das Bit 2, Block 4, geladen wird, wie mit dem Bezugszeichen 94 bezeichnet ist. Es wird angemerkt, daß das Bit 4 eine 16 LSB-Zeit, das Bit 3 eine 8 LSB-Zeit und das Bit 2 eine 4 LSB-Zeit besitzt.
Anschließend, nachdem Block 4, Bit 2, geladen worden ist, ist die Zeit für Block 1, Bit 2, abgelaufen. Zu diesem Zeitpunkt muß eines von zwei Dingen geschehen. Der Block 1 muß den Zustand von Block 1, Bits 1 oder 0, annehmen. Dies ist unmöglich, da die Blöcke 5-8 noch nicht mit ihren jeweiligen Bit-2-Daten geladen worden sind. Das andere Ding, das geschehen kann, ist, daß die Pixelspiegel in Block 0 wenigstens 4 LSB-Zeiten lang ausgeschaltet oder gelöscht werden, während die Blöcke 5-8 geladen werden. Dies ist durch den Impuls 102 gezeigt. Das Verfahren zum Löschen von Block 0 erfolgt wie zuvor beschrieben unter Verwendung der in Fig. 5 gezeigten Architektur. Die zum Löschen von Block 0 (oder irgendeinem anderen Block) erforderliche Zeitdauer ist ein sehr kleiner Bruchteil der zum Laden eines Blocks erforderlichen Zeit, so daß die binäre Zeitwichtung erhalten bleibt. Dieses Verfahren führt zu einer bedeutenden Verringerung der Spitzendatenrate pro Anschlußstift. Die Verringerung der Datenrate beträgt einen Faktor 8 und ergibt sich daraus, daß in 1 LSB-Zeit in Fig. 6b im Gegensatz zu Fig. 6a lediglich 1/8 soviel Zeilen geladen werden. Allerdings gibt es eine Verringerung der Effizienz der optischen Ausgabe des Systems, die daran liegt, daß es immer abgeschaltet ist. In diesem Fall sind die Pixel während 17 LSB-Zeiten von den 80 LSB-Zeiten in der Vollbildzeit 96 immer abgeschaltet.
Die Leistung der zuvor beschriebenen Blocklöscharchitektur kann verbessert werden. Falls die Reihenfolge geändert wird, in der die Bits an den Chip gesendet werden, kann die gleiche Spitzendatenrate aufrechterhalten werden, während gleichzeitig die optische Effizienz erhöht wird. Es wird daran erinnert, daß beim Ausführen des Übergangs von der Basis-PWM-Adressierung zur binären PWM- Adressierung festgestellt worden ist, daß durch das Aufteilen der kontinuierlichen AN-Zeit eines Pixels in mehrere kleinere, binär gewichtete und möglicherweise nichtzusammenhängende AN-Zeiten kein Verlust erlitten wird. Es spielt lediglich eine Rolle, daß die gesamte AN-Zeit die gleiche ist. Wenn diese Logik etwas weiter erweitert wird, ist klar, daß es auch keinen Grund gibt, die irgendeiner gegebenen Bit-Zeitdauer zugeordnete AUS-Zeit weiter zusammenhängend zu halten. Unter Berücksichtigung dessen wird nun die Reihenfolge, in der die Daten an die DMD gesendet werden, wie in Fig. 7 gezeigt umgeordnet.
Es wird angemerkt, daß in Fig. 8 mehrere der Bits niedriger Ordnung nun in der Mitte der MSB-Zeiten an die DMD ausgesendet und daraufhin die MSBs neu geladen werden. Die Idee besteht darin, die ungenutzte Buszeit zu nutzen. In einigen Blöcken wird das Bit 5 zu anderen Zeiten in die Vorrichtung 3 geladen. Obgleich dies die durchschnittliche Datenrate pro Anschlußstift erhöht, hat es keine Wirkung auf die Spitzendatenrate pro Anschlußstift, den begrenzenden Faktor. Gleichzeitig ist die Anzahl der AUS-Pixel-LSB-Zeiten von 17 auf 8 verringert worden, was den Verlust an optischer Effizienz um mehr als einen Faktor 2 verringert.
Die Linie 96 ist die ursprüngliche Vollbildzeit. Die Linie 98 ist die Standard- Adressierungszeitgebung. Die Linie 108 ist die ursprüngliche Vollbildzeit zuzüglich 8 LSB-Zeiten. Wie durch Betrachtung der Bit-Anordnungen zu sehen ist, wird das Bit 5, 106a, geladen und während 8 LSB-Zeiten angezeigt. Nach 8 LSB- Zeiten wird das Bit 1, 106e, geladen und während 2 Bit-Vollbildzeiten angezeigt, was die Anforderungen für die Bit-1-Anzeige vollständig abschließt. Nach den 2 LSB-Zeiten wird das Bit 5, 106a, neu geladen und während weiterer 16 LSB-Zeiten angezeigt, was seine Gesamtanzeigezeit auf 24 LSB-Zeiten erhöht. Die Blöcke 5-8 zeigen während der verbleibenden erforderlichen 8 LSB-Zeiten weiter Bit-5- Daten an, während die Blöcke 1-4 während 1 LSB-Zeit mit dem Bit 0, 106f, neu geladen werden. Da das Bit 0 lediglich 1 LSB-Zeit erfordert, wird das Bit 5, 106a, in die Blöcke 1-4 neu geladen und während der verbleibenden 8 erforderlichen LSB-Zeiten gehalten, worauf ein Rücksetzimpuls folgt. Daraufhin wird das Bit 4, 106b, während 8 LSB-Zeiten in alle Blöcke geladen. Nach 8 LSB-Zeiten zeigen die Blöcke 1-4 weiter Bit-4-Daten an, während die Blöcke 5-8 Bit-0-Daten, 106f, laden und anzeigen, womit die Anforderungen für das Bit 0 abgeschlossen sind. Daraufhin werden die Bit-4-Daten 106b zurück in die Blöcke 5-8 geladen und während der verbleibenden 8 LSB-Zeiten angezeigt. Daraufhin wird das Bit 3, 106c, geladen und während 8 LSB-Zeiten angezeigt, worauf das Bit 2, 106d, während 4 LSB-Zeiten folgt, womit die Anforderungen für alle Bits und Blöcke abgeschlossen sind.
Es ist wünschenswert, die Effekte im Zusammenhang mit mehreren Rücksetzimpulsen in einer gegebenen Vollbildzeit zu vermeiden, so daß ein Verfahren zum Adressieren der DMD wünschenswert ist, das diese möglichen Effekte vermeidet. Fig. 8 zeigt ein solches Verfahren, das als das total adressierte Rücksetzverfahren (TAR-Verfahren) bezeichnet wird. Es gibt drei Hauptunterschiede zwischen diesem Verfahren und dem oben diskutierten Verfahren unter gemeinsamer Nutzung der Bit-Zeitdauern.
Zunächst wird in dem TAR-Verfahren, bevor an die Pixel ein Rücksetzimpuls angelegt wird, die gesamte DMD mit den Bit-Vollbilddaten für ein besonderes Bit geladen, während das Bit-Zeitdauerverfahren einen Teil der DMD (einen Block) lädt und daraufhin auf die gesamte Vorrichtung ein Rücksetzen anwendet. Zweitens wird in dem TAR-Verfahren die gesamte Vorrichtung in 8 LSB-Zeiten geladen. In dem vorausgehenden Verfahren wurde die gesamte Vorrichtung jeweils in 8 Intervallen eines Bit-Vollbilds geladen, was zu der gleichen Gesamt-Vollbildzeit führte. Schließlich gibt es für das TAR-Verfahren einen kleineren Betrag der Überlappung zwischen dem Laden von Daten und dem Betrachten von Daten.
In Fig. 8 veranschaulicht die Zeile 110, was der Betrachter sieht. Der Betrachter sieht, daß das Bit 6, 106a, während einer ausgedehnten Zeitdauer "an" ist, worauf das Bit 5, 106b, während der halben Zeit von Bit 6 folgt. Das Muster wird fortgesetzt, bis es den Zeitpunkt zwischen den Bits 2, 106e, und 1, 106f, erreicht. Zu diesem Zeitpunkt gibt es tatsächlich eine Zeitdauer, in der alle seine Bits AUS sind. Natürlich kann der Betrachter dies in der Realität nicht tatsächlich sehen, da es eine weit höhere Frequenz als die kritische Flimmerfrequenz des menschlichen Auges ist. Nach der geeigneten Zeitdauer wird Bit 1, 106f, angezeigt, worauf eine weitere Aus-Zeitdauer folgt, woraufhin Bit 0, 106g, angezeigt wird.
Die Linie 112 ist die Zeitgebung der Daten beim Laden. Bit 6, 106a, wird kurz vor der in Zeile 110 gezeigten Anzeigezeit für das Bit 6 geladen. Ähnlich werden alle Bits kurz vor der Anzeigezeit in Linie 110 geladen. Die Ladeintervalle sind für jedes Bit die gleichen. Die Linie 114 ist die Adressenrücksetzleitung, während die Linie 116 die Strahlrücksetzleitung ist. Die Adressenrücksetzung dient dazu, lediglich jene Pixel zurückzusetzen, die adressiert worden sind. Es gibt eine beträchtliche Verringerung der Anzahl der an die Strahlen gesendeten Rücksetzimpulse. Dies beseitigt die natürliche mechanische Abnutzung der mechanischen Teile der Strahlen.
In Fig. 9 ist eine Architektur gezeigt, die ermöglicht, daß die oben diskutierten Prozesse realisiert werden. Der einfache DMD-Chip 68 aus Fig. 4 ist zu einem Teil der DMD-Oberschicht 240 geworden. Die Leitungen 34a und 34b kommen über die Demultiplexer (8 : 128) 242a und 242b in die Schaltung. Die resultierenden Signale werden über 244d und 244b bis 244c in 16-Bitleitungen an die Firstin-First-out-Puffer (FIFO-Puffer) 244a ausgesendet. Die Ausgangssignale der FIFOs werden über die Leitungen 246a und 246b an den DMD-Chip übertragen. Die Steuersignale treten über die Leitung 78, die Leitungsauswahl, und über die Leitung 248, das Vollbildzurücksetzen, in den DMD-Chip ein.
In Fig. 10 ist eine Explosionsdarstellung der DMD-Vorrichtung 68 gezeigt. Die Daten von den Busleitungen 246a und 246b treten über die Demultiplexer (1 : 8 · 128) 250a und 250b in die Spiegelmatrizen 80a und 80b ein. Das Leitungsauswahlsignal 78 ist in eine untere Leitungsauswahl, die in den Decodierer für die untere Matrix 76b eintritt, und in eine obere Zeilenauswahl, die in den Decodierer 76a der oberen Matrix eintritt, unterteilt. Das Vollbildrücksetzsignal auf der Leitung 248 ist ebenfalls unterteilt, um auf die untere Spiegelmatrix 80b und auf die obere Spiegelmatrix 80a zuzugreifen. Diese neugefaßte Architektur kann neben vielen anderen die oben diskutierten Adressierungsschemata unterstützen, was die Vorrichtung wesentlich vielseitiger und anpassungsfähiger macht.
An der obigen Architektur können weitere Verbesserungen vorgenommen werden, um die Geschwindigkeit zu erhöhen. Eine dieser Verbesserungen besteht darin, daß sie eine Dateneingangsstruktur besitzt, so daß entweder die normalen Eingangsdaten ausgewählt werden können oder konstante Eingangsdaten ausgewählt werden können. Eine solche Verbesserung ist in Fig. 11 gezeigt. Für eine normale Dateneingabe, bei der die Daten eindeutig sind, werden die Ausgangsdaten von den Eingangsdatenmultiplexern 252a bis 252b, denen die Leitungen 254a bis 254c zugeführt werden, ausgewählt, um die Matrixspalten anzusteuern. Zur Eingabe forcierter Daten, bei der die Daten konstant sind, werden die forcierten Daten auf den Leitungen 256a und 256b an die Spalten angelegt. Die Auswahl dieser Daten wird durch die Multiplexer 258a und 258b durchgeführt. Dies ermöglicht, daß konstante Daten an die Zeilen der (als die untere Matrix gezeigten) DMD-Spiegelmatrix 80b mit eine Rate angelegt werden, die durch die Geschwindigkeit des Multiplexers für forcierte Daten begrenzt ist, wobei der Zeilenauswahldecodierer 76b mit den Eingangsleitungen 260, die Steuersignale sind, die Mehrfach- oder Einzelleitungsauswahlen bestimmt.
Eine weitere solche Verbesserung ermöglicht, daß dadurch, daß der Decodierer in der Weise konstruiert ist, daß die Zeilen einzeln oder in Gruppen adressiert werden können, mehrere Zeilen gleichzeitig adressiert werden. Die Anordnung wird für den maximalen Nutzen der gegebenen Anwendung angeordnet. Somit kann die Anordnung in der Weise erfolgen, daß irgendeine Anzahl und Kombination von Zeilen als einzelne Gruppe adressiert werden kann und daß irgendeine Anzahl von Gruppen definiert werden kann. Diese Definition von Gruppen gibt dann die Decodiererkonstruktion an. Alternativ kann der Decodierer programmierbar gemacht werden, so daß Gruppen durch den Anwender definiert werden können. Diese Realisierung ist in Fig. 12 für eine Schieberegister-Eingangsstruktur gezeigt, wobei die Schieberegister 262a bis 262b Eingangssignale von den Leitungen 254a bis 254c empfangen und sie über die Leitungen 264 an die DMD- Matrix senden.
Obgleich bisher eine besondere Ausführungsform für ein Anzeigesystem und seine Architektur beschrieben wurden, sollen diese spezifischen Bezugnahmen somit mit Ausnahme der im folgenden dargestellten Ansprüche nicht als Beschränkungen des Umfangs dieser Erfindung betrachtet werden.

Claims

1. Integrierte Schaltungsvorrichtung, die umfaßt:

eine Matrix (80; 80a, 80b) aus räumlichen Lichtmodulatorelementen, wobei die Elemente in Zeilen angeordnet sind und die Zeilen in Untermatrizen (90a, ..., 90 h) angeordnet sind; und

ein Eingangsregister (70; 70a, 70b), das Daten empfängt und die Daten an die Matrix (80; 80a, 80b) aus räumlichen Lichtmodulatorelementen überträgt; dadurch gekennzeichnet, daß die Vorrichtung ferner umfaßt:

einen Blockauswahldecodierer (76; 76a, 76b), der so betreibbar ist, daß er eine der Untermatrizen auswählt; und

daß das Eingangsregister (70; 70a, 70b) einen Ausgang sowie Mittel (92) besitzt, um den Ausgang zu löschen, derart, daß alle räumlichen Lichtmodulatorelemente in der ausgewählten Untermatrix gleichzeitig in einen "Aus"-Zustand geschaltet werden können.

2. Vorrichtung nach Anspruch 1, bei der das Eingangsregister eine Matrix (250a, 250b) aus Demultiplexern ist, wenigstens ein Demultiplexer pro Untermatrix, wobei die Demultiplexer mit einer Matrix aus First-in-First-out-Puffern (244b, ..., 244c, 244a, ..., 244d) elektrisch verbunden sind, die ihrerseits mit einer zweiten Matrix (242a, 242b) aus Demultiplexern elektrisch verbunden sind.