JPH05183851A - 表示システム及び表示方法 - Google Patents

表示システム及び表示方法

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JPH05183851A
JPH05183851A JP4080051A JP8005192A JPH05183851A JP H05183851 A JPH05183851 A JP H05183851A JP 4080051 A JP4080051 A JP 4080051A JP 8005192 A JP8005192 A JP 8005192A JP H05183851 A JPH05183851 A JP H05183851A
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Paul M Urbanus
エム．アーバヌス ポール
Jeffrey B Sampsell
ビー．サンプセル ジェフリー
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Texas Instruments Inc
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Publication date
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    • H04N2005/7466—Control circuits therefor

Abstract

(57)【要約】 【目的】 ＤＭＤ集積回路を使用し空間光変調する高解
像度テレビジョン表示システムとそのバーストデータ速
度を低下する一方、合理的システム速度を維持する表示
方法を提供する。 【構成】 映像信号に応じて光源光を空間光変調して可
視像に変換するＤＭＤ集積回路チップ（６８）の上側、
下側半部ＤＭＤサブアレイに、それぞれ、フレームメモ
リ装置からの入力データバス（３４ａ），（３４ｂ）
を、デマルチプレクサ（１２４ａ），（１２４ｂ）、Ｆ
ＩＦＯバッファ（１２０ａ）〜（１２０ｂ）；（１２０
ｃ）〜（１２０ｄ）を経由して接続し、線路（７８）か
らの線路選択信号、線路（１２６）からのフレームリセ
ット信号で両サブアレイを互いに独立にかつブロックに
分割して制御する。前記フレームメモリ装置のメモリセ
ルアレイの行を同時にアドレス指定する、ビット期間分
割又はＡＴＲ方法を適用する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、光変調器、特に、これ
らの変調器を使用するシステムに対するアドレス指定及
びタイミング技術に関する。
【０００２】
【従来の技術】２進光変調器は、２つの状態を有する。
“０”に対応する状態は、光を伝送しない。“１”に対
応する他の状態は、どんなシステムが構想下にあろうと
これに最大強度で光を伝送する。短く云うと、これらの
変調器は、オフ又はオンのいずれかの状態をとる。その
結果、その観察者にとって、黒か最大輝度かの、２つの
離散レベルのみが存在する。画素オンオフ状態変化中の
中間レベルは、比較的短い持続時間であるために、無視
される。その観察者によって知覚されるような光の（ア
ナログに近い）中間レベルを達成するためには、パルス
幅変調（以下、ＰＷＭと称する）技術が、採用される。
【０００３】基本的なＰＷＭ方式は次のようである。ア
ナログ映像がその観察者に提示される速度を、決定す
る。これからフレーム速度（周波数）及び相当するフレ
ーム時間を確立する。例えば、標準テレビジョンシステ
ムにおいては、映像は３０フレーム／ｓの速度で伝送さ
れ、各フレームは約３３．２ｍｓ間続く。
【０００４】１つの映像要素（以下、画素と称する）を
写像する、フレーム又は映像内の各サンプル点ごとの強
度量子化が、達成される。６ビットの量子化を仮定する
と、これは、６４のうち６３が非ゼロであるその６４の
うちの１に当たる部分を意味する。この例においては、
３３．３ｍｓのフレーム時間を６３分割した時間が、タ
イムスライスに等しい。結果のタイムスライス、すなわ
ち、最下位ビット（以下、ＬＳＢと称する）時間は、３
３．３ｍｓ／６３、すなわち、５２８．６μｓに等し
い。
【０００５】これらの時間の確立が済むと、その観察者
の見るあらゆる可能なアナログ画素強度が、黒は０タイ
ムスライス、最大輝度６３タイムスライスと云うよう
に、尺度化及び量子化される。これらの尺度化及び量子
化強度は、画素に対してオン時間をセットし、したがっ
て、画素はそれに相当する数のＬＳＢ時間にわたりオン
している。最も簡単な場合、ゼロより多い値を有する全
ての画素は、１フレーム時間の開始においてオンにター
ンされ、かつこれらの画素は、これらに関連するアナロ
グ強度に相当する数のＬＳＢ時間にわたりオンを維持す
る。その観察者の眼は、最大強度の点を積分し、したが
って、あたかもこれらの点が時間的に一定アナログレベ
ルの光であるかのように見えるであろう。
【０００６】この方式を使用する２進変調器高精細度テ
レビジョン（ＨＤＴＶ）表示装置に対する最大バースト
帯域幅は、次のように計算される。所与のフレーム中の
全ての画素が黒と最大輝度との間の強度値を有する最悪
の場合を仮定すると、全ての画素はその次のフレームの
開始において変化しなければならない。ＬＳＢ時間は、
次のように計算される。
【０００７】 水平画素 Ｈ＝１，９２０ 垂直画素 Ｖ＝１，０８０ 強度レベル Ｉ＝６４ フレーム速度 Ｆ＝３０フレーム／ｓ 色数毎フレーム Ｒ＝３（各画素は各色を順序に表
示する）
【数１】
【０００８】したがって、これらの値に対して、ＬＳＢ
時間は、１７６．３μｓとなる。この時間期間におい
て、２，０７３，６００画素（１，９２０×１，０８
０）がロードされなければならない。データ速度は、次
によって与えられる。
【０００９】
【数２】
【００１０】このデータ速度は、１１．７６Ｇビット／
ｓに等しい。このようなシステムを建設するコストは、
禁止的高さである。
【００１１】有効データ速度を低下させるＰＷＭを実現
するには、多くの方法がある。そのデータを、高度に並
列な態様でその画素に入力させることができる。例え
ば、１つの入力シフトレジスタが各々８つの画素の区域
に分割され、かつ各シフトレジスタへ１つのオフチップ
データ入力が付加される。１，９２０の画素に対して、
２４０のシフトレジスタとなり、これらが共通クロック
を共用する。したがって、僅か８クロックパルスを使用
して、これら２４０のシフトレジスタに１行のデータを
ロードすることができる。この結果、データ速度を１／
２４０に、すなわち、４９．１Ｍビット／ｓに低下す
る。
【００１２】更に、各シフトレジスタの出力は、並列デ
ータラッチを駆動することができる。これらのデータラ
ッチは、これらの入力シフトレジスタが満たされた後に
これらのシフトレジスタの内容を記憶する。これによっ
て、これら入力シフトレジスタは、先行ラッチデータが
その画素アレイの選択された行内に記憶されている間に
新しい１行のデータを受け入れることが可能となる。そ
の結果、この画素アレイは、入力回路素子の動作速度の
１／８の低い速度でアドレスされる。このことは、その
画素チップに必要な高速回路素子を限定する。
【００１３】この入力シフトレジスタ／並列ラッチ組合
わせを、そのアレイの上側と下側に付加することができ
る。これによって、このアレイの上側半部と下側半部を
同時にアドレス指定することが可能になる。したがっ
て、この入力シフトレジスタ／並列ラッチの各セット
は、所与のフレーム時間にそのデータの半分を読み取る
だけでよい。それゆえ、そのデータ速度は、更に、１／
２に低下される。その新しいデータ速度は２４．５５Ｍ
ビット／ｓであるが、しかし、そのピン計数は４８０で
ある。
【００１４】
【発明が解決しようとする課題】このようなアーキテク
チャ的変更は、その画素アレイへのピン入力データ速度
をそのピン計数を増大したことと引き換えに劇的に低下
させたけれども、これらの変更はその画素をアドレス指
定する方法に制約を課する。単一入力方法は、ランダム
アクセスであるが、この型式の修正アーキテクチャはそ
の画素が一時に１行づつアドレス指定されることを必要
とする。
【００１５】
【課題を解決するための手段】本発明の目的及び利点
は、以下に説明される本発明によって提供される可視表
示システムによって明白にされ、かつ達成される。本発
明のこの表示システムは、その部品として受信機、同調
器、及びこの受信機からのデータを観察者に可視可能と
する投射システムと光学系を含む。この投射システム
は、更に、信号処理装置、デシメーションプロセッサ、
メモリ装置、及び光源を有する空間光変調回路を含む。
【００１６】その受信データは、或る現存の標準化様式
のものであって、この同調器へ送られる。この同調器
は、映像信号を分離して、これを信号処理装置へ送り、
後者はアナログ−ディジタル変換を実行しかつその信号
をエンハンスする。この結果のディジタル信号は、デシ
メーションプロセッサに送られ、ここでこのメモリ装置
に対する様式に変換される。このメモリ装置は、このデ
ータを受信しかつ１完全フレームが表示準備をされるま
でこの信号を保持する。このメモリ装置は、次いで、こ
の記憶されたディジタル信号をその空間光変調器アレイ
に供給する。この空間光変調器アレイは、このアレイの
うちの選択された変調器を偏向させて、その光源からの
光を変調する。結果の変調光は、その光学系を通してそ
の観察者へ送られる。
【００１７】
【実施例】本発明及びその利点の完全な理解のために、
付図と関連する次の説明を参照する。
【００１８】図１は、本発明の教示を組み込んだ好適実
施例のテレビジョンシステムのブロック線図である。受
信機２０は、或る標準化様式のテレビジョン信号を受信
して、これを同調器２２に送る。同調器２２は、この信
号を音声成分と映像成分に分離する。この信号の音声成
分は、これ以上、考慮に入れないことにする。同調器２
２は、この映像成分、すなわち、映像信号を、信号処理
装置２３に送り、ここでこの信号にアナログ−ディジタ
ル変換及び他のエンハンスメントを行う。このステップ
は、ディジタル信号が望まれる場合にのみ必要である。
エンハンスされたディジタル信号２４は投射システム２
６へ送られ、後者はデシメーションプロセッサ２８、フ
レームメモリ装置３２、変形性ミラーデバイス（以下、
ＤＭＤと称する）回路３６を含む。デシメーションプロ
セッサ２８は、信号２４をフレームメモリ装置３２用の
様式に変換し、変換された信号３０を供給する。変換さ
れた信号３０はフレームメモリ装置３２へ送られ、ここ
で各完全フレームごとのデータが一括されかつ記憶され
る。１完全フレームが記憶された後、データ３４はＤＭ
Ｄ回路３６へ送られ、後者は映像は発生しこれが光学系
３８を通して観察者４０へ送られる。
【００１９】適当なデシメーションプロセッサ２８の例
が、図２に示されている。エンハンスされたディジタル
信号２４は、プロセッサ２８に、その入力レジスタ２７
ごとに６ビットサンプルのような或る選択された数のサ
ンプルとして、入る。開示目的上、図示のシステムは、
６ビットであり、最上位ビット（以下、ＭＳＢと称す
る）はビット５であり、ＬＳＢはビット０である。この
ような回路は、云うまでもなく、所望のどんなビット数
を取り扱うように容易に組み立てられる。
【００２０】この６ビットサンプルは、次いで１，９２
０×６ビットシフトレジスタ４２へ送られる。シフトレ
ジスタ４２が１，９２０のデータサンプルによって満た
された後、シフトレジスタ４２内のデータは、直接接続
された“シャドーメモリ”４３へ送られ、後者も同じく
１，９２０×６ビットである。シャドーメモリ４３は、
各行１，９２０ビットからなる６行のアレイであると考
えられる。所与の行内に記憶されたデータビットは、同
じ２進重さである。例えば、シャドーメモリ４３の行１
は１，９２０の入力サンプルからのビット０データの全
てを含み、行２はこのサンプルからのビット１データの
全てを含む、等々である。シャドーメモリ４３内の各行
は、読み出しのために、１：６デコーダ４４の出力によ
って選択される。所望の行は、デコーダ４４に入力する
３ビット選択信号４６によって指定される。シャドーメ
モリ４３からの１，９２０ビットの選択された行は、次
いで、データバス４８に印加され、これによってこの行
が２４０の８：１マルチプレクサからなるアレイ５２の
データ入力に送られる。水平位置選択用３ビット制御信
号５０は、同時に全ての８：１マルチプレクサへ送ら
れ、このマルチプレクサは１本の２４０ビットデータ流
信号３０を生成する。全て８つの水平位置は、制御信号
５０によって順序に選択される。
【００２１】８：１マルチプレクサに関する本発明の代
替実施例は、共通クロック５１ｂ及び共通ロード制御５
１ａを備える２４０の８ビットシフトレジスタを含む。
この場合、参照符号５２は、マルチプレクサのアレイの
代わりにシフトレジスタのアレイを参照する。この場合
も、シャドーメモリ４３からの１，９２０ビットの選択
された行は、次いで、データバス４８に印加され、これ
によってこの行が２４０の８：１シフトレジスタのアレ
イ５２のデータ入力に送られる。ロード制御５１ａは、
データバス４８の内容をアレイ５２の個々の８ビットシ
フトレジスタ内に記憶させるように作動される。次い
で、８つの逐次パルスが共通クロック５１ｂ上に印加さ
れ、後者はこのシフトレジスタ内のデータ流信号３０を
出力させる。各水平位置ごとのデータ流信号３０は、フ
レームメモリ装置３２へ送られる。
【００２２】両実施例において、デシメーションプロセ
ッサ２８は、逆写像機能を遂行する。各６ビットの１，
９２０の入力サンプルは、これらのサンプルが１，９２
０ビットの６つの出力サンプルとしてアクセスされるよ
うに記憶される。これらの６つの出力サンプルは、次い
で、多重化されて、その結果、デシメーションプロセッ
サ２８からの出力接続の数を最少化する。この出力多重
化は、また、このデータの様式をそのＤＭＤ回路の入力
データ様式に整合させるように働く。上述の実施例は、
単色システム用である。色彩システムを達成するため
に、そのデシメーションプロセッサ２８を、必要に応じ
て重複させることができる。
【００２３】図３ａは、フレームメモリ装置３２の単色
における実現を示す。信号２４は、デシメーションプロ
セッサ２８を経由して変換され、かつデータ流信号３０
としてフレームメモリ装置３２に送られた後、２つの映
像フレームメモリ５６ａおよび５６ｂの１つに送られ
る。もしメモリ５６ａが現在表示されつつあるならば、
データ流信号３０は、スイッチ５４によってフレームメ
モリ５６ｂ内の場所に送られる。データ流信号３０が送
られる先のメモリセルアレイ６０ｂ内の場所は、アドレ
スポインタ５８ｂによって指定される。メモリセルアレ
イ６０ｂは、個々のサブアレイを含み、これらの１つの
サブアレイは６１ｂである。メモリセルアレイ６０ｂ内
に記憶されつつあるフレームに対する同様の重み（有意
性）のデータビットの全ては同じサブアレイに記憶さ
れ、これらの１つがサブアレイ６１ｂである。このシス
テムがメモリ５６ａの内容の表示を終了したとき、メモ
リ５６ｂの内容は、メモリセルアレイ６０ｂの出力バス
６３ｂ及びスイッチ６４を経由してこのシステムへ送ら
れる。色彩を持つためには、この方式は、デシメーショ
ンプロセッサ２８に必要なだけ重複される。
【００２４】個々のサブアレイ６１ｂの分解図が図３ｂ
に示されている。サブアレイ６１ｂは、小さいセルの行
に分割される。行の群５７ａ又は５７ｂは、１映像線の
データを含む。１，９２０×１，０８０アレイの半分が
一時にアドレス指定されるこの実施例においては、行の
群５７ａは線１を表示し、行の群５７ｂは線５４０を表
示する。セル５９ａは、線１、画素０に対するデータを
保持する。セル６２ａは、線１、画素７に対するデータ
を保持する。その列内のこれら２つのセル間の残りのセ
ルは、線１に対する画素１〜６に対するデータを保持す
る。同様に、セル５９ｂは、線１、画素８に対するデー
タを保持する。セル５９ｃは、線１、画素１，９０４に
対するデータを保持し、セル５９ｄは線１、画素１，９
１２に対するデータを保持する。線１内の最後の画素、
すなわち、画素１，９１９はセル６２ｂ内に保持され
る。このデータはバス６３ｂを経由しかつスイッチ６４
を通り、ＤＭＤアレイに送られる。しかしながら、この
方式は、図３ａに示される個々のサブアレイの各々ごと
に、このシステム内の多数の映像線に対して繰り返され
る。
【００２５】色彩システムに対する本発明による他の実
施例は、図３ｃに示されている。その映像信号は、線路
２４ａ、２４ｂ、及び２４ｃを経由して３つのデシメー
ションプロセッサ２８ａ、２８、及び２８ｃへ供給され
る。デシメーションプロセッサ２８ａ、２８、及び２８
ｃは、変換されたデータを線路３０ａ、３０ｂ、及び３
０ｃに沿いバス線路６５へ送る。バス線路６５上のデー
タは、アドレスポインタ５８によって指定されたメモリ
場所内へロードされる。ポインタ５８は、次いで、メモ
リセルアレイ６０を色によってロードする。レジスタ６
４ａの上側３分の１は色１用であり、中間３分の１は色
２用であり、下側３分の１は色３用である。個々のサブ
アレイ６７は、ここに示されている他のサブアレイと同
等であって、図３ｂに詳細に示されたものと類似であ
る。このようにして処理されたデータは、全ての色のＤ
ＭＤ回路への順序送付を誘導する。
【００２６】ＤＭＤ集積回路の１実施例が、図４に示さ
れている。フレームメモリ装置３２からのデータは、図
１のデータ３４のバス線路を経由して集積回路チップ６
８に送られる。データ３４のバス線路は、実際には、２
本のバス３４ａ及び３４ｂに分割される。バス３４ａは
このＤＭＤ集積回路チップ６８のＤＭＤアレイの上側半
部に対するデータを伝送し、バス３４ｂはこのＤＭＤア
レイの下側半部に伝送する。このデータは、シフトレジ
スタ７０ａに送られる。レジスタ７０ａが満たされたと
き、このデータは並列ラッチ７４ａへ送られる。線路７
２ａの集合が、シフトレジスタ７０ａ及び並列記憶ラッ
チ７４ａのローディングを制御する。データがラッチさ
れた後、このデータは、１，８２０×１，０８０の実際
のＤＭＤアレイ８０の上半分に送られる。これらの変形
性ミラー（以下、ＤＭミラー又は単にミラーと称する）
下のアドレス指定回路の行は、行デコーダ７６ａを通し
て行選択線路７８ａによって選択される。同時に、同じ
動作が、ＤＭＤアレイ８０の下半部に対して起こる。ア
レイ８０のＤＭミラーは、アドレス指定されかつ偏向さ
れて、画像を生成し、この映像が光学系を通してその観
察者へ送られる。
【００２７】この点から、このＤＭＤ表示システムは、
ＤＭＤ画素アレイ、入力シフトレジスタ及びラッチ、行
選択デコーダを含む。このアーキテクチャを、いま、修
正して、図５のブロック形内に示されるように、このＤ
ＭＤの選択されたブロック内の画素の全てを短い時間量
内にオフ状態にスイッチすることが可能なようにする。
並列記憶ラッチ７４は、図５のクリヤ線路９２を含むよ
うに修正される。クリヤ線路９２は、作動されると、そ
のデータにこのＤＭＤアレイ内の列を駆動させて、これ
らの列をオフ画素位置に相当する状態にセットする。更
に、行選択されたデコーダ７６を修正していくつかの選
択線路を付加し、これらが、９０ａのような行の１ブロ
ックを同時に選択するように働く。
【００２８】画素の１ブロックをオフ状態にセットする
ために、並列記憶ラッチ７４にクリヤ線路９３が作動さ
れる。次いで、オフ状態にスイッチされるべき画素行の
ブロックに対するブロック選択線路８４が、作動され
る。最後に、リセットパルスが個々のビームのＤＭミラ
ーに印加され、このミラーはそのオフ状態へ偏向され
る。図５には、行の８つのブロックが示され、かつ所与
のブロックの行が連続しているが、この配置に限定され
る必要はない。ブロックの数を１と設計者の構想する数
との間で変えてもよい。また、これらのブロック内の画
素の行を、連続配置の代わりに、インタリーブ（又はそ
の他の）配置に接続してもよい。
【００２９】最低ピークデータ速度は、所与の重みのビ
ットの全てがこのＤＭＤアレイにロードされなければな
らない最短時間区間によって決定される。所与のフレー
ムからの同じ２進重みの全てのデータビットの収集は、
ビットフレームと称される。６ビットシステムの場合
は、フレーム当たり６つのデータビットフレームが存在
する。おそらくほとんどの場合、ＤＭＤ表示システム性
能の他の態様を犠牲にすることによって、このピークデ
ータ速度を低下させることが望ましい。図６ａおよび図
６ｂに６ビットシステムの場合のタイミング方式が示さ
れている。図６ａにおいて、標準化アドレス指定方式の
場合のタイミングが、比較値に対して示されている。１
フレーム時間の長さは、線９６上に示されている。線９
８はデータ取込みバスであり、それらのパルスは、デー
タビットフレームがデータ取込みバス９８上をこのＤＭ
Ｄへ転送されつつあることを表示し、またこれらのパル
スの欠如はデータ転送が行われていないことを表示す
る。データ取込みバス９８上のこれらのパルス幅は、１
ＬＳＢ時間に等しい。線１００は、ビームリセット線路
である。このデータがこのＤＭＤに転送された後は、ビ
ームリセット線路１００はパルス駆動され、これによっ
て、これらの画素ＤＭミラーが最新ロードされたデータ
ビットフレームによって指定された状態をとる。逐次ビ
ームリセットパルス間の時間量は、最新ロードされたデ
ータビットフレームの２進重みに相当する。図６ａは、
これらの画素ミラーの状態が時間期間９９にわたるデー
タ最下位ビットフレームに相当し、時間期間９９は１Ｌ
ＳＢ時間、すなわち、１タイムスライスに等しいことを
示す。時間期間９９中、その次のデータビットフレーム
が完全にロードされなければならない。時間期間９９は
１ビットフレームがロードされなければならない最短時
間区間であるから、時間期間９９は、最低バースト速度
に対する制約データロード時間である。このＤＭＤが２
進ビットフレーム重みの降順にデータビットフレームで
以て順序にロードされたけれども、ローディングに当た
りビットフレームの任意の順序が実現可能である。
【００３０】図６ｂは、図５に示されたアーキテクチャ
を使用するアドレス指定のデータ減少方法である。線１
０４ａから１０４ｈは、図５の各ブロック９０ａから９
０ｈに対するタイミングを示す。図６ａにおけるよう
に、線１０４ａから１０４ｈは、データ取込みバスを示
す。しかしながら、それらのパルスは、データビットフ
レームの１／８がデータ取込みバス１０４ａから１０４
ｈ上を転送されつつあり、またパルスの欠如はデータ転
送が行われないことを表示し、これらのパルス幅は１Ｌ
ＳＢ時間に等しい。８本の異なるデータ取込みバス１０
４ａから１０４ｈがあるけれども、これらは物理的には
同一のデータ取込みバスであり、しかし別々の線として
示されているのは、線１０４ａから線１０４ｈの各々を
図５の対応するブロック９０ａから９０ｈに概念的に関
連させるためである。ビットフレームの１／８が対応す
るブロックに転送された後、そのビームフリセット線路
がパルス駆動され、これによってその画素ミラーの状態
を所与のブロック９０ａから９０ｂに対する最新ロード
されたデータに対応させる。ＭＳＢは、この実施例にお
いては、ビット５、データ１０６ａであるが、これが、
最初の８つの連続するＬＳＢ時間内にロードアップされ
る。適当な数のＬＳＢ時間（６ビットシステムにおける
ＭＳＢに対しては、３２）の後、参照符号１０７によっ
て指示されているように、次のＭＳＢ１０６ｂがこれら
のブロックにロードされ、かつ適当な数のＬＳＢ時間に
わたり保持される。
【００３１】この過程は、参照符号９４によって指示さ
れるように、ビット２、ブロック４がロードされるまで
続く。注意しなければならないのは、ビット４は１６Ｌ
ＳＢ時間を有し、ビット３は８ＬＳＢ時間を有し、ビッ
ト２は４ＬＳＢ時間を有する、と云うことである。した
がって、ブロック４、ビット２がロードされた後、ブロ
ック１、ビット２に対する時間はなくなっている。この
点から、次の２つの事柄の１つが起こらなければならな
い。１つの事柄は、ブロック１が、ビット１又は０の状
態をとらなければならない。これは、ブロック５〜８が
それらのそれぞれのビット２データをいまだロードされ
ていないゆえに、不可能である。他の事柄は、ブロック
５〜８がロードされる間に、ブロック１内の画素ミラー
が少なくとも４ＬＳＢ時間にわたりターンオフ又はクリ
ヤされることである。これは、インパルス１０２によっ
て示されている。ブロック０をクリヤする方法は、図５
に示されたアーキテクチャを使用する先に説明されたの
と同じように行われる。ブロック０（又はいずれか他の
ブロック）をクリヤするに要する時間量は、１つのブロ
ックをロードするに要する時間のごく小さい部分であ
り、したがって、その２進時間重み付けは保存される。
この方法は、結果的に、ピン当たりピークデータ速度を
可なり低下させる。データ速度のこの低下は、８の率で
あって、かつ図６ａに対して図６ｂにおいては１ＬＳＢ
時間にロードされる線の数は１／８となることから結果
する。しかしながら、このシステムの光学出力の効率は
低く、これはこのシステムが常時ターンオフされること
に原因がある。すなわち、この場合においては、これら
の画素は、フレーム時間９６内の８０ＬＳＢ時間のうち
の１７ＬＳＢ時間にわたり、常時、ターンオフされる。
【００３２】先に説明されたブロッククリヤリングアー
キテクチャ性能を向上することは、可能である。それら
のビットをそのチップに送る順序が変更されるならば、
同じピークデータ速度を維持しながら、同時に、その光
学効率を向上することができる。基本的なＰＷＭアドレ
ス指定から２進ＰＷＭアドレス指定への変換を行うと
き、１画素の連続オン時間をいくつかの短い２進重み付
けかつおそらく不連続オン時間に分割することによって
何らの損失も生じないと述べたことを想起されたい。い
ずれにしても、その全オン時間は、同じである。この論
理を１ビットへ更に拡張すると、所与のビット期間に関
連するオフ時間もまた連続させておく必要のないこと
は、明らかである。このことを銘記して、データがこの
ＤＭＤに送られる順序を、図７に示されるように、再配
置する。
【００３３】図８において、いま、数ＭＳＢ時間の中間
でいくつかの低順位ビットがこのＤＭＤへ送出され、次
いで、これらのＭＳＢが再ロードされると云うことを、
注目されたい。この着想は、遊びバス時間を利用するこ
とである。或るいくつかのブロックにおいて、ビット５
が、異なる３つの時間内にこのＤＭＤにロードされる。
これは、ピン当たりデータ速度を上昇するが、ピン当た
りデータ速度、つまり、制約因子には影響しない。同時
に、オフ画素ＬＳＢ時間の数が１７から８に減少されて
おり、このことが２より大きい率でその光学効率の損失
を小さくする。
【００３４】線９６は、元のフレーム時間である。線９
８は、標準アドレス指定タイミングである。線１０８
は、元のフレーム時間と８ＬＳＢ時間との和である。ビ
ットの群化において見られるように、ビット５、データ
１０６ａは、８ＬＳＢ時間にわたりロードされかつ表示
される。８ＬＳＢ時間の後、ビット１、データ１０６ｅ
が２ビットフレーム時間にわたりロードされかつ表示さ
れ、これでビット１表示に対する要件を完成する。２Ｌ
ＳＢ時間の後、ビット５、データ１０６ａが、他の１６
ＬＳＢ時間にわたり再ロードされかつ表示され、その全
表示時間を２４ＬＳＢ時間に増長する。ブロック５〜８
は、残りの必然的な８ＬＳＢ時間にわたりビット５デー
タを表示し続け、この間ブロック１〜４は１ＬＳＢ時間
にわたりびっと０、データ１０６ｆを再ロードされる。
ビット０は１ＬＳＢ時間を必要とするのみであるから、
ビット５、データ１０６ａはブロック１〜４に再ロード
されかつ残りの必然的な８ＬＳＢ時間にわたり保持さ
れ、これにリセットパルスが続く。ビット４、データ１
０６ｂは、次いで、８ＬＳＢ時間にわたり全てのブロッ
クにロードされる。８ＬＳＢ時間の後、ブロック１〜４
はビット４を表示し続け、この間ブロック５〜８がロー
ドされかつビット０、データ１０６ｆを表示し、したが
って、ビット０に対する要件を完成する。ビット４は、
次いで、残りのＬＳＢ時間にわたりブロック５〜８にロ
ードバックされ、表示される。ビット３、データ１０６
ｃは、次いで、８ＬＳＢ時間にわたりロードされ、かつ
表示され、これにビット２、データ１０６ｄが同じく４
ＬＳＢにわたり続き、全てのビット及びブロックに対す
る要件を完成する。
【００３５】所与のフレーム時間内にリセットパルスが
多くあることに関連する影響を回避することが望まし
く、それゆえ、これらの潜在的影響を回避するようなＤ
ＭＤアドレス指定方法が望まれる。図８は、１つのこの
ようなアドレス指定方法であって、全アドレスリセット
（以下、ＴＡＲと称する）方法と呼ばれる。このＴＡＲ
方法と上に論じたビット期間分割方法との間には、３つ
の主要な相違がある。
【００３６】第一の相違は、ＴＡＲ方法においてはその
リセットパルスがその画素に印加される前にそのＤＭＤ
全体が特定のビットに対するビットフレームデータをロ
ードされるが、他方、ビット期間分割方法はそのＤＭＤ
の一部（１ブロック）をロードし、次いで、リセットパ
ルスをそのＤＭＤ全体に印加する。第二に、ＴＡＲ方法
においては、そのＤＭＤ全体が８ＬＳＢ時間内にロード
される。ビット期間分割方法においては、そのＤＭＤ全
体が各１ビットフレームづつの８つの時間区間であっ
て、これらを全体として前者と同じフレーム時間にな
る、時間区間内にロードされる。最後に、ＴＡＲ方法の
場合、ローディングデータと観察データとの間には少量
の重複がある。
【００３７】図８において、線１１０は、その観察者の
見るものを示している。この観察者は、或る時間期間に
わたりオンにあるビット６、データ１０６ａを見、これ
に続く６ビット時間の半分にわたりビット５、データ１
０６ｂを見る。このパターンは、ビット２、データ１０
６ｅとビット１、１０６ｆとの間の時点に到達するまで
続く。この時点において、これらビットの全ての時間期
間が実際にオフになる。この現象は人間の眼の臨界フリ
ッカ周波数より遙かに高いから、もとより、実際には、
この観察者は、これを見ることはできない。適当な時間
量の後、ビット１、データ１０６ｆが表示され、これに
他のオフ期間が続き、次いで、ビット０、データ１０６
ｇが表示される。
【００３８】線１１２は、データのロードされるタイミ
ングである。ビット６、データ１０６ａは、線１１０上
に示されたビット６に対する表示時間の直前にロードさ
れる。同様に、全てのビットは、線１１０上の表示時間
の直前にロードされる。ロード区間は、各ビットに対し
て同じである。線１１４はアドレスリセット線路であ
り、また、線１１６はビームセット線路である。アドレ
スリセットは、アドレス指定された画素だけをリセット
する。それらのビームへ送られるリセットパルスの数
は、相当に減少される。このことが、これらのビームの
機械的部分の機械的摩耗および裂傷をなくす。
【００３９】上に論じた過程を可能とするアーキテクチ
ャの実現は、図９に示されている。図４に示された簡単
なＤＭＤ集積回路チップ６８が、ＤＭＤ上位階層１１８
の一部となる。バス３４ａ及び３４ｂは、８：１２８デ
マルチプレクサ１２４ａ及び１２４ｂを経由してこの回
路内に到来する。結果の信号は、先入れ先出し（以下、
ＦＩＦＯと称する）バッファ１２０ａから１２０ｂ、及
び１２０ｃから１２０ｄへの１６ビット線路に送出され
る。ＦＩＦＯバッファ１２０ａ〜１２０ｄの出力は、線
路１２２ａ及び１２２ｂを経由してＤＭＤ集積回路チッ
プ６８へ転送される。線路７８を経由してＤＭＤ集積回
路チップ６８に入る制御信号は線路選択信号であり、線
路１２６を経由して入るのはフレームリセット信号であ
る。
【００４０】ＤＭＤ集積回路チップ６８の分解図が、図
１０に示されている。バス線路１２２ａ及び１２２ｂか
らのデータは、１：８×１２８マルチプレクサ１２８ａ
及び１２８ｂを経由して上側ＤＭＤアレイ８０ａ及び下
側ＤＭＤアレイ８０ｂに入る。線路選択信号７８は、下
側ＤＭＤアレイ８０ｂに対するデコーダ７６ｂに入る下
側線路選択信号７８ｂと、上側ＤＭＤアレイ８０ａに対
するデコーダ７６ａに入る下側線路選択信号７８ａと
に、分割される。線路１２６上のフレームリセット信号
も、また、上側ＤＭＤアレイ８０ａと下側ＤＭＤアレイ
８０ｂとに、それぞれ、アクセスするように分割され
る。この改訂アーキテクチャは、上に論じた互いに異な
る方式の他、更に多くの他の方式に適合し、このＤＭＤ
を極めて汎用性かつ融通性とする。
【００４１】更に、追加のエンハンスメントを、速度を
向上するために上述のアーキテクチャに施すこともでき
る。このようなエンハンスメントの１つは、正規入力デ
ータを選択することも又は一定入力データを選択するこ
ともいずれもできるような、データ入力構造を持つこと
である。このようなエンハンスメントは、図１１に示さ
れている。データが単一である正規データ入力の場合
は、線路１３４ａから１３４ｃを通して供給される入力
データマルチプレクサ１３０ａから１３０ｂの出力は、
そのアレイの列を駆動するために選択される。データが
一定である強制データ入力の場合は、線路１３２ａ及び
１３２ｂ上のデータがこれらの列に印加される。このデ
ータの選択は、マルチプレクサ１３６ａ及び１３６ｂに
よって達成される。これによって、一定データを、強制
マルチプレクサ１３６ａ、１３６ｂの速度及び多数の又
は個々の行選択を決定する信号を入力線路１３８を通し
て供給される行選択デコーダ７６ｂの速度によって限定
される速度で以て、このＤＭＤアレイの下側アレイ８０
ｂの行に印加することが、可能となる。
【００４２】このようなエンハンスメントの他の１つ
は、それらの行を単独で又は群でアドレス指定できるよ
うなデコーダを構成することによって多数の行が同時に
アドレス指定されることを可能とする。この群化は、そ
の所与の応用を最大に利するように構成される。それゆ
え、この群化は、行のいかなる数及び組合わせをも単一
の群としてアドレス指定することができ、かつ群のいか
なる数をも規定することができるように、なされる。群
のこの規定は、したがって、デコーダの構造を指定す
る。代替的に、このデコーダは、群は使用者規定するこ
とができるようにプログラマブルに作られる。この実現
は、図１２においてシフトレジスタ入力構造として示さ
れており、この構造は線路１３４ａから１３４ｃを通し
て入力を受信しかつこれを線路１４０を通してそのＤＭ
Ｄに送る入力シフトレジスタ１４２ａから１４２ｂを有
する。
【００４３】本発明について表示システム及びそのアー
キテクチャの特定の実施例を説明したが、このような特
定の参照実施例が、先に掲げた特許請求の範囲に記載さ
れた限り以外において本発明の範囲を限定するものと考
えてはならない。
【００４４】以上に説明に関して更に以下の項を開示す
る。 (1) a) 標準化複合音声及び映像信号を受信する能力の
ある受信機と、b) 映像成分を分離する同調器と、c)
空間光変調装置と使用されるために前記映像成分を信号
の集合に変換するデシメーションプロセッサと、d) 前
記信号を記憶するメモリ装置と、e) 光源と、f) 映像
を生成するために前記光源からの光を変調するように前
記記憶された信号によって制御される空間光変調器アレ
イと、g) 前記映像を投射する光学系と、を含む表示シ
ステム。
【００４５】(2) a) サブアレイに分割された空間光変
調要素アレイと、b) 各前記サブアレイごとに少なくと
も１つのデコーダを有するデコーダアレイと、c) 各前
記サブアレイごとに少なくとも１つの入力レジスタを有
する入力レジスタアレイと、を含む集積回路チップ。
【００４６】(3) 第２項記載の集積回路チップにおい
て、前記各サブアレイはブロックに分割され、前記ブロ
ックは前記デコーダアレイを通る線路入力によって選択
され、前記ブロックは前記入力レジスタを通る線路によ
って選択され、前記入力レジスタはシフトレジスタであ
る集積回路チップ。
【００４７】(4) 第２項記載の集積回路チップにおい
て、前記入力レジスタアレイは前記サブアレイ当たり少
なくとも１つのデマルチプレクサを有するデマルチプレ
クサアレイであり、前記デマルチプレクサは先入れ先出
しバッファアレイに電気的に接続され、前記先入れ先出
しバッファアレイの有するバッファは第２前記デマルチ
プレクサアレイに電気的に接続される集積回路チップ。
【００４８】(5) 第４項記載の集積回路チップにおい
て、前記各サブアレイは他の前記サブアレイから独立に
電気信号によってリセットされる集積回路チップ。
【００４９】(6) a) デシメーションプロセッサと、b)
前記デシメーションプロセッサに電気的に接続された
少なくとも１つの入力バッファと、c) 前記バッファの
制御バス出力線路と、d) 少なくとも１つの入力シフト
レジスタと、e) 少なくとも１つのメモリセルアレイ
と、f) 少なくとも１つの出力シフトレジスタと、g)
前記出力シフトレジスタと空間光変調回路との間に電気
的に接続された制御バス線路と、含むメモリ装置。
【００５０】(7) 第６項記載のメモリ装置において、
複数の前記入力バッファを有する入力バッファアレイが
存在し、各前記入力バッファはスイッチ可能バスを経由
して少なくとも２つの前記入力レジスタに電気的に接続
され、前記入力レジスタは各前記コーナターニングメモ
リに電気的に接続され、前記各コーナターニングメモリ
は前記出力バッファに電気的に接続され、前記出力バッ
ファは前記空間光変調回路にスイッチ可能バスを経由し
て電気的に接続されるメモリ装置。
【００５１】(8) 第６項記載のメモリ装置において、
前記入力バッファアレイの前記入力バッファの全ては１
つの前記入力シフトレジスタにバスを経由して電気的に
接続され、前記入力バッファの出力は色によって順序に
前記バスに載せられ、前記入力シフトレジスタは前記コ
ーナターニングメモリに電気的に接続され、前記各コー
ナターニングメモリは前記空間光変調回路へデータの色
ブロック順序を出力するメモリ装置。
【００５２】(9) 各ビット有意レベルがフレーム時間
全体の適当な部分にわたり表示されるようにメモリセル
の内容を表示画素上にアドレス指定するステップとロー
ディングするステップとを含むデータ表示方法。
【００５３】(10) 指定された有意レベルのビットの全
てが同時にロードされかつ表示されるようにメモリセル
の内容を表示画素上にアドレス指定するステップとロー
ディングするステップとを含むデータ表示方法。
【００５４】(11) 第１０項記載の表示方法において、
前記メモリセルの内容が単一でないとき一定データ値が
前画素上にロードされるデータ表示方法。
【００５５】(12) 第１０項記載の表示方法において、
前記アドレス指定するステップは前記メモリセルの行を
同時にアドレス指定するデコーダの使用を含むデータ表
示方法。
【００５６】(13) 第１０項記載の表示方法において、
前記アドレス指定するステップは前記メモリセルの行を
同時にアドレス指定しかつ前記行の群を同時にアドレス
指定するデコーダの使用を含むデータ表示方法。
【００５７】(14) 観察者が見る解像度を向上するため
にテレビジョン内の標準装置を空間光変調回路６８で置
換することが可能である。本発明は、バーストデータ速
度を最低化する一方、合理的なシステム速度を維持する
ためのシステムアーキテクチャ２４０、前記システムの
個々の部品、及び技術を提供する。結果のシステムは、
取り扱い可能なデータ速度及び帯域幅で以て高解像度を
提供する。
【図面の簡単な説明】
【図１】本発明による好適実施例のテレビジョンシステ
ムのブロック線図。
【図２】図１のシステム内に使用されるのに好適なデシ
メーションプロセッサの詳細ブロック線図。
【図３】図１のシステム内に使用されるフレームメモリ
装置のブロック線図であり、ａは、単色フレームメモリ
装置の詳細ブロック線図。ｂは、ａのメモリ装置内の個
々のメモリセルサブアレイの分解図。ｃは、色彩フレー
ムメモリ装置の詳細ブロック図。
【図４】図１のシステム内に使用されるＤＭＤ集積回路
チップのブロック線図。
【図５】図４のＤＭＤ集積回路に関する本発明による実
施例のブロッククリヤリングアーキテクチャのブロック
線図。
【図６】ａは、標準アドレス指定方式のタイミング線
図。ｂは、本発明によるブロッククリヤリングアーキテ
クチャを使用する、アドレス指定のバーストデータ速度
を低下するタイミング線図。
【図７】本発明によるブロッククリヤリングアーキテク
チャを使用する、ビット期間分割アドレス指定タイミン
グ線図。
【図８】本発明による全アドレスリセット（ＴＡＲ）ア
ドレス指定タイミング線図。
【図９】本発明による実施例の、集積回路チップを備え
るＤＭＤ上位階層のブロック線図。
【図１０】本発明による実施例のＤＭＤ集積回路チップ
の分解図。
【図１１】本発明による実施例の強制データ及び多数同
時行アドレス指定エンハンスメントＤＭＤ集積回路チッ
プ内の配置を示すブロック線図。
【図１２】本発明による代替実施例の強制データ及び多
数同時行アドレス指定エンハンスメントＤＭＤ集積回路
チップ内の配置を示すブロック線図。
【符号の説明】
２０ 受信機 ２２ 同調器 ２３ 信号処理装置 ２６ 投射システム ２７ 入力シフトレジスタ ２８ デシメーションプロセッサ ３２ フレームメモリ装置 ３６ ＤＭＤ回路 ４２ シフトレジスタ ４３ シャドーメモリ ４４ デコーダ ４８ データバス ５１ａ 共通クロック ５１ｂ 共通ロード制御 ５２ マルチプレクサ又はシフトレジスタアレイ ５６ 映像フレームメモリ ５８ ポインタ ５９ａ〜５９ｃ メモリセル ６０ メモリセルアレイ ６０ａ，６０ｂ メモリセルアレイ ６１ａ，６１ｂ メモリセルサブアレイ ６２ａ，６２ｂ メモリセル ６４ スイッチ ６７ メモリサブアレイ ６８ ＤＭＤ集積回路チップ ７０ａ，７０ｂ シフトレジスタ ７４ａ，７４ｂ 並列記憶ラッチ ７６，７６ａ，７６ｂ デコーダ ７８ 線路選択信号線路 ８０ ＤＭＤアレイ ８０ａ，８０ｂ ＤＭＤサブアレイ ８４ ブロック選択線路 ９０ａ，９０ｂ ＤＭＤブロック ９２，９３ クリヤ線路 １２０ａ〜１２０ｄ ＦＩＦＯバッファ １２４ａ，１２４ｂ デマルチプレクサ １２６ フレームリセット信号 １３０ａ，１３０ｂ 入力データマルチプレクサ １３６ａ，１３６ｂ 強制マルチプレクサ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年６月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 表示システム及び表示方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、光変調器、特に、これ
らの変調器を使用するシステムに対するアドレス指定及
びタイミング技術に関する。
【０００２】
【従来の技術】２進光変調器は、２つの状態を有する。
“０”に対応する状態は、光を伝送しない。“１”に対
応する他の状態は、どんなシステムが構想下にあろうと
これに最大強度で光を伝送する。短く云うと、これらの
変調器は、オフ又はオンのいずれかの状態をとる。その
結果、その観察者の眼には、黒か最大輝度かの、２つの
離散レベルのみが存在する。画素オンオフ状態変化中の
中間レベルは、比較的短い持続時間であるために、無視
される。その観察者によって知覚されるような光の（ア
ナログに近い）中間レベルを達成するためには、パルス
幅変調（以下、ＰＷＭと称する）技術が、採用される。
【０００３】基本的なＰＷＭ方式は次のようである。ア
ナログ映像がその観察者に提示される速度を、決定す
る。これからフレーム速度（周波数）及び相当するフレ
ーム時間を確立する。例えば、標準テレビジョンシステ
ムにおいては、映像は３０フレーム／ｓの速度で伝送さ
れ、各フレームは約３３．２ｍｓ間続く。
【０００４】１つの映像要素（以下、画素と称する）を
写像する、フレーム又は映像内の各サンプル点ごとの強
度量子化が、達成される。６ビットの量子化を仮定する
と、これは、６４のうち６３が非ゼロであるその６４の
うちの１に当たる部分を意味する。この例においては、
３３．３ｍｓのフレーム時間を６３分割した時間が、タ
イムスライスに等しい。結果のタイムスライス、すなわ
ち、最下位ビット（以下、ＬＳＢと称する）時間は、３
３．３ｍｓ／６３、すなわち、５２８．６μｓに等し
い。
【０００５】これらの時間の確立が済むと、その観察者
の見るあらゆる可能なアナログ画素強度が、黒は０タイ
ムスライス、最大輝度６３タイムスライスと云うよう
に、尺度化及び量子化される。これらの尺度化及び量子
化強度は、画素に対してオン時間をセットし、したがっ
て、画素はそれに相当する数のＬＳＢ時間にわたりオン
している。最も簡単な場合、ゼロより多い量子化値を有
する全ての画素は、１フレーム時間の開始においてオン
にターンされ、かつこれらの画素は、これらに関連する
アナログ強度に相当する数のＬＳＢ時間にわたりオンを
維持する。その観察者の眼は、最大強度の点を積分し、
したがって、あたかもこれらの点が時間的に一定アナロ
グレベルの光であるかのように見えるであろう。
【０００６】この方式を使用する２進変調器高精細度テ
レビジョン（ＨＤＴＶ）表示装置に対する最大バースト
帯域幅は、次のように計算される。所与のフレーム中の
全ての画素が黒と最大輝度との間の強度値を有する最悪
の場合を仮定すると、全ての画素はその次のフレームの
開始において変化しなければならない。ＬＳＢ時間は、
次のように計算される。
【０００７】 水平画素 Ｈ＝１，９２０ 垂直画素 Ｖ＝１，０８０ 強度レベル Ｉ＝６４ フレーム速度 Ｆ＝３０フレーム／ｓ 色数毎フレーム Ｒ＝３（各画素は各色を順序に表
示する）
【数１】
【０００８】したがって、これらの値に対して、ＬＳＢ
時間は、１７６．３μｓとなる。この時間期間におい
て、２，０７３，６００画素（１，９２０×１，０８
０）がロードされなければならない。データ速度は、次
によって与えられる。
【０００９】
【数２】
【００１０】このデータ速度は、１１．７６Ｇビット／
ｓに等しい。このようなシステムを建設するコストは、
禁止的高さである。
【００１１】有効データ速度を低下させるＰＷＭを実現
するには、多くの方法がある。そのデータを、高度に並
列な態様でその画素に入力させることができる。例え
ば、１つの入力シフトレジスタが各々８つの画素の区域
に分割され、かつ各シフトレジスタへ１つのオフチップ
データ入力が付加される。１，９２０の画素に対して、
２４０のシフトレジスタとなり、これらが共通クロック
を共用する。したがって、僅か８クロックパルスを使用
して、これら２４０のシフトレジスタに１行のデータを
ロードすることができる。この結果、データ速度を１／
２４０に、すなわち、４９．１Ｍビット／ｓに低下す
る。
【００１２】更に、各シフトレジスタの出力は、並列デ
ータラッチを駆動することができる。これらのデータラ
ッチは、これらの入力シフトレジスタが満たされた後に
これらのシフトレジスタの内容を記憶する。これによっ
て、これら入力シフトレジスタは、先行ラッチデータが
その画素アレイの選択された行内に記憶されている間に
新しい１行のデータを受け入れることが可能となる。そ
の結果、この画素アレイは、入力回路素子の動作速度の
１／８の低い速度でアドレスされる。このことは、その
画素チップに必要な高速回路素子を限定する。
【００１３】この入力シフトレジスタ／並列ラッチ組合
わせを、そのアレイの上側と下側に付加することができ
る。これによって、このアレイの上側半部と下側半部を
同時にアドレス指定することが可能になる。したがっ
て、この入力シフトレジスタ／並列ラッチの各セット
は、所与のフレーム時間にそのデータの半分を読み取る
だけでよい。それゆえ、そのデータ速度は、更に、１／
２に低下される。その新しいデータ速度は２４．５５Ｍ
ビット／ｓであるが、しかし、そのピン計数は４８０で
ある。
【００１４】
【発明が解決しようとする課題】このようなアーキテク
チャ的変更は、その画素アレイへのピン入力データ速度
をそのピン計数を増大したことと引き換えに劇的に低下
させたけれども、これらの変更はその画素をアドレス指
定する方法に制約を課する。単一入力方法は、ランダム
アクセスであるが、この型式の修正アーキテクチャはそ
の画素が一時に１行づつアドレス指定されることを必要
とする。
【００１５】
【課題を解決するための手段】本発明の目的及び利点
は、以下に説明される本発明によって提供される可視表
示システムによって明白にされ、かつ達成される。本発
明のこの表示システムは、その部品として受信機、同調
器、及びこの受信機からのデータを観察者に可視可能と
する投射システムと光学系を含む。この投射システム
は、更に、信号処理装置、デシメーションプロセッサ、
メモリ装置、及び光源を有する空間光変調回路を含む。
【００１６】その受信データは、或る現存の標準化様式
のものであって、この同調器へ送られる。この同調器
は、映像信号を分離して、これを信号処理装置へ送り、
後者はアナログ−ディジタル変換を実行しかつその信号
をエンハンスする。この結果のディジタル信号は、デシ
メーションプロセッサに送られ、ここでこのメモリ装置
に対する様式に変換される。このメモリ装置は、このデ
ータを受信しかつ１完全フレームが表示準備をされるま
でこの信号を保持する。このメモリ装置は、次いで、こ
の記憶されたディジタル信号をその空間光変調器アレイ
に供給する。この空間光変調器アレイは、このアレイの
うちの選択された変調器を偏向させて、その光源からの
光を変調する。結果の変調光は、その光学系を通してそ
の観察者へ送られる。
【００１７】
【実施例】本発明及びその利点の完全な理解のために、
付図と関連する次の説明を参照する。
【００１８】図１は、本発明の教示を組み込んだ好適実
施例のテレビジョンシステムのブロック線図である。受
信機２０は、或る標準化様式のテレビジョン信号を受信
して、これを同調器２２に送る。同調器２２は、この信
号を音声成分と映像成分に分離する。この信号の音声成
分は、これ以上、考慮に入れないことにする。同調器２
２は、この映像成分、すなわち、映像信号を、信号処理
装置２３に送り、ここでこの信号にアナログ−ディジタ
ル変換及び他のエンハンスメントを行う。このステップ
は、同調器２２がアナログ映像信号を出力する場合にの
み必要である。エンハンスされたディジタル信号２４は
投射システム２６へ送られ、後者はデシメーションプロ
セッサ２８、フレームメモリ装置３２、変形性ミラーデ
バイス（以下、ＤＭＤと称する）回路３６を含む。デシ
メーションプロセッサ２８は、信号２４をフレームメモ
リ装置３２用の様式に変換し、変換された信号３０を供
給する。変換された信号３０はフレームメモリ装置３２
へ送られ、ここで各完全フレームごとのデータが一括さ
れかつ記憶される。１完全フレームが記憶された後、デ
ータ３４はＤＭＤ回路３６へ送られ、後者は映像は発生
しこれが光学系３８を通して観察者４０へ送られる。
【００１９】適当なデシメーションプロセッサ２８の例
が、図２に示されている。エンハンスされたディジタル
信号２４は、プロセッサ２８に、その入力レジスタ２７
ごとに６ビットサンプルのような或る選択された数のサ
ンプルとして、入る。開示目的上、図示のシステムは、
６ビットであり、最上位ビット（以下、ＭＳＢと称す
る）はビット５であり、ＬＳＢはビット０である。この
ような回路は、云うまでもなく、所望のどんなビット数
を取り扱うように容易に組み立てられる。
【００２０】この６ビットサンプルは、次いで１，９２
０×６ビットシフトレジスタ４２へ送られる。シフトレ
ジスタ４２が１，９２０のデータサンプルによって満た
された後、シフトレジスタ４２内のデータは、直接接続
された“シャドーメモリ”４３へ送られ、後者も同じく
１，９２０×６ビットである。シャドーメモリ４３は、
各行１，９２０ビットからなる６行のアレイであると考
えられる。所与の行内に記憶されたデータビットは、同
じ２進重さである。例えば、シャドーメモリ４３の行１
は１，９２０の入力サンプルからのビット０データの全
てを含み、行２はこのサンプルからのビット１データの
全てを含む、等々である。シャドーメモリ４３内の各行
は、読み出しのために、１：６デコーダ４４の出力によ
って選択される。所望の行は、デコーダ４４に入力する
３ビット選択信号４６によって指定される。シャドーメ
モリ４３からの１，９２０ビットの選択された行は、次
いで、データバス４８に印加され、これによってこの行
が２４０の８：１マルチプレクサからなるアレイ５２の
データ入力に送られる。水平位置選択用３ビット制御信
号５０は、同時に全ての８：１マルチプレクサへ送ら
れ、このマルチプレクサは１本の２４０ビットデータ流
信号３０を生成する。全て８つの水平位置は、制御信号
５０によって順序に選択される。
【００２１】８：１マルチプレクサに関する本発明の代
替実施例は、共通クロック５１ｂ及び共通ロード制御５
１ａを備える２４０の８ビットシフトレジスタを含む。
この場合、参照符号５２は、マルチプレクサのアレイの
代わりにシフトレジスタのアレイを参照する。この場合
も、シャドーメモリ４３からの１，９２０ビットの選択
された行は、次いで、データバス４８に印加され、これ
によってこの行が２４０の８：１シフトレジスタのアレ
イ５２のデータ入力に送られる。ロード制御５１ａは、
データバス４８の内容を２４０の個々の８ビットシフト
レジスタからなるアレイ５２内に記憶させるように作動
される。次いで、８つの逐次パルスが共通クロック５１
ｂ上に印加され、後者はこのシフトレジスタ内のデータ
流信号３０を出力させる。各水平位置ごとのデータ流信
号３０は、フレームメモリ装置３２へ送られる。
【００２２】両実施例において、デシメーションプロセ
ッサ２８は、逆写像機能を遂行する。各６ビットの１，
９２０の入力サンプルは、これらのサンプルが１，９２
０ビットの６つの出力サンプルとしてアクセスされるよ
うに記憶される。これらの６つの出力サンプルは、次い
で、多重化されて、その結果、デシメーションプロセッ
サ２８からの出力接続の数を最少化する。この出力多重
化は、また、このデータの様式をそのＤＭＤ回路の入力
データ様式に整合させるように働く。上述の実施例は、
単色システム用である。色彩システムを達成するため
に、そのデシメーションプロセッサ２８を、必要に応じ
て重複させることができる。
【００２３】図３ａは、フレームメモリ装置３２の単色
における実現を示す。信号２４は、デシメーションプロ
セッサ２８を経由して変換され、かつデータ流信号３０
としてフレームメモリ装置３２に送られた後、２つの映
像フレームメモリ５６ａおよび５６ｂの１つに送られ
る。もしメモリ５６ａが現在表示されつつあるならば、
データ流信号３０は、スイッチ５４によってフレームメ
モリ５６ｂ内の場所に送られる。データ流信号３０が送
られる先のメモリセルアレイ６０ｂ内の場所は、アドレ
スポインタ５８ｂによって指定される。メモリセルアレ
イ６０ｂは、個々のサブアレイを含み、これらの１つの
サブアレイは６１ｂである。メモリセルアレイ６０ｂ内
に記憶されつつあるフレームに対する同様の重み（有意
性）のデータビットの全ては同じサブアレイに記憶さ
れ、これらの１つがサブアレイ６１ｂである。このシス
テムがメモリ５６ａの内容の表示を終了したとき、メモ
リ５６ｂの内容は、メモリセルアレイ６０ｂの出力バス
６３ｂ及びスイッチ６４を経由してこのシステムへ送ら
れる。色彩を持つためには、この方式は、デシメーショ
ンプロセッサ２８に必要なだけ重複される。
【００２４】個々のサブアレイ６１ｂの分解図が図３ｂ
に示されている。サブアレイ６１ｂは、小さいセルの行
に分割される。行の群５７ａ又は５７ｂは、１映像線の
データを含む。１，９２０×１，０８０アレイの半分が
一時にアドレス指定されるこの実施例においては、行の
群５７ａは線１を表示し、行の群５７ｂは線５４０を表
示する。セル５９ａは、線１、画素０に対するデータを
保持する。セル６２ａは、線１、画素７に対するデータ
を保持する。その列内のこれら２つのセル間の残りのセ
ルは、線１に対する画素１〜６に対するデータを保持す
る。同様に、セル５９ｂは、線１、画素８に対するデー
タを保持する。セル５９ｃは、線１、画素１，９０４に
対するデータを保持し、セル５９ｄは線１、画素１，９
１２に対するデータを保持する。線１内の最後の画素、
すなわち、画素１，９１９はセル６２ｂ内に保持され
る。このデータはバス６３ｂを経由しかつスイッチ６４
を通り、ＤＭＤアレイに送られる。しかしながら、この
方式は、図３ａに示される個々のサブアレイの各々ごと
に、このシステム内の多数の映像線に対して繰り返され
る。
【００２５】色彩システムに対する本発明による他の実
施例は、図３ｃに示されている。その映像信号は、線路
２４ａ、２４ｂ、及び２４ｃを経由して３つのデシメー
ションプロセッサ２８ａ、２８、及び２８ｃへ供給され
る。デシメーションプロセッサ２８ａ、２８、及び２８
ｃは、変換されたデータを線路３０ａ、３０ｂ、及び３
０ｃに沿いバス線路６５へ送る。バス線路６５上のデー
タは、アドレスポインタ５８によって指定されたメモリ
場所内へロードされる。ポインタ５８は、次いで、メモ
リセルアレイ６０を色によってロードする。メモリセル
サブアレイ６４ａの上側３分の１は色１用であり、中間
３分の１は色２用であり、下側３分の１は色３用であ
る。個々のサブアレイ６７は、ここに示されている他の
サブアレイと同等であって、図３ｂに詳細に示されたも
のと類似である。このようにして処理されたデータは、
全ての色のＤＭＤ回路への順序送付を誘導する。
【００２６】ＤＭＤ集積回路の１実施例が、図４に示さ
れている。フレームメモリ装置３２からのデータは、図
１のデータ３４のバス線路を経由して集積回路チップ６
８に送られる。データ３４のバス線路は、実際には、２
本のバス３４ａ及び３４ｂに分割される。バス３４ａは
このＤＭＤ集積回路チップ６８のＤＭＤアレイの上側半
部に対するデータを伝送し、バス３４ｂはこのＤＭＤア
レイの下側半部に伝送する。このデータは、シフトレジ
スタ７０ａに送られる。レジスタ７０ａが満たされたと
き、このデータは並列ラッチ７４ａへ送られる。線路７
２ａの集合が、シフトレジスタ７０ａ及び並列記憶ラッ
チ７４ａのローディングを制御する。データがラッチさ
れた後、このデータは、１，８２０×１，０８０の実際
のＤＭＤアレイ８０の上半分に送られる。これらの変形
性ミラー（以下、ＤＭミラー又は単にミラーと称する）
下のアドレス指定回路の行は、行デコーダ７６ａを通し
て行選択線路７８ａによって選択される。同時に、同じ
動作が、ＤＭＤアレイ８０の下半部に対して起こる。ア
レイ８０のＤＭミラーは、アドレス指定されかつ偏向さ
れて、画像を生成し、この映像が光学系を通してその観
察者へ送られる。
【００２７】この点から、このＤＭＤ表示システムは、
ＤＭＤ画素アレイ、入力シフトレジスタ及びラッチ、行
選択デコーダを含む。このアーキテクチャを、いま、修
正して、図５のブロック形内に示されるように、このＤ
ＭＤの選択されたブロック内の画素の全てを短い時間量
内にオフ状態にスイッチすることが可能なようにする。
並列記憶ラッチ７４は、図５のクリヤ線路９２を含むよ
うに修正される。クリヤ線路９２は、作動されると、そ
のデータにこのＤＭＤアレイ内の列を駆動させて、これ
らの列をオフ画素位置に相当する状態にセットする。更
に、行選択されたデコーダ７６を修正していくつかの選
択線路を付加し、これらが、９０ａのような行の１ブロ
ックを同時に選択するように働く。
【００２８】画素の１ブロックをオフ状態にセットする
ために、並列記憶ラッチ７４にクリヤ線路９３が作動さ
れる。次いで、オフ状態にスイッチされるべき画素行の
ブロックに対するブロック選択線路８４が、作動され
る。最後に、リセットパルスが個々のビームのＤＭミラ
ーに印加され、このミラーはそのオフ状態へ偏向され
る。図５には、行の８つのブロックが示され、かつ所与
のブロックの行が連続しているが、この配置に限定され
る必要はない。ブロックの数を１と設計者の構想する数
との間で変えてもよい。また、これらのブロック内の画
素の行を、連続配置の代わりに、インタリーブ（又はそ
の他の）配置に接続してもよい。図６ａに、標準アドレ
ス指定方式に対するタイミング線図が示されている。線
９４は、フレーム時間を示す。線９６は、データの各々
異なる２進重みごとの時間量に相当するセグメントを示
す。セグメント９８は、このシステムのＭＳＢに対する
表示時間期間である。この場合、ＭＳＢはビット５であ
り、このシステムは６ビットシステムであるから、ビッ
ト５は３２ＬＳＢ時間からなる表示時間であるセグメン
ト９８を有する。セグメント１００は、次のビット、す
なわち、ビット４に対する表示時間期間であり、したが
って、このビットは１６ＬＳＢ時間からなる表示時間を
有する。同様に、セグメント１０２はビット３に対する
表示時間であり８ＬＳＢ時間を持ち、セグメント１０４
はビット２に対する表示時間であり４ＬＳＢ時間を持
ち、セグメント１０６はビット１に対する表示時間であ
り３ＬＳＢ時間を持ち、最後に、ビット０に対する表示
時間はセグメント１０８で示され１ＬＳＢ時間を持つ。
上述の時間セグメント中のそのミラー状態又は表示時間
は、線１１０に示されている。データロードパルスは線
１１２に示され、及び、直前にロードされたデータビッ
トによって指定された次順の状態にそのビーム金属をセ
ットするようにこれらに印加されるビームリセットパル
スは線１１４で示される。ミラー状態又は表示時間１１
６は、次の過程によって達成される。データが、ロード
パルス、すなわち、ロード時間１１８によって示される
時間期間中にビット５に対する電極にロードされる。リ
セットパルス１２０がこれらのミラーをリセットするこ
とによってフレーム時間を開始し、データロード時間１
１８中にロードされた新しいデータを示す。ビット５に
対する表示時間１１６開始後３１ＬＳＢ時間経ち、４ビ
ットに対するデータがロード時間１２２中にロードされ
る。ロード時間１２２の終端は、ビット５に対する表示
時間１１６の終端と同時に起こり、この終端において、
リセットパルス１２４がこれらのミラーを新しい表示時
間１２６の状態にセットする。この過程は、ビット３、
２、１及び０に対しても同様に繰り返される。１つの完
全フレームをロードしかつ表示する時間は、一定であ
る。この例においては、フレームを示す線時間９４は、
（３２＋１６＋８＋４＋２＋１＝６３ＬＳＢ時間）に分
割され、それゆえ、各ＬＳＢ時間は全フレーム時間の１
／６３である。
【００２９】最低ピークデータ速度は、所与の重みのビ
ットの全てがこのＤＭＤアレイにロードされなければな
らない最短時間区間によって決定される。図６ａにおい
ては、所与の重みのデータの全てをロードする時間は１
ＬＳＢ時間であった。所与のフレームからの同じ２進重
みの全てのデータビットの収集は、ビットフレームと称
される。６ビットシステムの場合は、フレーム当たり６
つのデータビットフレームが存在する。おそらくほとん
どの場合、ＤＭＤ表示システム性能の他の態様を犠牲に
することによって、このピークデータ速度を低下させる
ことが望ましい。図６ｂは、これが、図５に示されたブ
ロックアーキテクチャを使用することによっていかに完
成されるかを示す。
【００３０】図６ｂにおいて、フレーム時間は、線１２
８上に示される。線群１３０は、図５にブロック９０ａ
として示された、このアーキテクチャ内の最初のブロッ
クに対するタイミング線図を構成する。線１３２はミラ
ー状態又は表示時間であり、線１３４はミラーリセット
パルスを示し、線１３６はアドレス指定クリヤパルスを
示し、及び線１４０はデータロードパルス、すなわち、
ロード時間を示す。セグメント１５６におけるように、
線１３２が低状態をとっているように示されているとき
は、これらのミラーの全てはオフ状態にあることに、注
意されたい。アドレス指定クリヤ線１４０は、図５にお
いて先に論じられたクリヤ線路及びブロック選択順序を
表現している。この表現は、図６ａ、図６ｂ及び図７に
使用される。ミラー状態又は表示時間１３８は、ロード
時間１４０中にブロック９０ａに対してデータのＭＳ
Ｂ、すなわち、ビット５をロードし、かつこれらのミラ
ーをリセットパルス１４２で以て新しいデータへリセッ
トすることによって、達成される。ミラー状態１３８の
開始後の１ＬＳＢ時間に、ブロック９０ｂに対するデー
タのＭＳＢ、すなわち、ビット５が既にロードされてい
る。ブロック９０ｂに対する線１４６上のミラー状態１
４４は、そのリセットパルスの直後にロードされたデー
タの状態へ変化する。データのローディングとその表示
との１ＬＳＢ時間だけのこのような位相シフトは、他の
ブロック９０ｃ〜９０ｈを通して、同様に、行われる。
【００３１】３１ＬＳＢ時間区間を挟んで、ブロック９
０ａのビット４に対するデータがロードパルス、すなわ
ち、ロード時間１４８中にロードされる。ロード時間１
４８中にロードされるこのデータは、ミラー状態１５０
に対応する。ビームリセットパルス１５２によって、こ
れらのミラーは、ミラー状態１５０に対応するデータへ
変化させられる。ミラー状態１５０は、１６ＬＳＢ時間
にわたり保持される。この過程が、ブロック９０ａのビ
ット２に対するミラー状態１５４まで続く。このパルス
に対する重付けは４ＬＳＢ時間だけであり、かつこの表
示システム全体をロードするのに８ＬＳＢ時間（ブロッ
ク当たり１ＬＳＢ時間）かかるから、ブロック９０ｅ〜
９０ｈのビット２に対するデータは、まだ、ロードされ
てしまってはいない。この状況に適合するために、ブロ
ック９０ａ内のミラーは、セグメント１５６としてブロ
ック９０ａに対して示される、４ＬＳＢ時間の時間期間
にわたりターンオフされる。このオフ状態を達成するた
めに、アドレス指定クリヤパルス１６０が起こりかつビ
ームリセットパルス１６２が起こって、これらのミラー
をオフ状態にリセットする。これらのミラーは、４ＬＳ
Ｂ時間にわたりオフ状態を維持する。この期間開始後３
ＬＳＢ時間経ち、ブロック９０ａのビット１に対するデ
ータがロード時間１６４中にロードされる。このような
過程が、このビット１及びその次のビットに対しても、
繰り返されるが、ただしそれらのオフ時間はビット１に
対しては６ＬＳＢ時間、及びビット０に対しては７ＬＳ
Ｂ時間と云うように増大する。したがって、データの１
フレームをロードしかつ表示する全フレーム時間は、い
まや、上に論じた標準アドレス指定方式の場合の６３Ｌ
ＳＢ時間に４オフＬＳＢ時間と、６オフＬＳＢ時間と、
及び７オフＬＳＢ時間とを加えた、合計８０ＬＳＢ時間
となる。フレーム時間は一定であるから、この例におけ
るＬＳＢ時間は、全フレーム時間の１／８０となり、こ
の例におけるＬＳＢ時間を図６ａにおけるＬＳＢ時間よ
り短くする。図６ｂに示されたアドレス指定方式は、公
称、８の率だけピークデータ速度を低下する。このこと
は、図６ａにおいて１ＬＳＢ時間内にロードされた数の
１／８の数の画素のみが図６ｂにおける１ＬＳＢ時間に
ロードされると云う事実に起因している。しかしなが
ら、図６ａ及び図６ｂにおいて、フレーム時間は等しく
ても、対応するＬＳＢ時間は異なる。図６ａにおいては
そのＬＳＢ時間はフレーム時間の１／６３であるが、他
方、図６ｂにおいてはそのＬＳＢ時間はフレーム時間の
１／８０である。ＬＳＢ時間に差異があるため、図６ａ
におけるアドレス指定方式の代わりに図６ｂにおけるア
ドレス指定方式を使用することから生じるデータ速度の
実際の低下は、８：１×（６３／８０）＝６．３：１と
なる。
【００３２】図６ｂに示されたアドレス指定方式はピー
クデータ速度をかなり低下させたけれども、この低下は
光学効率の犠牲において行われた。図６ａにおいて、も
し１つの画素が最高輝度にあったとしたならば、この画
素は６３ＬＳＢ時間のうち６３ＬＳＢ時間にわたりオン
するであろうから、これは１００％のアドレス指定効率
に当たる。しかしながら、図６ｂのアドレス指定方式を
使用すると、もし１つの画素が最高輝度にあったとして
も、この画素は８０ＬＳＢ時間のうちの６３ＬＳＢ時間
に対してのみオンするであろう、これはこのいずれの画
素も１７ＬＳＢ時間にわたり必ずオフするためであり、
この結果、光学効率は約７９％になる。
【００３３】図６ｂのアドレス指定方式の光学効率を上
昇させ、他方、ＤＭＤへの低下ピークデータ速度を維持
することが、望ましい。図６ｂの方式の光学効率を上昇
する１つの方法は、それらのミラーが必ずオフするＬＳ
Ｂ時間の数を減らすことである。図７は、図６ｂの方式
の僅かな変更であって、この目的を達成する。有利な面
としては、この方法においては、なおまた、図６ｂの方
式のピークデータ速度を僅かに低下する。図７におい
て、そのフレーム時間は、線１６６によって示される。
線群１３０は、やはり、ブロック９０ａに対する重み信
号を示す。線１３２は、やはり、ミラー状態又は表示時
間であり、線１３４はビームリセットパルスを示し、線
１３６はアドレス指示クリヤパルスであり、及び線１４
０はデータロードパルス、すなわち、ロード時間を示
す。この方式においては、ビット５、すなわち、ＭＳＢ
に対するデータがロード時間１８６中にロードされ、そ
れらのミラーはリセットパルス１７２で以てリセットさ
れ、かつそのデータが８ＬＳＢ時間のミラー表示状態１
７０にわたり表示される。この表示期間開始後７ＬＳＢ
時間経ち、ビット１に対するデータがロード時間１７４
中にロードされ、かつリセットパルス１７６で以てこれ
らのミラーをオンにセットする。このデータは、ミラー
状態１７８にわたり表示され、この時間が２ＬＳＢ時間
の１ビットに対して要求時間を満たす。ビット５に対す
るデータが、次いで、ロード時間１８０中にこれらのミ
ラーに再ロードされ、かつこれらのミラー表示状態がリ
セットパルス１８２によってビット５の状態へ復帰変化
させられる。ビット５に対するデータは、１６ＬＳＢ時
間に等しいミラー状態１８４にわたり表示される。それ
ゆえ、この時点において、ビット５に対するデータは、
その全要求ＬＳＢ時間の３／４である２４ＬＳＢ時間に
わたって既に表示されている。ビット０に対するデータ
は、ロード時間２０２中にロードされ、かつビット０に
対する要求時間を満たす１ＬＳＢ時間のミラー状態１８
６にわたり表示される。ビット５に対するデータは、次
いで、ロード時間２０４中に再ロードされ、かつ８ＬＳ
Ｂ時間のミラー状態１８８にわたり表示され、この結
果、その全表示時間を３２ＬＳＢ時間に増大し、これに
よって、その２進重みによって指定されたその要求を満
たす。ミラー状態１９０はビット４に対し、ミラー状態
１９０はビット３に対し、及びミラー状態１９４はビッ
ト２に対する。これによって、これらビットの全てが、
それらの２進重みに従い、それらの適正な時間量にわた
り表示されるための要求を満たす。
【００３４】ブロック９０ａ〜９０ｄに対するタイミン
グ線図は、これらが位相シフトする以外は、同じであ
る。しかし、これは、ブロック９０ａ〜９０ｄをブロッ
ク９０ｅ〜９０ｈと比較するときは、当て嵌まらない。
ブロック９０ｅに対するタイミング線図は、線群２０６
で示されている。そのデータは他のブロックの全てにお
けるのと同じようにロードされかつ表示されるので、ミ
ラー状態又は表示時間を示す線２０７についてのみ論じ
る。ビット５は、８ＬＳＢ時間である表示時間２０８に
わたり表示される。ブロック９０ａと同様に、ビット１
に対するデータがロードされ、かつ表示時間２１０にわ
たり表示され、この時間は２ＬＳＢ時間であり、これに
よってその要求を満たす。ビット５は、再び表示時間２
１２にわたり表示され、この時間は２４ＬＳＢ時間であ
り、その要求を満たす。これは、ブロック９０ａとは異
なることに注意されたい。この線図上の時間２２２は、
ビット４を表示するのにかかる全時間を示す。ビット４
は、４ＬＳＢ時間の表示時間２１４にわたり表示される
が、しかし、次いで、ビット０に対するデータがロード
され、かつ１ＬＳＢ時間にわたり表示される。ビット４
は、再ロードされ、かつその要求を満たすために、１２
ＬＳＢ時間の表示時間２１８にわたり表示される。この
結果、時間２２２は１７ＬＳＢ時間であって、標準化さ
れている１６ＬＳＢ時間ではない。この長い時間が、ブ
ロック９０ｄと９０ｅ上の、それぞれのデータロードパ
ルス２２１と２２３との間のギャップ２２０を生じる。
このようなギャップは、また、ブロック９０ａ〜９０ｃ
においても生じる。ブロック９０ａを見ると、ギャップ
１９６が表示時間１９２と１９４との間にあることが判
る。これは、ビット３が完全にロードされるまでは、ビ
ット２をロードすることができないと云う事実に由来す
る。ビット３は、８ＬＳＢ時間だけ後になるまではブロ
ック９０ｈ内にロードされず、これは４ビットに対する
データの表示中に、ビット０をロードすることによって
ブロック９０ｅ内に生じるギャップのためである。結果
の全表示時間は１７ＬＳＢ時間であり、これは図６ｂに
おいて論じられた方式より短く、図６ａにおける方式よ
り低いデータ速度を有する。また、この方法に関連する
リセットパルス数は、かなり多くなる。
【００３５】所与のフレーム時間内にリセットパルスが
多くあることに関連する影響を回避することが望まし
く、それゆえ、これらの潜在的影響を回避するようなＤ
ＭＤアドレス指定方法が望まれる。図８は、１つのこの
ようなアドレス指定方法であって、全アドレスリセット
（以下、ＴＡＲと称する）方法と呼ばれる。このＴＡＲ
方法と上に論じたビット期間分割方法との間には、３つ
の主要な相違がある。
【００３６】第一の相違は、ＴＡＲ方法においてはその
リセットパルスがその画素に印加される前にそのＤＭＤ
全体が特定のビットに対するビットフレームデータをロ
ードされるが、他方、ビット期間分割方法はそのＤＭＤ
の一部（１ブロック）をロードし、次いで、リセットパ
ルスをそのＤＭＤ全体に印加する。第二に、ＴＡＲ方法
においては、そのＤＭＤ全体が８ＬＳＢ時間内にロード
される。ビット期間分割方法においては、そのＤＭＤ全
体が各１ビットフレームづつの８つの時間区間であっ
て、これらを全体として前者と同じフレーム時間にな
る、時間区間内にロードされる。最後に、ＴＡＲ方法の
場合、ローディングデータと観察データとの間には少量
の重複がある。
【００３７】図８において、線２８０は、その観察者が
どんなミラー状態を見るかを示している。この観察者
は、３２ＬＳＢ時間に等価な時間期間にわたりオンにあ
るビット５、２３０ａを見、これに続くビット５の時間
の半分にわたりビット４、２３０ｂを見る。このパター
ンは、ビット２、２３０ｄとビット１、２３０ｅとの間
の時点に到達するまで続く。この時点において、これら
ビットの全ての時間期間が実際にオフになる。この現象
は人間の眼の臨界フリッカ周波数より遥かに高いから、
もとより、実際には、この観察者は、これを見ることは
できない。適当な時間量の後、ビット０、２３０ｆが表
示される。
【００３８】線２３２は、データローディングのタイミ
ングである。ローディング時間の各々、すなわち、２３
２ａ〜２３２ｆは、８ＬＳＢ時間に等しい。ビット５、
２３２ａは、線２８８上に示されたビット５に対する表
示時間の直前にロードされる。同様に、全てのビット
は、線２８０上の表示時間の直前にロードされる。ロー
ディング時間は、各ビットに対して同じである。線２３
４はアドレスリセット線路であり、また、線２３６はビ
ームセット線路である。アドレスリセットは、短い時間
量中にこのアレイ内の全ての画素をリセットする。それ
らのビームへ送られるリセットパルスの数は、相当に減
少される。このことが、これらのビームの機械的部分の
摩耗および裂傷をなくす。
【００３９】上に論じた過程を可能とするアーキテクチ
ャの実現は、図９に示されている。図４に示された簡単
なＤＭＤ集積回路チップ６８が、ＤＭＤ上位階層２４０
の一部となる。バス３４ａ及び３４ｂは、８：１２８デ
マルチプレクサ２４２ａ及び２４２ｂを経由してこの回
路内に到来する。結果の信号は、先入れ先出し（以下、
ＦＩＦＯと称する）バッファ２４４ａから２４４ｄ、及
び２４４ｂから２４４ｃへの１６ビット線路に送出され
る。ＦＩＦＯバッファ２４４ａ〜２４４ｄの出力は、線
路２４６ａ及び２４６ｂを経由してＤＭＤ集積回路チッ
プ６８へ転送される。線路７８を経由してＤＭＤ集積回
路チップ６８に入る制御信号は線路選択信号であり、線
路２４８を経由して入るのはフレームリセット信号であ
る。
【００４０】ＤＭＤ集積回路チップ６８の分解図が、図
１０に示されている。バス線路２４６ａ及び２４６ｂか
らのデータは、１：８×１２８マルチプレクサ２５０ａ
及び２５０ｂを経由して上側ＤＭＤアレイ８０ａ及び下
側ＤＭＤアレイ８０ｂに入る。線路選択信号７８は、下
側ＤＭＤアレイ８０ｂに対するデコーダ７６ｂに入る下
側線路選択信号７８ｂと、上側ＤＭＤアレイ８０ａに対
するデコーダ７６ａに入る下側線路選択信号７８ａと
に、分割される。線路２４８上のフレームリセット信号
も、また、上側ＤＭＤアレイ８０ａと下側ＤＭＤアレイ
８０ｂとに、それぞれ、アクセスするように分割され
る。この改訂アーキテクチャは、上に論じた互いに異な
る方式の他、更に多くの他の方式に適合し、このＤＭＤ
を極めて汎用性かつ融通性とする。
【００４１】更に、追加のエンハンスメントを、速度を
向上するために上述のアーキテクチャに施すこともでき
る。このようなエンハンスメントの１つは、正規入力デ
ータを選択することも又は一定入力データを選択するこ
ともいずれもできるような、データ入力構造を持つこと
である。このようなエンハンスメントは、図１１に示さ
れている。データが単一である正規データ入力の場合
は、線路２５４ａから２５４ｃを通して供給される入力
データマルチプレクサ２５２ａから２５２ｂの出力は、
そのアレイの列を駆動するために選択される。データが
一定である強制データ入力の場合は、線路２５６ａ及び
２５６ｂ上のデータがこれらの列に印加される。このデ
ータの選択は、マルチプレクサ２５８ａ及び２５８ｂに
よって達成される。これによって、一定データを、強制
マルチプレクサ２５８ａ、２５８ｂの速度及び多数の又
は個々の行選択を決定する信号を入力線路２６０を通し
て供給される行選択デコーダ７６ｂの速度によって限定
される速度で以て、このＤＭＤアレイの下側アレイ８０
ｂの行に印加することが、可能となる。
【００４２】このようなエンハンスメントの他の１つ
は、それらの行を単独で又は群でアドレス指定できるよ
うなデコーダを構成することによって多数の行が同時に
アドレス指定されることを可能とする。この群化は、そ
の所与の応用を最大に利するように構成される。それゆ
え、この群化は、行のいかなる数及び組合わせをも単一
の群としてアドレス指定することができ、かつ群のいか
なる数をも規定することができるように、なされる。群
のこの規定は、したがって、デコーダの構造を指定す
る。代替的に、このデコーダは、群は使用者規定するこ
とができるようにブログラマブルに作られる。この実現
は、図１２においてシフトレジスタ入力構造として示さ
れており、この構造は線路１３４ａから１３４ｃを通し
て入力を受信しかつこれを線路１４０を通してそのＤＭ
Ｄに送る入力シフトレジスタ１４２ａから１４２ｂを有
する。
【００４３】本発明について表示システム及びそのアー
キテクチャの特定の実施例を説明したが、このような特
定の参照実施例が、先に掲げた特許請求の範囲に記載さ
れた限り以外において本発明の範囲を限定するものと考
えてはならない。
【００４４】以上に説明に関して更に以下の項を開示す
る。 （１）ａ） 標準化複合音声及び映像信号を受信する能
力のある受信機と、ｂ） 映像成分を分離する同調器
と、ｃ） 空間光変調装置と使用されるために前記映像
成分を信号の集合に変換するデシメーションプロセッサ
と、ｄ） 前記信号を記憶するメモリ装置と、ｅ） 光
源と、ｆ） 映像を生成するために前記光源からの光を
変調するように前記記憶された信号によって制御される
空間光変調器アレイと、ｇ） 前記映像を投射する光学
系と、を含む表示システム。
【００４５】（２）ａ） サブアレイに分割された空間
光変調要素アレイと、ｂ） 各前記サブアレイごとに少
なくとも１つのデコーダを有するデコーダアレイと、
ｃ） 各前記サブアレイごとに少なくとも１つの入力レ
ジスタを有する入力レジスタアレイと、を含む集積回路
チップ。
【００４６】（３） 第２項記載の集積回路チップにお
いて、前記各サブアレイはブロックに分割され、前記ブ
ロックは前記デコーダアレイを通る線路入力によって選
択され、前記ブロックは前記入力レジスタを通る線路に
よって選択され、前記入力レジスタはシフトレジスタで
ある集積回路チップ。
【００４７】（４） 第２項記載の集積回路チップにお
いて、前記入力レジスタアレイは前記サブアレイ当たり
少なくとも１つのデマルチプレクサを有するデマルチプ
レクサアレイであり、前記デマルチプレクサは先入れ先
出しバッファアレイに電気的に接続され、前記先入れ先
出しバッファアレイの有するバッファは第２前記デマル
チプレクサアレイに電気的に接続される集積回路チッ
プ。
【００４８】（５） 第４項記載の集積回路チップにお
いて、前記各サブアレイは他の前記サブアレイから独立
に電気信号によってリセットされる集積回路チップ。
【００４９】（６）ａ） デシメーションプロセッサ
と、ｂ） 前記デシメーションプロセッサに電気的に接
続された少なくとも１つの入力バッファと、ｃ） 前記
バッファの制御バス出力線路と、ｄ） 少なくとも１つ
の入力シフトレジスタと、ｅ） 少なくとも１つのメモ
リセルアレイと、ｆ） 少なくとも１つの出力シフトレ
ジスタと、ｇ） 前記出力シフトレジスタと空間光変調
回路との間に電気的に接続された制御バス線路と、含む
メモリ装置。
【００５０】（７） 第６項記載のメモリ装置におい
て、複数の前記入力バッファを有する入力バッファアレ
イが存在し、各前記入力バッファはスイッチ可能バスを
経由して少なくとも２つの前記入力レジスタに電気的に
接続され、前記入力レジスタは各前記コーナターニング
メモリに電気的に接続され、前記各コーナターニングメ
モリは前記出力バッファに電気的に接続され、前記出力
バッファは前記空間光変調回路にスイッチ可能バスを経
由して電気的に接続されるメモリ装置。
【００５１】（８） 第６項記載のメモリ装置におい
て、前記入力バッファアレイの前記入力バッファの全て
は１つの前記入力シフトレジスタにバスを経由して電気
的に接続され、前記入力バッファの出力は色によって順
序に前記バスに載せられ、前記入力シフトレジスタは前
記コーナターニングメモリに電気的に接続され、前記各
コーナターニングメモリは前記空間光変調回路へデータ
の色ブロック順序を出力するメモリ装置。
【００５２】（９） 各ビット有意レベルがフレーム時
間全体の適当な部分にわたり表示されるようにメモリセ
ルの内容を表示画素上にアドレス指定するステップとロ
ーディングするステップとを含むデータ表示方法。
【００５３】（１０） 指定された有意レベルのビット
の全てが同時にロードされかつ表示されるようにメモリ
セルの内容を表示画素上にアドレス指定するステップと
ローディングするステップとを含むデータ表示方法。
【００５４】（１１） 第１０項記載の表示方法におい
て、前記メモリセルの内容が単一でないとき一定データ
値が前画素上にロードされるデータ表示方法。
【００５５】（１２） 第１０項記載の表示方法におい
て、前記アドレス指定するステップは前記メモリセルの
行を同時にアドレス指定するデコーダの使用を含むデー
タ表示方法。
【００５６】（１３） 第１０項記載の表示方法におい
て、前記アドレス指定するステップは前記メモリセルの
行を同時にアドレス指定しかつ前記行の群を同時にアド
レス指定するデコーダの使用を含むデータ表示方法。
【００５７】（１４） 観察者が見る解像度を向上する
ためにテレビジョン内の標準装置を空間光変調回路６８
で置換することが可能である。本発明は、バーストデー
タ速度を最低化する一方、合理的なシステム速度を維持
するためのシステムアーキテクチャ２４０、前記システ
ムの個々の部品、及び技術を提供する。結果のシステム
は、取り扱い可能なデータ速度及び帯域幅で以て高解像
度を提供する。
【図面の簡単な説明】
【図１】本発明による好適実施例のテレビジョンシステ
ムのブロック線図。
【図２】図１のシステム内に使用されるのに好適なデシ
メーションプロセッサの詳細ブロック線図。
【図３】図１のシステム内に使用されるフレームメモリ
装置のブロック線図であり、ａは、単色フレームメモリ
装置の詳細ブロック線図。ｂは、ａのメモリ装置内の個
々のメモリセルサブアレイの分解図。ｃは、色彩フレー
ムメモリ装置の詳細ブロック図。
【図４】図１のシステム内に使用されるＤＭＤ集積回路
チップのブロック線図。
【図５】図４のＤＭＤ集積回路に関する本発明による実
施例のブロッククリヤリングアーキテクチャのブロック
線図。
【図６】ａは、デシメーションプロセッサで変換された
データを使用するＰＷＭアドレス指定タイミング線図。
ｂは、本発明によるブロッククリヤリングアーキテクチ
ャのタイミング線図。
【図７】本発明によるブロッククリヤリングアーキテク
チャを使用する、ビット期間分割アドレス指定タイミン
グ線図。
【図８】本発明による全アドレスリセット（ＴＡＲ）ア
ドレス指定タイミング線図。
【図９】本発明による実施例の、集積回路チップを備え
るＤＭＤ上位階層のブロック線図。
【図１０】本発明による実施例のＤＭＤ集積回路チップ
の分解図。
【図１１】本発明による実施例の強制データ及び多数同
時行アドレス指定エンハンスメントＤＭＤ集積回路チッ
プ内の配置を示すブロック線図。
【図１２】本発明による代替実施例の強制データ及び多
数同時行アドレス指定エンハンスメントＤＭＤ集積回路
チップ内の配置を示すブロック線図。
【符号の説明】 ２０ 受信機 ２２ 同調器 ２３ 信号処理装置 ２６ 投射システム ２７ 入力シフトレジスタ ２８ デシメーションプロセッサ ３２ フレームメモリ装置 ３６ ＤＭＤ回路 ４２ シフトレジスタ ４３ シャドーメモリ ４４ デコーダ ４８ データバス ５１ａ 共通クロック ５１ｂ 共通ロード制御 ５２ マルチプレクサ又はシフトレジスタアレイ ５６ 映像フレームメモリ ５８ ポインタ ５９ａ〜５９ｃ メモリセル ６０ メモリセルアレイ ６０ａ，６０ｂ メモリセルアレイ ６１ａ，６１ｂ メモリセルサブアレイ ６２ａ，６２ｂ メモリセル ６４ スイッチ ６７ メモリサブアレイ ６８ ＤＭＤ集積回路チップ ７０ａ，７０ｂ シフトレジスタ ７４ａ，７４ｂ 並列記憶ラッチ ７６，７６ａ，７６ｂ デコーダ ７８ 線路選択信号線路 ８０ ＤＭＤアレイ ８０ａ，８０ｂ ＤＭＤサブアレイ ８４ ブロック選択線路 ９０ａ，９０ｂ ＤＭＤブロック ９２，９３ クリヤ線路 １２０ａ〜１２０ｄ ＦＩＦＯバッファ １２４ａ，１２４ｂ デマルチプレクサ １２６ フレームリセット信号 １３０ａ，１３０ｂ 入力データマルチプレクサ １３６ａ，１３６ｂ 強制マルチプレクサ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 a) 標準化複合音声及び映像信号を受信
    する能力のある受信機と、 b) 映像成分を分離する同調器と、 c) 空間光変調装置と使用されるために前記映像成分を
    信号の集合に変換するデシメーションプロセッサと、 d) 前記信号を記憶するメモリ装置と、 e) 光源と、 f) 映像を生成するために前記光源からの光を変調する
    ように前記記憶された信号によって制御される空間光変
    調器アレイと、 g) 前記映像を投射する光学系と、 を含む表示システム。
  2. 【請求項２】 各ビット有意レベルがフレーム時間全体
    の適当な部分にわたり表示されるようにメモリセルの内
    容を表示画素上にアドレス指定するステップとローディ
    ングするステップとを含むデータ表示方法。
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