JPH0160835B2 - - Google Patents

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JPH0160835B2
JPH0160835B2 JP56044013A JP4401381A JPH0160835B2 JP H0160835 B2 JPH0160835 B2 JP H0160835B2 JP 56044013 A JP56044013 A JP 56044013A JP 4401381 A JP4401381 A JP 4401381A JP H0160835 B2 JPH0160835 B2 JP H0160835B2
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JP
Japan
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memory
circuit
storage circuits
display device
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JP56044013A
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JPS57158880A (en
Inventor
Tsunenori Hasebe
Nobuhiko Yamagami
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Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
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Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
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Description

【発明の詳細な説明】 本発明は画像表示装置、特に、画像情報の各要
素を記憶する複数の記憶回路を具備した画像表示
装置に関する。
計算機システムの画像表示端未として用いられ
る画像表示装置には、画像情報を色情報、濃淡情
報等の各要素に分解し、それぞれの要素を複数の
記憶回路に格納した画像表示装置がある。例え
ば、7色カラー表示のCRT表示装置は、赤
(R)、緑(G)、青(B)、それぞれの色情報を記憶する
3面の記憶回路を具備している。この場合、ドツ
ト構成の表示画面1ドツトごとに各色記憶回路1
ビツトの記憶位置を有する、すなわち、表示画面
1ドツトの画像情報をR,G,Bの各色3ビツト
で記憶するのである。
以上のような複数の画像記憶回路を具備した画
像表示装置の従来の構成を、カラーCRT表示装
置を例示して説明する。第1図は、従来のカラー
CRT表示装置のブロツク図である。1は、カラ
ーCRT表示装置である。2は装置全体の制御を
行うマイクロプロセツサ(Micro Processer
Unit、MPU),3はMPU2が実行する制御プロ
グラムを格納する制御プログラムメモリ、4は
MPU2のワーキンングメモリ、5は通信アダプ
タである。このカラーCRT表示装置1は通信ア
ダプタ5を介してホスト計算機(図示せず)と接
続されている。6はMPU2のデータバス、7は
MPU2のアドレス/コントロールバスである。
8R,8G,8Bはそれぞれ赤(R)、緑(G)、青
(B)の一画面分の画像情報を記憶する記憶回路であ
る。これらの記憶回路8R,8G,8Bはそれぞ
れ前記データバス6、アドレスバス7に接続さ
れ、MPU2によつてアクセスされる。各記憶回
路8R,8G,8Bにはリフレツシユメモリが使
用される。これらの記憶回路8R,8G,8Bは
MPU2により同時にアクセスできる構成になつ
ている。これは、MPU2による画像情報の書き
込みを迅速に行うためである。11はメモリ選択
回路である。このメモリ選択回路11はMPU2
の指令により、各記憶回路8R,8G,8Bとデ
ータバス6との接続許可/禁止制御を行う信号群
を出力する回路である。10はCRTデイスプレ
イである。12はメモリ制御回路であり、前記記
憶回路8R,8G,8Bからの画像情報の読み出
しを制御する回路である。このメモリ制御回路1
2による記憶回路8R,8G,8Bのアクセスは
CRTデイスプレイ10のラスタスキヤンに同期
して常時行われる。
このためメモリ制御回路12は、各記憶回路8
R,8G,8Bに対し、CRTデイスプレイ10
のラスタスキヤンに同期したタイミングで読み出
しアドレス、及び、読み出し信号(READ信号)
を出力する。13は並直変換器であり、前記各記
憶回路8R,8G,8Bから並列データとして読
み出された画像情報を直列データの映像信号に変
換する回路である。この並直変換器13へのタイ
ミング信号もメモリ制御回路12から送られる。
更に、前記メモリ制御回路12は、CRTデイス
プレイ10に対し、水平、及び、垂直同期信号も
出力する。前記MPU2による各記憶回路8R,
8G,8Bのアクセスと、メモリ制御回路12に
よる各記憶回路8R,8G,8Bのアクセスは独
立に行われる。このため、両アクセスが競合しな
いようにメモリ制御回路12は両アクセスのタイ
ミングを制御している。
以上の構成を取る従来の画像表示装置1は、任
意の表示画面領域A内の画像情報を異なる表示画
面領域Bに転写して表示する場合、次に掲げる問
題点を有する。画面上の表示領域A内の画像情報
を領域Bに転写するためには、各記憶回路8R,
8G,8B内の領域Aに対応するアドレス領域に
格納された画像情報を領域Bに対応するアドレス
領域にブロツクデータ転送を行わねばならない。
この際、従来の画像表示装置1では、MPU2は
まず記憶回路8Rについてブロツクデータ転送を
行い、次に記憶回路8Gについて、最後に記憶回
路8Bについてブロツクデータ転送を行うという
3回のブロツクデータ転送が必要であつた。この
ブロツク転送は、MPU2がメモリ選択回路11
により1つの記憶回路8R、又は、8G、又は、
8Bを選択するところから始まる。今仮に、Rの
記憶回路8Rが選択されたとする。次にMPU2
は、記憶回路8Rに対し領域Aに対応したアドレ
スとメモリリード信号とを送出し当該アドレスか
ら画像情報を読み出す。この読み出された画像情
報はMPU2の制御によりMPU2の内部レジスタ
に格納される。次にMPU2は、記憶回路8Rに
対し領域Bに対応したアドレスとメモリライト信
号と前記内部レジスタ4に格納された画像情報と
を送出し、この画像情報を指定番地に書き込む。
MPU2が以上の動作を繰り返し実行して、記憶
回路8Rについてのブロツクデータ転送が終了す
ると、次にMPU2はメモリ選択回路11を制御
して記憶回路8Gを選択し、記憶回路8における
ブロツクデータ転送を実行する。
以上のように、従来の画像表示装置は、画像情
報をn面の、記憶回路で記憶する場合にはn回の
ブロツクデータ転送が必要となり、領域Aから領
域Bへの画面の転写時間が非常に長くかかるとと
いう欠点を有していた。
本発明は、前記の問題点を解欠するために、
MPUによる1回のブロツクデータ転送動作の実
行により、複数の記憶回路全てにおける画像情報
のブロツクデータ転送が同時に行われる画像表示
装置を提供することを目的とする。
以下、本発明の一実施例を示し、本発明を詳細
に説明する。
第2図は本発明による画像表示装置の一部ブロ
ツク図である。本発明の構成と直接関係しない画
像表示部10、メモリ制御回路12、並直変換器
13、制御プログラムメモリ3、ワーキングメモ
リ4、通信アダプタ5(第1図に示す)は第2図
では省略する。2は画像表示装置全体の制御を実
行するマイクロプロセツサ(Micro Processor
Unit MPU)である。MPU2が実行する制御プ
ログラムは制御プログラムメモリ3に格納されて
いる。6はMPU2のデータバス、7はMPU2の
アドレス/コントロールバスである。14R,1
4B,14Gはバスドライバ/レシーバ回路であ
る。15は禁止FFである。この禁止FF15は
MPU2がブロツクデータ転送動作を実行する前
にMPU2により設定され、前記バスドライバ/
レシーバ回路14R,14G,14Bを禁止する
信号を出力する回路である。16は禁止FF15
からの禁止信号が送出される信号線である。8
R,8G,8Bは赤、緑、青の各色画像情報を記
憶する記憶回路である。17R,17G,17B
は各色の記憶回路8R,8G,8Bごとに配置さ
れたレジスタである。これらのレジスタ17R,
17G,17Bは信号線18R,18G,18B
を介して各色記憶回路8R,8G,8Bのデータ
ライン19R,19G,19Bと接続される。ま
た、これらのレジスタ17R,17G,17Bは
信号線20R,20G,20Bを介してアドレ
ス/コントロールバス7と接続される。11はメ
モリ選択回路である。
第3図は、本実施例において使用されるレジス
タ17R、又は、17G、又は、17Bの具体的
な構成を示すブロツク図である。171はラツチ
回路、172はゲート回路である。
次に本実施例の画像表示装置1において、
MPU2がブロツクデータ転送動作を実行する時
のプロセスを説明する。まず、MPU2は、ブロ
ツク転送動作を実行する前に禁止FF15をセツ
ト状態に設定する。この禁止FF15がセツト状
態に設定されると、禁止信号線16を介して各バ
スドライバ/レシーバ回路14R,14G,14
Bに禁止信号が出力される。このため各記憶回路
17R,17G,17Bのデータライン19R,
19G,19Bとデータバス6との接続が切り離
される。以上一連の過程が終了すると、MPU2
は、アドレスコントロールバス7に領域A(第1
図に示す)に対応したアドレスとメモリリード信
号(READ信号)を出力する。各記憶回路8R,
8G,8Bは同一の物理アドレス空間を有してい
るため、前記アドレスとメモリリード信号
(READ信号)によつて、各記憶回路8R,8
G,8Bが同時にアクセスされる。このアクセス
により、各記憶回路8R,8G,8Bのデータラ
イン19R,19G,19Bに当該アドレスに格
納されている画像情報が読み出される。また、前
記メモリリード信号(READ信号)は各レジス
タ17R,17G,17Bのラツチ回路171に
も入力されている。このメモリリード信号
(READ信号)の入力によりラツチ回路171は
前記読み出された各画像情報を、信号線18R,
18G,18Bを介して格納する。この時バスド
ライバ/レシーバ回路14R,14R,14Bは
禁止されているので読み出された各画像情報はデ
ータバス6には送出されない。このためMPU2
は架空のデータを内部レジスタ(図示せず)に取
り込むことになる。次にMPU2はアドレス/コ
ントロールバス7に領域B(第1図に示す)に対
応したアドレスとメモリライト信号(WRITE信
号)とを出力する。この際MPU2はデータバス
6に以前取り込んだ架空データを送出することに
なるが、バスドライバ/レシーバ回路14R,1
4B,14Gが禁止されているため各記憶回路8
R,8G,8Bには影響はない。前記メモリライ
ト信号(WRITE信号)は各記憶回路8R,8
G,8Bと各レジスタ17R,17G,17Bの
ゲート回路172に入力される。ゲート回路17
2はこのメモリライト信号(WRITE信号)の入
力によつてデータ出力可となりラツチ回路171
に格納されている各色の画像情報を信号線18
R,18G,18Bを介してデータライン19
R,19G,19Bに送出する。この時、各記憶
回路8R,8G,8BはMPU2によりアクセス
されているので、前記各色画像情報が各記憶回路
8R,8G,8Bの領域B(第1図に示す)に対
応した特定アドレスに書き込まれる。以降MPU
2は順次アドレスを更新して以上の動作を繰り返
すことにより、各記憶回路8R,8G,8B内の
領域A(第1図に示す)に対応したアドレス領域
に記憶された画像情報が領域B(第1図に示す)
に対応したアドレス領域に、同時にブロツクデー
タ転送される。尚、本実施例の画像表示装置1は
メモリ選択回路11を具備するが、これはMPU
2が特定の記憶回路(8R、又は、8G、又は、
8B、又は、これらの組み合せ)のみをアクセス
したい場合に使用される。この記憶回路の選択に
よつて、例えば背景の色を残して表示情報のみを
転写することが可能となる。また、通常の表示動
作においては、禁止FF15がリセツト状態に設
定されているため、レジスタ17R,17G,1
7Bの動作が禁止されているが、バスドライバ/
レシーバ回路14R,14G,14Bはイネーブ
ル状態に設定され、MPU2と記憶回路8R,8
G,8Bとのやりとりを可能にしている。
以上本発明の画像表示装置について詳述した
が、本発明の画像表示装置によれば、複数の画像
記憶回路を有した画像表示装置において任意の画
面表示領域から異なる領域への画像情報の転写が
マイクロプロセツサによる1回のブロツクデータ
転送動作の実行によつて実現できる。このため、
n面の画像記憶回路を有した画像表示装置の場
合、転写時間が従来の1/nに短縮される。
【図面の簡単な説明】
第1図は従来の画像表示装置のブロツク図、第
2図は本発明の画像表示装置の一実施例の一部ブ
ロツク図、第3図はレジスタの構成例を示すブロ
ツク図である。 1……画像表示装置、2……マイクロプロセツ
サ、6……マイクロプロセツサのデータバス、7
……マイクロプロセツサのアドレス/コントロー
ルバス、8R,8G,8B……赤、緑、青の各色
画像情報記憶回路、10……CRTデイスプレイ、
11……メモリ選択回路、12……メモリ制御回
路、14R,14G,14B……各記憶回路のバ
スドライバ/レシーバ回路、15……禁止フリツ
プフロツプ、16……禁止信号線、17R,17
G,17B……各色レジスタ、171……ラツチ
回路、172……ゲート回路、19R,19G,
19B……各記憶回路のデータライン。

Claims (1)

    【特許請求の範囲】
  1. 1 装置全体の制御を行うマイクロプロセツサ
    と、このマイクロプロセツサにより同時にアクセ
    スされる複数の画像情報記憶回路と、これら複数
    の記憶回路から読み出される画像情報が表示され
    る画像表示部とから構成された画像表示装置にお
    いて、任意の表示画面領域の画像情報を異なる表
    示画面領域に転写するため、前記複数の記憶回路
    の前記任意の表示画面領域に対応するアドレス領
    域に格納されている前記画像情報を同じ記憶回路
    内の前記異なる表示画面領域に対応するアドレス
    領域にブロツク転送する場合に、前記マイクロプ
    ロセツサによる前記複数の記憶回路の読み出しア
    クセスに応答し、前記複数の記憶回路から読み出
    された前記画像情報を前記マイクロプロセツサに
    転送するのを禁止すると共に、その画像情報を前
    記複数の記憶回路毎に設けられた複数のレジスタ
    に書き込む手段と、前記マイクロプロセツサによ
    る前記複数の記憶回路の書き込みアクセスに応答
    し、前記複数のレジスタに記憶されている前記画
    像情報を対応する前記複数の記憶回路に書き込む
    手段とを具備することを特徴とする画像表示装
    置。
JP56044013A 1981-03-27 1981-03-27 Picture display unit Granted JPS57158880A (en)

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* Cited by examiner, † Cited by third party
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JPS5980274A (ja) * 1982-10-28 1984-05-09 富士通機電株式会社 競馬情報表示方式
JPS6281160U (ja) * 1985-11-05 1987-05-23
JPS62127793A (ja) * 1985-11-28 1987-06-10 富士通株式会社 メモリ制御回路
JPS62174882A (ja) * 1985-12-25 1987-07-31 Nec Corp グラフイツクスビデオram制御回路
JPS6383876A (ja) * 1986-09-29 1988-04-14 Canon Inc 画像処理装置

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