JPH0272390A

JPH0272390A - Ｃｒｔ表示装置

Info

Publication number: JPH0272390A
Application number: JP63222406A
Authority: JP
Inventors: Hiroshi Shirakawa; 洋白川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-09-07
Filing date: 1988-09-07
Publication date: 1990-03-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明はパーソナルコンピュータ等で用いられるＣＲＴ
表示装置に係り、特に表示メモリへの表示データの書き
込みに関する。

（従来の技術）従来この種のＣＲＴ表示装置では、マイクロプロセッサ
が赤（Ｒ）、緑（Ｇ）、青（Ｂ）の表示データをそれぞ
れ別々の表示メモリへ書き込み、その後ＣＲＴコントロ
ーラが各表示メモリから同時に表示データを読み出して
ＣＲＴに表示する構成のものが一般的である。ところで
、このような装置のカラーＣＲＴに表示されている画像
を消去する際には、前記マイクロプロセッサは表示無し
を示す表示データ（例えば零）を赤、緑、青用の各表示
メモリ全部に書き込まなければならなかった。従って、
画面消去時には前記マイクロプロセッサは上記処理に時
間がかかり、この間、他の処理ができないという不都合
があった。

（発明が解決しようとする課題）上記従来のＣＲＴ表示装置では、画面を消去する際に、
マイクロプロセッサが表示なしを示す表示データを赤、
緑、青用の各表示メモリ全部に書き込よな１ブればなら
ず、画面消去時に前記マイクロプロセッサに負荷がかか
りすぎて、この間他の処理ができなくなるという不都合
があった。そこで、本発明は上記の欠点を除去するもの
で、マイクロプロセッサに負荷をかけず、且つ、高速に
画像の消去を行うことができるＣＲＴ表示装置を提供す
ることにある。

［発明の構成コ（課題を解決するための手段）本発明は、複数の表示メモリに対応する表示データをマ
イクロプロセッサによって書き込んだ後、ＣＲＴコント
ローラが面記各表示メモリから表示データを同時に読み
出してこれら表示データをＣＲＴに供給することによっ
て画像を前記ＣＲＴの画面に表示するＣＲＴ表示装置に
おいて、前記ＣＲＴコントローラが前記複数の表示メモ
リから、少なくとも１画面分のデータを読み出す期間中
にこれら複数の表示メモリの全てを書き込み可能とする
書き込み制御手段と、前記ＣＲＴの画面を消去するため
の消去データを発生する消去データ発生手段と、前記書
き込み制御手段が前記複数の表示メモリを書き込み可能
としている期間に前記消去データ発生手段によって発生
された消去データを前記各表示メモリに同時に供給する
消去データ供給手段とを興備した構成を有している。

（作用）本発明のＣＲＴ表示装置において、書き込み制御手段は
、ＣＲＴコントローラが複数の表示メモリから少なくと
も１画面分のデータを読み出す期間中に、これら複数の
表示メモリの全てを書き込み可能とする。消去データ供
給手段は前記書き込み制御手段が前記複数の表示メモ１
ノを書き込み可能としている期間に、消去データ発生手
段によって発生された消去データを前記各表示メモリに
同時に供給する。これにより、前記各表示メモリに消去
データが書き込まれる。

（実施例）以下、本発明の一実施例を図面を参照に説明する。第１
図は本発明のカラーＣＲＴ表示装置の一実施例を示した
ブロック図である。

１は表示データの読み書き処理及びＣＲＴ表示装置が搭
載されるパーンナルコンピュータ等の処理を行うマイク
ロプロセッサ、２１，２２．２３は赤、緑、青の表示デ
ータをそれぞれ記憶する表示メモリ、３は赤、緑、青の
各表示データを合成するデータ合成回路、４は表示デー
タの開閉を行うゲート回路、５１．’　５２．５３は赤
、緑、青を表示するパラレルデータをシリアルデータに
変換するシフトレジスタ、６はカラー表示を行うＣＲＴ
、７はデータをラッチするラッチ回路、８は表示メーＥ
す２１．２２．２３のどれを動作状態とするのかを制御
するタイミング制御回路、９は消去データ発生用の抵抗
、１０は表示メモリ２１〜２３の消去タイミング信号を
発生する消去タイミング回路、１１はＣＲＴの表示制御
を行うと共に、表示メモリ２　．２　．２　　からの表
示データの読み出し制御を行うＣＲＴコントローラ、１
２はＣＲＴ６に供給されるシリアル表示データの開閉を
行うゲート回路である。

次に本実施例の動作について説明する。マイクロプロセ
ッサ１は表示データ書き込み時、ラッチ回路７に書き込
み先の表示メモリを指定する信号を出力する。ラッチ回
路７は前記信号をラッチしてこれをタイミング制御回路
８に出力する。これにより、タイミング制御回路８は表
示メモリ２１〜２３の中から指定された表示メモリを書
き込み可能状態とする。次にマイクロプロセッサ１はゲ
ート回路４を開として、表示データをこのゲート回路４
、データ合成回路３を介して表示メモリ２１〜２３に出
力する。これによって、マイクロプロセッサが指定した
表示メモリに表示データが書き込まれる。一方、ＣＲＴ
コントローラ１１は画面表示の同期をとるために水平同
期信号Ｈ及び垂直同期信号ＶをＣＲＴ６に出力すると共
に、表示メモリ２１．２２．２３から表示データを同時
に読み出す制御を行ない、且つ、この読み出し期間はゲ
ート回路１２を間とする制御信号Ｃを出力するこれによ
って、表示メモリ２１〜２３から読み出されたＲ、Ｇ、
Ｂのパラレル表示データはシフトレジスタ５１〜５３に
よってシリアル化され、このシリアル化されたＲ、Ｇ、
Ｂデータがグー１〜回路１２を介してＣＲＴ６に出力さ
れる。ここで、ＣＲＴコントローラ１１がＣＲＴ６に出
力する垂直同明信号Ｖは表示方式がノンインタレース方
式でおれば１画面に１回、インターレース方式であれば
１画面に２回出力される。本例はノンインターレース方
式を採用しているものとする。

次にＣＲＴ６に表示されている画像を消去する場合の動
作について説明する。まず、マイクロプロセッサ１はゲ
ート回路４を開とした後、消去スター１〜信号ＳＴを第
２図（Ａ）に示したタイミングで消去タイミング回路１
０に出力する。消去タイミング回路１０は、第２図（Ｂ
）　、（Ｃ）に示す如く、垂直同期信号Ｖの１周期の間
、書き込み信号ＷＲをタイミング制御回路８を介して表
示メモリ２１゜２．２　に出力する。この時、ＣＲＴコ
ントローラ１１は制御信号Ｃをゲート回路１２に出力し
てこのゲート回路１２を閉じると共に、表示メモリ２１
．２２．２３を読み出しモードとするため、これら表示
メモリには消去データ発生回路でおる抵抗９を介してデ
ータ零が同時に書ぎ込まれる。

第３図は上記消去タイミング回路１０の詳細例である。

第２図（Ａ）に示す如く消去スタート信号Ｓ丁が発生さ
れると、フリップフロップ１０１　、１０２をリセット
する。これによって、フリップフロップ１０２のＱ端子
出力ＷＧは第２図（Ｃ）に示す如くローレベルとなる。

その後、第（２）図（Ｂ）に示す′如く、最初の垂直同
期信号Ｖがフリップフロップ１０１にパノノされると、
フリップフロップ１０１がセットされてこのフリップフ
ロップのＱ出力端子がローレベルとなるため、ゲート１
１０の出力ＷＲは第２図（Ｃ）に示す如くローレベルと
なる。この状態で、第２図（３）に示す如く、次の垂直
同期信号Ｖがフリップフロップ１０２に入力されると、
このフリップフロップ１０２がセットされて、このフリ
ップフロップのＱ出力端子がハイレベルとなるため、ゲ
ート１１０の出力ＷＲはハイレベルとなる。

従って、書き込み信号（ゲート１１０の出力）ＷＲがロ
ーレベルの間、即ち、垂直同明信号Ｖの１周期の間に、
表示メモリ２１．２２．２３にデータ零が書き込まれ、
以降ＣＲＴコントローラ１１が表示メモリ２１，２２，
２３からデータ零を読み出してＣＲＴ６に供給するため
、ＣＲＴ６０画面は消去されたものとなる。マイクロプ
ロセッサ１はフリップフロップ１０２のＱ端子出力であ
るＷＧが第２図（Ｃ）で示す如くハイレベルに戻ること
によって、表示メモリ２１，２２．２３へのデータ零の
書き込み終了を知る。

本実施例によれば、画像消去の際、表示メモリ２１．２
２．２３には抵抗９から発生されるデータ零がデータ合
成回路３の各抵抗３１．３２．３３を介して表示メモリ
２１，２２，２３に同時に書き込まれるため、この間、
マイクロプロセッサ１はデータ零の表示メモリ２１．２
２．２３への書き込みを行う必要がなくなり、この分マ
イクロプロセッサ１の負荷を減らして、他の処理を行な
わぜることができる。又、前記データ零の表示メモリ２
１．２２．２３への書き込みは垂直同期信号■の１周期
で行なわれるため、画面消去を高速に行なうことができ
る。

［発明の効果］以上記述した如く本発明のＣＲＴ表示装置によれば、マ
イクロプロセッサに負荷をかけず、且つ、高速に画像の
消去を行ない）ｑる効果かある。

【図面の簡単な説明】

第１図は本発明のＣＲＴ表示装置の一実施例を示したブ
ロック図、第２図は第１図に示した装置の画面消去時の
動作タイムチャート、第３図は第１図に示した消去タイ
ミング回路の詳細例を示した図である。１・・・マイクロプロセッサ２１．２２．２３・・・表示メモリ３・・・データ合成回路　８・・・タイミング制御回路
９・・・抵抗　　　　　　１０・・・消去タイミング回
路代理人　弁理士　則　近　憲　佑同　　山下第］図（Ｄ）　７エ芳諸Ｓ第２図第３図

Claims

【特許請求の範囲】

複数の表示メモリに対応する表示データをマイクロプロ
セッサによって書き込んだ後、ＣＲＴコントローラが前
記各表示メモリから表示データを同時に読み出してこれ
ら表示データをＣＲＴに供給することによって画像を前
記ＣＲＴの画面に表示するＣＲＴ表示装置において、前
記ＣＲＴコントローラが前記複数の表示メモリから、少
なくとも１画面分のデータを読み出す期間中にこれら複
数の表示メモリの全てを書き込み可能とする書き込み制
御手段と、前記ＣＲＴの画面を消去するための消去デー
タを発生する消去データ発生手段と、前記書き込み制御
手段が前記複数の表示メモリを書き込み可能としている
期間に前記消去データ発生手段によって発生された消去
データを前記各表示メモリに同時に供給する消去データ
供給手段とを具備したことを特徴とするＣＲＴ表示装置
。