JPS58176686A - 表示装置 - Google Patents
表示装置Info
- Publication number
- JPS58176686A JPS58176686A JP57059112A JP5911282A JPS58176686A JP S58176686 A JPS58176686 A JP S58176686A JP 57059112 A JP57059112 A JP 57059112A JP 5911282 A JP5911282 A JP 5911282A JP S58176686 A JPS58176686 A JP S58176686A
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- JP
- Japan
- Prior art keywords
- image
- screen
- memory
- display screen
- display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、ラスタ・スキャン方式によって文広図形等を
表示画面上に表示する表示装置に関するものである。更
に詳しくは、本発明は、表示画面を任意に分割して表示
することのできる表示装置に関するものである。
表示画面上に表示する表示装置に関するものである。更
に詳しくは、本発明は、表示画面を任意に分割して表示
することのできる表示装置に関するものである。
従来のこの種の表示装置は、表示画面の分割が、２分割
ま：たけ４分割程度で画面分割の形も固定のものであり
、更に、文字、記号だけを扱うもので、ラスタ・スキャ
ン方式の１儂情報をも含めた形での任意画面分割が可能
なものはなかった。
ま：たけ４分割程度で画面分割の形も固定のものであり
、更に、文字、記号だけを扱うもので、ラスタ・スキャ
ン方式の１儂情報をも含めた形での任意画面分割が可能
なものはなかった。
本発明は、表示１ｌＩｉｔＪの任意分割と、その画面制
御を簡単に行なうことのできる表示装置を実現しようと
するものである。
御を簡単に行なうことのできる表示装置を実現しようと
するものである。
本発明に係る装置は、イメージメモリからの抗み出しを
制御するカウンタと、ベース・レジスタと、どのイメー
ジ・メモリから読み出されたデータを表示画面へ送るか
を制御するゲート制御回路と、これらを統括制御するマ
ツピイング・メモリとを設けたことを特徴とするもので
、任意分割された表示１Ｉｆ１１面上に、文字と走査型
画像情報を混在させた形で表示できるようにしたもので
ある。
制御するカウンタと、ベース・レジスタと、どのイメー
ジ・メモリから読み出されたデータを表示画面へ送るか
を制御するゲート制御回路と、これらを統括制御するマ
ツピイング・メモリとを設けたことを特徴とするもので
、任意分割された表示１Ｉｆ１１面上に、文字と走査型
画像情報を混在させた形で表示できるようにしたもので
ある。
ツ・１図は、本発明に係る装置の一例を示す構成ブロッ
ク図である。図において、１け装置全体を制御する中央
制御装置（Ｌソ下ＣＰＵと略す）、２を寸ＣＰ Ｕ １
で実行されるプログラムを格納するプログラム・メモリ
、３は装置の各ハードウェア・モジュールをｉｂするシ
ステムバスで、ＣＰＵＩとプログラム・メモリ２との間
も、このバス６を介（２て接続される。４および５け、
第１および第２のイメージ・メモリで、例えば１×８ｂ
目率位のブロック（以下ラスター・セグメントと略す）
ている。６は走査型ｌｉｉ像情報を出力するイメージ情
報入力装置１．７は文字、記号のコード信号を出力する
文字記号入力装置、８は文字記号入力装置７からのコー
ドに対応したパターンが埋め込壕れているキャラクタ・
ジェネレータ（以下ＣＧと略す）である。これらは、い
ずれもバス３を介して谷・・−ドウエア・モジュールに
接続されている、４１、ｉ＠２のイメージ−メモリ４．
５上には、イメージ情報入力装置６からの走査型画像情
報、または、文字記号入力装置７にひいて指定されたコ
ードに対応してＣＯ２から読み出されたイメージ・パタ
ーンに関連する情報がそれぞれ埋め込まれる。。
ク図である。図において、１け装置全体を制御する中央
制御装置（Ｌソ下ＣＰＵと略す）、２を寸ＣＰ Ｕ １
で実行されるプログラムを格納するプログラム・メモリ
、３は装置の各ハードウェア・モジュールをｉｂするシ
ステムバスで、ＣＰＵＩとプログラム・メモリ２との間
も、このバス６を介（２て接続される。４および５け、
第１および第２のイメージ・メモリで、例えば１×８ｂ
目率位のブロック（以下ラスター・セグメントと略す）
ている。６は走査型ｌｉｉ像情報を出力するイメージ情
報入力装置１．７は文字、記号のコード信号を出力する
文字記号入力装置、８は文字記号入力装置７からのコー
ドに対応したパターンが埋め込壕れているキャラクタ・
ジェネレータ（以下ＣＧと略す）である。これらは、い
ずれもバス３を介して谷・・−ドウエア・モジュールに
接続されている、４１、ｉ＠２のイメージ−メモリ４．
５上には、イメージ情報入力装置６からの走査型画像情
報、または、文字記号入力装置７にひいて指定されたコ
ードに対応してＣＯ２から読み出されたイメージ・パタ
ーンに関連する情報がそれぞれ埋め込まれる。。
９はラスター・セグメントの各々を制御するマツピング
・メモリで“、このメモリに書き込まれている情報によ
って、ゲート制御回路１０．第１のカウンタ１１．第２
のカウンタ１２．が制御される。１３は第１のベース・
レジスタで、第１のイメージ・メモリ４のどの部分から
読み出すかを第１のカウンタ１１にセットする。１４は
第２のベース・レジスタで、第２のイメージ・メモリ５
のどの部分から読み出すかを第２のカウンター２にセッ
トする。
・メモリで“、このメモリに書き込まれている情報によ
って、ゲート制御回路１０．第１のカウンタ１１．第２
のカウンタ１２．が制御される。１３は第１のベース・
レジスタで、第１のイメージ・メモリ４のどの部分から
読み出すかを第１のカウンタ１１にセットする。１４は
第２のベース・レジスタで、第２のイメージ・メモリ５
のどの部分から読み出すかを第２のカウンター２にセッ
トする。
１５は第１のイメージ・メモリ４．第２のイメージ・メ
モリ５にそれぞれ書き込みアドレスを与えるアドレスバ
ス、１６はそれぞれデータを与えるデータバスである。
モリ５にそれぞれ書き込みアドレスを与えるアドレスバ
ス、１６はそれぞれデータを与えるデータバスである。
４１ 、ｍ２のイメージ・メモリ４．５から読み出され
た信号は、信号＋ｄ１７ 、１８をう「シてゲート制御
回路１ｏに印加され、このゲート回路１０からの信号は
、ビデオ発生器１９を経て表示画面２０にラスタ・スキ
ャン方式によって表示される１、 第２図（（） 、 （０）は、それぞれイメージ・メモ
リ４゜５の構成を示した概念図である。いずれも、図示
するように、１ｘ８ｂｉｔのラスター・セグメントがｎ
個集まって１画面を構成するようになってい第３図は、
画面構成を１６Ｘ８ｂｉｔとした場合、文字「ｇ」がイ
メージ・メモリ（４または５）内にどのように４め込ま
れているかを示した図である、ラスター・セグメントが
１６個集まって、８ｘ１６ｂｉｔの文字が構成されΦつ 第４図は、表示装置の画面の様子を示したもので、第１
のイメージ・メモリ４を全て展開することによって構成
さｎる画面１と、第２のイメージ・メモリ５を全て展開
することによって構成される＃Ｊ面２の各々の斜線部分
、Ｂ、Ａが合わさって、１つの表示画面が構成されるっ 第５図は、第１．第２のイメージ・メモリ４゜５の表示
画面への展開を示したもので、第２図と対応している。
た信号は、信号＋ｄ１７ 、１８をう「シてゲート制御
回路１ｏに印加され、このゲート回路１０からの信号は
、ビデオ発生器１９を経て表示画面２０にラスタ・スキ
ャン方式によって表示される１、 第２図（（） 、 （０）は、それぞれイメージ・メモ
リ４゜５の構成を示した概念図である。いずれも、図示
するように、１ｘ８ｂｉｔのラスター・セグメントがｎ
個集まって１画面を構成するようになってい第３図は、
画面構成を１６Ｘ８ｂｉｔとした場合、文字「ｇ」がイ
メージ・メモリ（４または５）内にどのように４め込ま
れているかを示した図である、ラスター・セグメントが
１６個集まって、８ｘ１６ｂｉｔの文字が構成されΦつ 第４図は、表示装置の画面の様子を示したもので、第１
のイメージ・メモリ４を全て展開することによって構成
さｎる画面１と、第２のイメージ・メモリ５を全て展開
することによって構成される＃Ｊ面２の各々の斜線部分
、Ｂ、Ａが合わさって、１つの表示画面が構成されるっ 第５図は、第１．第２のイメージ・メモリ４゜５の表示
画面への展開を示したもので、第２図と対応している。
第６図は、マツピング・メモリ９に書き込まれる情報を
示したもので、第５図のラスター・セグメントの展開と
一対一に対応して必る。ここで、コード＠００”は、第
１のイメージ・メモリ４を構成するラスター・セグメン
トを展開し、″０１”は、第２のイメージ・メモリ５を
構成するラスター・セグメ、／トヲ展開することを示し
ている。
示したもので、第５図のラスター・セグメントの展開と
一対一に対応して必る。ここで、コード＠００”は、第
１のイメージ・メモリ４を構成するラスター・セグメン
トを展開し、″０１”は、第２のイメージ・メモリ５を
構成するラスター・セグメ、／トヲ展開することを示し
ている。
はじめに、イメージ情報入力装置６または文字記号人力
装置７より・、入力された１画向分のテータが、第１又
は＠２のイメージ・メモリ４又は５に埋め込まれる。次
に、第４図に示される表示画面の分割形態に対応させて
、マツピング・メモリ９にイメージ・メ忙り４又は５の
いずれからのデータをビデオ発生器１９へ送るかのゲー
ト制御回路１０を制御するコードを、第６図に示すよう
に埋め込む。このコードの各々は、画面に展開されるラ
スター・セグメントと一対一に対応している。更に、イ
メージ・メモリ４，５のどの部分から読み出すかの開始
アドレスを、４１ 、第２のベース・レジスタ１３ 、
１４にそれぞれセットする。第５図に示すようなラスク
ー・セグメントの展開では、Ｂ領域が表示画面のペース
となるので、第１のペース・レジスタ１５には、第１の
イメージ・メモリ４の第１番目のラスター・セグメント
を示すアドレスが埋め込まれ、第２のベース・レジスタ
１４には、第２のイメージ・メモリ゛５の第七１．番目
のラスター・セグメントから読み出すようにアドレスが
埋め込まれる。９以−トのセットが光子した後、表示が
開始される。
装置７より・、入力された１画向分のテータが、第１又
は＠２のイメージ・メモリ４又は５に埋め込まれる。次
に、第４図に示される表示画面の分割形態に対応させて
、マツピング・メモリ９にイメージ・メ忙り４又は５の
いずれからのデータをビデオ発生器１９へ送るかのゲー
ト制御回路１０を制御するコードを、第６図に示すよう
に埋め込む。このコードの各々は、画面に展開されるラ
スター・セグメントと一対一に対応している。更に、イ
メージ・メモリ４，５のどの部分から読み出すかの開始
アドレスを、４１ 、第２のベース・レジスタ１３ 、
１４にそれぞれセットする。第５図に示すようなラスク
ー・セグメントの展開では、Ｂ領域が表示画面のペース
となるので、第１のペース・レジスタ１５には、第１の
イメージ・メモリ４の第１番目のラスター・セグメント
を示すアドレスが埋め込まれ、第２のベース・レジスタ
１４には、第２のイメージ・メモリ゛５の第七１．番目
のラスター・セグメントから読み出すようにアドレスが
埋め込まれる。９以−トのセットが光子した後、表示が
開始される。
マツピング・メモリ９の左上端のコードが読み出される
時に、第１．第２のベース・レジスタ１５．１４の値が
、各々のカウンタ１１，１２にセットされ、第１のカウ
ンタ１１．第２０カウンタ１２が同時にカウントを開始
する。その後は、２スタ走査に従って、マツピング−メ
モリ９が左から右へ順次読み出され、第１．第２のカウ
ンタ１１ 、１２の動作に従って、第１．第２のイメー
ジ拳メモリ４，５から逐次出力されるラスター・セグメ
ントのデータのどちらか一方が、ゲート制御回路１０に
よって選択され、ビデオ発生器１９に送られ、表示画ｄ
ｉ２０上に出力される。
時に、第１．第２のベース・レジスタ１５．１４の値が
、各々のカウンタ１１，１２にセットされ、第１のカウ
ンタ１１．第２０カウンタ１２が同時にカウントを開始
する。その後は、２スタ走査に従って、マツピング−メ
モリ９が左から右へ順次読み出され、第１．第２のカウ
ンタ１１ 、１２の動作に従って、第１．第２のイメー
ジ拳メモリ４，５から逐次出力されるラスター・セグメ
ントのデータのどちらか一方が、ゲート制御回路１０に
よって選択され、ビデオ発生器１９に送られ、表示画ｄ
ｉ２０上に出力される。
１画面分の走査が終了すると、第１、第２のペース・レ
ジスタ１３ 、１４が再びセットされ、上記の動作が繰
返される。
ジスタ１３ 、１４が再びセットされ、上記の動作が繰
返される。
画面分割の形を変えるのには、変梃する画面の形に対応
させてマツピング・ｌモリ９を書き換え、４１、第２の
イメージ・メモリ４．５から絖み出ｔ−ｇ始アドレスを
ベース・レジスタ１３ 、１４に埋め込めばよい。この
際、イメージ・メモリ４，５を硲き変チる必要はない。
させてマツピング・ｌモリ９を書き換え、４１、第２の
イメージ・メモリ４．５から絖み出ｔ−ｇ始アドレスを
ベース・レジスタ１３ 、１４に埋め込めばよい。この
際、イメージ・メモリ４，５を硲き変チる必要はない。
以上の説明では、表示画面を２分割した場合をＩＭＩＫ
とったものであるが、本発明はこれに限らず、イメージ
・メモリ、カウンタ、ペース・レジスタをそれぞれ画面
分割数だけ設けることによって、多分割画面を構成する
ことができる。
とったものであるが、本発明はこれに限らず、イメージ
・メモリ、カウンタ、ペース・レジスタをそれぞれ画面
分割数だけ設けることによって、多分割画面を構成する
ことができる。
以上説明したように、本発明に係る装置ｔは、イメージ
・メモリを画面分割数だけもたせ、その各々にカウンタ
を設定するようにしたもので、これによって１１１表面
面の任意分割が行なえる。ま九表示画面の分割の形を変
えようとする場合は、その表示画面の形に対応させて、
マツピング・メモリの書き込みを行うことによって、藺
単に行うことができる。
・メモリを画面分割数だけもたせ、その各々にカウンタ
を設定するようにしたもので、これによって１１１表面
面の任意分割が行なえる。ま九表示画面の分割の形を変
えようとする場合は、その表示画面の形に対応させて、
マツピング・メモリの書き込みを行うことによって、藺
単に行うことができる。
第１図は本発明に係る装置の一例を示す構成ブロック【
Ｖｌ、第２図はイメージ・メモリの構成概念図、第３図
は文字がイメージ・メモリ円にどのように埋め込腫れる
かを示した図、第４図は表示画面の分割の様子を示した
図、第５図はイメージ會メモリを画面に展開する形を示
した図、第６図はマノビイング・メモリに書き込まれた
制御情報を示した図であるう １・・・ＣＰＵ、２−・・プログラム・メモリ、３・・
・システムパス、４６５・・・イメージ・メそり、６・
・・イメージ情−人力装置、７・・・文字記号入力装置
、８・・・博−Ａ・ラスター・ジェネレータ（ＣＧ）、
９・・・マノピイング・メモリ、１０・・・ゲート制御
回路、１９・・・ど７′７ｒ発生器、、”０・・・表示
画面代理人 Ｓ 野 信 − １１４ 図 １１５図 第６図
Ｖｌ、第２図はイメージ・メモリの構成概念図、第３図
は文字がイメージ・メモリ円にどのように埋め込腫れる
かを示した図、第４図は表示画面の分割の様子を示した
図、第５図はイメージ會メモリを画面に展開する形を示
した図、第６図はマノビイング・メモリに書き込まれた
制御情報を示した図であるう １・・・ＣＰＵ、２−・・プログラム・メモリ、３・・
・システムパス、４６５・・・イメージ・メそり、６・
・・イメージ情−人力装置、７・・・文字記号入力装置
、８・・・博−Ａ・ラスター・ジェネレータ（ＣＧ）、
９・・・マノピイング・メモリ、１０・・・ゲート制御
回路、１９・・・ど７′７ｒ発生器、、”０・・・表示
画面代理人 Ｓ 野 信 − １１４ 図 １１５図 第６図
Claims (1)
- ＋１）ラスタースキャン方式によって文字、図形等を表
示画面上に表示する表示装置において、それぞれ１画面
分の情報を書き込むことができるように構成され画面分
割数に対応して複数個設けたイメージ−メモリと、これ
らの各イメージ・メモリからの読み出しを制御するカウ
ンタと、これらの各イメージ・メモリのどの部分から読
み出すかを前記各カウンタにセットするベース・レジス
タと、前記複数のイメージ・メモリからの読み出し信号
を入力とし、これらのいずれかを選択するゲート制御回
路と、分割された表示画面の形に対応さくたてどのイメ
ージＯメそりからの読み出し信号を選択するかの情報を
前記ゲート制御回路に与えるマンビイング・メモリと、
前記ゲート制御回路で選択された信号をビデオ発生器を
経て表示する表示画面とを備えたことを特徴とする表示
装置０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059112A JPS58176686A (ja) | 1982-04-09 | 1982-04-09 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059112A JPS58176686A (ja) | 1982-04-09 | 1982-04-09 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58176686A true JPS58176686A (ja) | 1983-10-17 |
Family
ID=13103900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57059112A Pending JPS58176686A (ja) | 1982-04-09 | 1982-04-09 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58176686A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60232597A (ja) * | 1984-05-04 | 1985-11-19 | 株式会社日立製作所 | 表示装置 |
| JPS61169889A (ja) * | 1985-01-22 | 1986-07-31 | 東洋通信機株式会社 | 図形表示装置 |
| JPS62162178A (ja) * | 1986-01-13 | 1987-07-18 | Hitachi Ltd | グラフィックディスプレイ制御回路 |
| JPS62293282A (ja) * | 1986-06-12 | 1987-12-19 | 横河電機株式会社 | デ−タ表示装置 |
-
1982
- 1982-04-09 JP JP57059112A patent/JPS58176686A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60232597A (ja) * | 1984-05-04 | 1985-11-19 | 株式会社日立製作所 | 表示装置 |
| JPS61169889A (ja) * | 1985-01-22 | 1986-07-31 | 東洋通信機株式会社 | 図形表示装置 |
| JPS62162178A (ja) * | 1986-01-13 | 1987-07-18 | Hitachi Ltd | グラフィックディスプレイ制御回路 |
| JPS62293282A (ja) * | 1986-06-12 | 1987-12-19 | 横河電機株式会社 | デ−タ表示装置 |
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