JPH0570831B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はワードプロセツサに係り、特に表示手
段としてCRTを用いた文字表示装置に関する。

〔発明の背景〕

一般にパソコンに用いられる半導体メモリには
ダイナミツク形メモリと呼ばれるタイプが使用さ
れる。これは、安価で部品面積が小さくなる利点
があるためであるが、反面、情報の読み出し動作
を定期的に行ない、情報の更新（以下リフレツシ
ユと称す）を行なわなくては情報が失なわれてし
まうという欠点がある。

又、パソコンのメモリはその用途から中央演算
処理装置（以下、CPUと称す）用の情報を記憶
するメモリ（以下、システムメモリと称す）と、
種々の表示情報を記憶するメモリ（以下、表示メ
モリと称す）の２つに大別することができる。こ
れらのうち、システムメモリのリフレツシユは専
用のリフレツシユ回路を設けて行ない表示メモリ
のリフレツシユは表示のための表示情報読み出し
によつて行なうのが一般的である。これは次に示
す理由による。

現在、表示手段として広く一般に用いられてい
るCRT（陰極線管）は、それ自身で表示情報を記
憶することが出来ない。このため、1/60秒程度毎
に表示を繰り返し、目の残像を利用して連続表示
をしているように見せている。この様に表示情報
の読み出しを繰り返すため、リフレツシユを同時
に行なうことが可能である。

表示読み出しによつてリフレツシユを行なうの
は、例えば米国アツプル社のパソコンAppleに
その例が見られる。（米、クオリテイ．ソフトウ
エア社出版のアンダースタンデイングザアツプル
（Quality Software 社 Understanding the
Apple ）参照） しかし、最近の日本語表示可能なパソコンなど
では、表示情報の読み出しでは表示メモリのリフ
レツシユが出来ないケースも見られるようにな
り、メモリリフレツシユの方法が問題となつて来
た。

以下、この従来の欠点を図を用いて説明する。

第２図は表示すべき文字の文字パターン（以
下、フオントと称す）を示した図である。従来横
８ドツト縦８ラインが一般的であつたが、漢字表
示に対応するため縦16ラインが用いられるように
なつて来た。しかし、このフオントは′A′という
文字に対して一定のものであるから表示メモリ
に′A′のフオントそのものを記憶する必要はな
く、もつと情報量の少なくて済む文字コードを用
いるが一般的である。この文字コードは普通８ビ
ツトでよく、第２図のフオントに較べて1/16で済
む（１ドツト＝１ビツトである）。

そして、フオントそのものは文字コードに対応
させてフオントメモリに記憶しておけばよい。

第３図は表示メモリと表示手段の関連を示した
図である。表示手段の表示内容と、表示メモリの
記憶内容を１対１に対応しており、表示内容を変
更する場合には表示メモリの内容を変更すればよ
い。第３図の表示画面の一つの枠が１文字領域を
示しており、枠内の数字が表示メモリアドレスで
ある。即ち、現在のパソコンで度度用いられる横
320ドツト、縦200ラインの表示モードのときに、
第２図に示した横８ドツト、縦16ラインの文字を
表示すると、横40字、縦12行となり、表示アドレ
スは０〜479となる。

一般にCRT等の表示手段は一度に一画面を表
示することは出来ないので、文字を１ラインず
つ、順に表示していく。

このため、表示アドレス以外に、文字のどのラ
インを表示するかを示すラインアドレスが必要と
なる。

第４図は、以上説明した表示を行なう文字表示
装置の一従来例を示すブロツク図である。

１は表示アドレス、ラインアドレスを出力し表
示を制御する表示制御装置（以下、CRTCと称
す）、２は表示アドレス、３はラインアドレス、
４は表示メモリ、５は表示メモリ４から出力され
る文字コード、６はフオントメモリで、文字コー
ド５とラインアドレス３で、表示文字の表示する
ラインのフオントを出力する。７はフオント情
報、８はフオント情報を表示手段に表示するため
に変換する変換装置、９は変換装置の出力で表示
信号、１０は表示手段である。

この構成において、CRTC１から出力される表
示アドレス２によつて表示メモリ４から文字コー
ド５が出力される。同時にラインアドレス３も出
力され、どの文字のどのラインのパターンを表示
するかが決まり、フオントメモリ６よりフオント
情報が読み出され表示される。

表示手段１０に表示する順序は、CRT等が横
に画面を走査していくため、表示アドレスをAd、
ラインアドレスをＡとすると、表示画面上の走
査位置（Ad，Ａ）は、 （０，０）→（１，０）→（２，０）→…→
（39，０）→（０，１）→（１，１）→…→（39，
11）の順になる。

ところで、現在一般的となつている256Kbitの
ダイナミツクメモリは、４ミリ秒間に256アドレ
スの読み出しを行なえばフレツシユが行なえるよ
うになつている。

一方表示手段１０は、一画面表示するのに1/60
秒、すなわち16.7ミリ秒必要とするので、縦200
ラインの場合には、帰線期間を考慮すると一ライ
ンの走査を行なうのに65マイクロ秒必要とする。

話を簡単にするために240のアドレスを読出す
場合を考えると、表示アドレスAdが０〜39の40
づつの繰返しであるため、この240のアドレスは
表示装置１０の表示画面上の６行分のアドレスに
相当する。また１文字分のアドレスは16ライン分
繰返されるので、240アドレスを読出すためには、
（65マイクロ秒×16ライン）×６行＝6.2ミリ秒必
要となる。同様にして256アドレス分読出しを行
なうには、７行分の時間が必要なので、7.28ミリ
秒必要となる。これは256Kbitダイナミツクメモ
リのリフレツシユに必要な条件256アドレス／４
ミリ秒に比較して、大きすぎ、メモリリフレツシ
ユが行えなくなつてしまう。

〔発明の目的〕

本発明の目的は、従来技術の上記欠点を解決
し、表示画素数が増大し、表示メモリ容量が増加
した場合も表示メモリリフレツシユの可能な文字
表示装置を提供することにある。

〔発明の概要〕

上記目的を達成するために、表示メモリと同様
にダイナミツク形メモリで構成されたシステムメ
モリをリフレツシユするリフレツシユ回路の出力
とCRTCの出力とを切換えて表示メモリに供給す
る切換回路を設け、システムメモリのリフレツシ
ユと同時に表示メモリのリフレツシユを強制的に
行なう構成とした。

〔発明の実施例〕

以下、本発明の一実施例を第１図により説明す
る。

１〜１０は従来例と同一である。１１はCPU、
１２はCPU１１の出力するCPUアドレス、１３
はシステムメモリのリフレツシユを行なうリフレ
ツシユ装置、１４はリフレツシユのためのリフレ
ツシユアドレス、１５は、リフレツシユ装置１３
に定期的にリフレツシユを行なわせるタイマ、１
６はリフレツシユ信号、１７はCPUアドレス１
２とリフレツシユアドレス１４を切り換えるシス
テム側切り換え装置、１８は切り換えられたメモ
リアドレス１９はシステムメモリ２４にメモリア
ドレス１８の取り込みを指示するためのシステム
ストローブ信号２０を発生するシステムストロー
ブ信号発生装置で、CPU１１がシステムメモリ
２１をアクセスした時と、タイマ１５がリフレツ
シユ信号１６を出力したときにシステムストロー
ブ信号２０を生成する。

２２はCPU１１が表示メモリ４をアクセスし
た際にタンミングを調整するウエイト（Wait）
制御装置、２３はそのウエイト（Wait）信号、
２４は表示アドレス２とメモリアドレス１８を切
り換えて表示メモリ４に与える際に、切り換え装
置に対し、その切り換えを指示する表示側切り換
え信号で、ローレベル時には表示アドレス２、ハ
イレベル時にはメモリアドレス１８を表示メモリ
４に与えるように指示するものとする。２５は表
示側切り換え装置、２６は表示メモリアドレス、
２７は表示メモリ４のための表示ストローブ発生
装置、２８は表示ストローブ信号である。

上述の構成において、システムメモリ２１と表
示メモリ４は、各々システムストローブ信号と表
示ストローブ信号２８に同期してアドレスを取り
込む。従つて、ストローブ信号を与えないときに
はアドレスを与えたことにならない。

第５図は第１図の構成で表示メモリ４をCPU
１１がアクセスするタイミングの一例を示したも
のである。第５図では、２文字表示期間内に２文
字表示データ読み出し期間（表示アドレス切換信
号２４がロウレベル）とCPUアクセス期間（同
じくハイレベル）を設けていることを示す。つま
り、CPU１１は表示データ読み出しの隙間に表
示メモリ４をアクセスしていることになる。

もし、CPU１１が、丁度、表示アドレス切り
換え信号２４ハイレベル時、即ち、CPUアクセ
ス期間に表示メモリ４をアクセスしたならば、
CPU１１はそのまま読み書き出来るため、ウエ
イト信号２３はロウレベルのままで、CPU１１
は待たなくて良い。しかし、表示アドレス切り換
え信号２４ロウレベル時、即ち、表示データ読み
出し期間にCPU１１が表示メモリ４をアクセス
したならばウエイト制御装置２２はウエイト信号
２３をハイレベルにしてCPU１１を次のCPUア
クセス期間まで待たせる。

こうして、CPU１１はいつ表示メモリ４をア
クセスしても、確実に読み書き出来ることにな
る。

従来例で触れたようにシステムメモリ２４のリ
フレツシユは、表示メモリ４のリフレツシユと独
立して行なうのが一般的である。以下、このシス
テムメモリ２１のリフレツシユについて説明す
る。

第６図はシステムメモリ２１のリフレツシユを
説明するための図で、各構成要素は第１図と同じ
である。

CPU１１がシステムメモリ２１をアクセスす
る場合、４ミリ秒に256アドレスアクセスする保
障はないので、リフレツシユ装置１３によつてリ
フレツシユを行なう。この場合、リフレツシユ動
作がCPU１１の処理動作を妨げることになるた
め最低限のリフレツシユしか行なわない。即ち、 ４ミリ秒／256＝15.6マイクロ秒 に１アドレスずつ分散してリフレツシユするよう
にタイマ１５は動作する。

更に詳しくは述べると、まず、タイマ１５がリ
フレツシユ信号１６を介して、CPU１１を止め、
リフレツシユ装置１３に制御を移す。同時にリフ
レツシユアドレス１４をメモリアドレス１８とし
て出力するようにシステム側切り換え装置１７を
切り換える。

リフレツシユ装置１３は１アドレスだけ読み出
してリフレツシユし、それが終了するとタイマ１
５は、リフレツシユ装置１３を止め、CPU１１
を再び動作させる。タイマ１５は15.6マイクロ秒
後に再びCPU１１を止め、別アドレスでリフレ
ツシユするようにリフレツシユ装置１３を制御す
る。この過程をくり返し、４ミリ秒に256アドレ
スをリフレツシユする。

以上述べたシステムメモリのリフレツシユを利
用して表示メモリのリフレツシユを行なうのが、
本発明の要点である。尚、この図を用いた説明で
は、ストローブ信号を省略している。

次に第１図を用いて本発明の一実施例を説明す
る。

上述したシステムメモリ２１のリフレツシユと
異なるのは、リフレツシユ装置１３の出力するリ
フレツシユアドレス１４が、システムメモリ２１
を指しているのではなく、表示メモリ４を指して
いることである。表示メモリ４から見ればCPU
１１とリフレツシユ装置１３は同等であるので、
メモリアドレス１８は、ウエイト制御装置２２の
出力する表示側切り換え信号２４と表示側切り換
え装置２５によつて、表示メモリアドレス２６と
して表示メモリ４へ与えられる。後は、表示スト
ローブ発生装置２７によつて表示ストローブ信号
２８が表示メモリ４へ与えられ、読み出し動作に
よるリフレツシユが行なわれる。

このとき、リフレツシユ装置１３が第５図に示
すCPUアクセス期間に表示メモリ４をリフレツ
シユするとは限らない。しかし、第５図の説明で
CPU１１について述べたのと同様にウエイト制
御装置２２がCPUアクセス期間までリフレツシ
ユ装置１３を待たせ、リフレツシユさせるので、
確実にリフレツシユが出来る。

又、同時に、システムストローブ信号発生装置
１９は、メモリアドレス１８ではなく、リフレツ
シユ信号１６によつて、システムストローブ信号
２０を生成する。つまり、疑似的にシステムメモ
リ２１を読み出す動作を行ない、リフレツシユを
行なう。

以上、述べたように、システムメモリ２１のリ
フレツシユ機構を応用することで、表示メモリ４
のリフレツシユも兼ねることが出来る。

しかも、そのための追加回路は、従来、メモリ
アドレス１８によつてのみシステムストローブ信
号２０を発生していたシステムストローブ信号発
生装置１９が、リフレツシユ信号１６によつても
発生するよう、論理和ゲート回路を一つ追加する
だけで済む。

尚、本実施例に於いて、説明のためにリフレツ
シユアドレス１４はシステムメモリ２１ではなく
表示メモリ４を指しているとしたが、システムメ
モリ２１を指していても、勿論可能である。

〔発明の効果〕

以上、述べた様に本発明によれば、一行ライン
数の多い表示を行なう文字表示装置においても、
表示メモリのリフレツシユが簡単に出来、又、追
加回路も簡単なゲート回路でよいので経済的であ
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図は１文字のドツト構成を示す模式図、第３
図は表示メモリと表示画面の対応を示す模式図、
第４図は従来例の一実施例を示すブロツク図、第
５図は本発明の一実施例に於けるタイミング図、
第６図は本発明の一実施例においてシステムメモ
リ２１のリフレツシユの動作を説明するブロツク
図である。 ４……表示メモリ、１３……リフレツシユ装
置、１４……リフレツシユアドレス、１５……タ
イマ、１６……リフレツシユ信号、１８……メモ
リアドレス、１９……システムストローブ発生装
置、２０……システムストローブ信号、２１……
システムメモリ、２２……ウエイト制御装置、２
７……表示ストローブ発生装置、２８……表示ス
トローブ信号。

Claims (1)

1. 【特許請求の範囲】 １ 中央演算処理装置と、前記中央演算処理装置
   の処理のための情報を記憶するダイナミツク型の
   システムメモリと、前記中央演算処理装置の演算
   結果を表示する表示手段と、前記表示手段に表示
   する情報を記憶する表示メモリと、前記表示メモ
   リに表示アドレス信号を供給する表示制御手段
   と、前記システムメモリに供給するリフレツシユ
   アドレス信号を発生するリフレツシユ手段と、前
   記中央演算処理装置からのアドレス信号と前記リ
   フレツシユ手段からのリフレツシユアドレス信号
   を所定タイミングごとに切換えて前記システムメ
   モリに供給する第１の切換手段を有する文字表示
   装置において； 前記表示メモリをダイナミツク型メモリで構成
   し、前記表示制御手段からの表示アドレス信号と
   前記第１の切換手段の出力アドレス信号を切換え
   て前記表示メモリに供給する第２の切換手段を有
   することを特徴とする文字表示装置。 ２ 特許請求の範囲第１項において、前記表示制
   御手段の出力に応じて前記第２の切換手段の切換
   を制御する待ち制御手段を有することを特徴とす
   る文字表示装置。