JPS63143587A - 画像メモリアクセス方法 - Google Patents
画像メモリアクセス方法Info
- Publication number
- JPS63143587A JPS63143587A JP61290352A JP29035286A JPS63143587A JP S63143587 A JPS63143587 A JP S63143587A JP 61290352 A JP61290352 A JP 61290352A JP 29035286 A JP29035286 A JP 29035286A JP S63143587 A JPS63143587 A JP S63143587A
- Authority
- JP
- Japan
- Prior art keywords
- address
- image memory
- bits
- memory
- memory access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、いわゆる夕′イナミツクＲＡＭ（以下、単
にＤＲＡＭと略記する。）を使用した画像メモリのアク
セス方法に関する。
にＤＲＡＭと略記する。）を使用した画像メモリのアク
セス方法に関する。
第２図は従来のディスプレイ装置のビデオ部を示すブロ
ック構成図である。同図において、１はＣＰＵ、２はバ
ス、３は描画プロセッサ、４は表示プロセッサ、５はメ
モリアクセス制御回路、６はメモリアドレス制御回路、
７は画像メモリ、８は表示制御回路、９はＣＲＴ表示装
置である。また、ＣＤは色データ、ＰＡは描画アドレス
、ＰＣは描画制御信号、ＤＡは表示アドレス、ＳＹはＣ
ＲＴ９の同期信号、ＡＣはメモリアクセス制御信号、Ｍ
Ａはメモリアドレス、ＤＤは映像データである。
ック構成図である。同図において、１はＣＰＵ、２はバ
ス、３は描画プロセッサ、４は表示プロセッサ、５はメ
モリアクセス制御回路、６はメモリアドレス制御回路、
７は画像メモリ、８は表示制御回路、９はＣＲＴ表示装
置である。また、ＣＤは色データ、ＰＡは描画アドレス
、ＰＣは描画制御信号、ＤＡは表示アドレス、ＳＹはＣ
ＲＴ９の同期信号、ＡＣはメモリアクセス制御信号、Ｍ
Ａはメモリアドレス、ＤＤは映像データである。
ＣＰＵ１は描画プロセッサ３を介して画像データの書き
込み、又は読み出しをする事ができる。
込み、又は読み出しをする事ができる。
すなわち、ＣＰＵ１からバス２を介してコマンドが送ら
れてくると、描画プロセッサ６はそのコマンドを解析し
、表示画面に対応した画像メモリ７に対し、描画アドレ
スＰＡおよび色データＣＤならびに描画制御信号ＰＣを
発生してアクセスを行々う。一方、表示プロセッサ４は
ＣＲＴ表示装置９のラスタスキャンのタイミングに同期
させてＨ次画面メモリ７よりデータを読み出し、表示制
御回路８を経て映俄データＤＤをＣＲＴ表示装置９へ出
力する。又、画像メモリ７の使用素子やプレーンの構成
等をふまえたメモリのリード／ライトの制胃をメモリア
クセス制御回路５で行ない、メモリアドレス制量回路６
ではアドレスの切換え等を行なう。画像メモリ７として
は、最近は小型でしかも消費電力が少なく、ピット当た
りの単価が安いＤＲＡＭが多用されることから、こ−で
もＤＲＡ〜１を用いるものとする。
れてくると、描画プロセッサ６はそのコマンドを解析し
、表示画面に対応した画像メモリ７に対し、描画アドレ
スＰＡおよび色データＣＤならびに描画制御信号ＰＣを
発生してアクセスを行々う。一方、表示プロセッサ４は
ＣＲＴ表示装置９のラスタスキャンのタイミングに同期
させてＨ次画面メモリ７よりデータを読み出し、表示制
御回路８を経て映俄データＤＤをＣＲＴ表示装置９へ出
力する。又、画像メモリ７の使用素子やプレーンの構成
等をふまえたメモリのリード／ライトの制胃をメモリア
クセス制御回路５で行ない、メモリアドレス制量回路６
ではアドレスの切換え等を行なう。画像メモリ７として
は、最近は小型でしかも消費電力が少なく、ピット当た
りの単価が安いＤＲＡＭが多用されることから、こ−で
もＤＲＡ〜１を用いるものとする。
第３図はアドレス制御回路の具体例を示すブロック図、
第４図はその動作を説明するためのタイムチャートであ
る。
第４図はその動作を説明するためのタイムチャートであ
る。
同図において、６１はマルチプレクサ、６２Ａ。
６２Ｂはラッチ、６５はリフレツシエ制御回路、ＰＡは
描画アドレス、ＤＡは表示アドレス、ＣＬは時分割クロ
ック信号、ＲＡはロウ（ＲＯＷ：行）アドレス、ＣＡは
カラム（ｃｏｌｕｍｎ ：列）アドレス、ＲＥはロウア
ドレスイネーブル信号、ＣＥはカラムアドレスイネーブ
ル信号、ＢＬはブランキング信号でおる。
描画アドレス、ＤＡは表示アドレス、ＣＬは時分割クロ
ック信号、ＲＡはロウ（ＲＯＷ：行）アドレス、ＣＡは
カラム（ｃｏｌｕｍｎ ：列）アドレス、ＲＥはロウア
ドレスイネーブル信号、ＣＥはカラムアドレスイネーブ
ル信号、ＢＬはブランキング信号でおる。
描画アドレスＰＡと表示アドレスＤＡはＸ−Ｙ座標で示
す論理アドレスであり、マルチプレクサ６１は時分割ク
ロック信号ＣＬにより、第４図（ａ）に示すタイミング
で切換えられる。なお、ここでは画像メモリの画面サイ
ズを２ｍ×２ｍ（ｍは正の整数）ビット、論理アドレス
のビット数を２ｍビットとし、マルチプレクサ６１でｍ
ビットのロウアドレス（ＲＡ）およびｍビットのカラム
アドレス（ＣＡ）を生成するものとする。６２Ａ。
す論理アドレスであり、マルチプレクサ６１は時分割ク
ロック信号ＣＬにより、第４図（ａ）に示すタイミング
で切換えられる。なお、ここでは画像メモリの画面サイ
ズを２ｍ×２ｍ（ｍは正の整数）ビット、論理アドレス
のビット数を２ｍビットとし、マルチプレクサ６１でｍ
ビットのロウアドレス（ＲＡ）およびｍビットのカラム
アドレス（ＣＡ）を生成するものとする。６２Ａ。
６２Ｂはアドレスのラッチ回路であり、イネーブル信号
ＲＥ、ＣＢによりＤＲＡＭにアドレスを供給する。又、
ＤＲＡＭは規定されたリフレッシュサイクルタイム内で
全てのロウアドレスをアクセス（リード又はリフレッシ
ュ動作）しなければならず、そのためリフレッシュ回路
６３により、第４図（ｂ）の如き水平走査のブランキン
グ期間を利用してりフレッシュ動作に入る。この時はイ
ネーブル信号ＲＥ、ＣＥもロックされた状態となり、そ
の結果、メモリアクセスサイクルは第４図（Ｃ）に示す
ようになる。
ＲＥ、ＣＢによりＤＲＡＭにアドレスを供給する。又、
ＤＲＡＭは規定されたリフレッシュサイクルタイム内で
全てのロウアドレスをアクセス（リード又はリフレッシ
ュ動作）しなければならず、そのためリフレッシュ回路
６３により、第４図（ｂ）の如き水平走査のブランキン
グ期間を利用してりフレッシュ動作に入る。この時はイ
ネーブル信号ＲＥ、ＣＥもロックされた状態となり、そ
の結果、メモリアクセスサイクルは第４図（Ｃ）に示す
ようになる。
しかしながら、上記の７口き方式ではリフレッシュを行
なうためのハードウェアが必要になると云う問題がある
。また、ブランキング期間中は描画プロセッサからのア
クセスもできなくなるため、塗りつぶし等の連続描画コ
マンドに対し描画時間が長くなると云う問題もある。そ
して、こ−のような問題は、画像メモリのサイズが２ｍ
×２１ビツトのものを、ｋ（ｋ（ｍ：正の整数）ビット
のロウアドレスおよびｔ（ｔ＞ｍ：正の整数）ビットの
カラムアドレスをもってアクセスする場合も、同様であ
る。ｆｃｒし、ｋ＋ｔ−２ｍとする。
なうためのハードウェアが必要になると云う問題がある
。また、ブランキング期間中は描画プロセッサからのア
クセスもできなくなるため、塗りつぶし等の連続描画コ
マンドに対し描画時間が長くなると云う問題もある。そ
して、こ−のような問題は、画像メモリのサイズが２ｍ
×２１ビツトのものを、ｋ（ｋ（ｍ：正の整数）ビット
のロウアドレスおよびｔ（ｔ＞ｍ：正の整数）ビットの
カラムアドレスをもってアクセスする場合も、同様であ
る。ｆｃｒし、ｋ＋ｔ−２ｍとする。
したがって、この発明は特に２”Ｘ２” ビットの画
像メモリに対し、ｋビットのロウアドレスおよびｔビッ
トのカラムアドレスによりアクセスする場合に、ＤＲＡ
Ｍリフレッシュのためのハードウェアを不要にし、描画
時間の高速化を図ることを目的とする。
像メモリに対し、ｋビットのロウアドレスおよびｔビッ
トのカラムアドレスによりアクセスする場合に、ＤＲＡ
Ｍリフレッシュのためのハードウェアを不要にし、描画
時間の高速化を図ることを目的とする。
２”Ｘ２”ビットの大きさをもつ画像メモリに対し、ｋ
（ｋ＜ｍ）ビットのロウアドレスとｔＣｌ〉ｍ）ビット
のカラムアドレスによりこれをアクセスする場合に、ｋ
ビットのロウアドレスをｍビットにすへ＜、その不足分
をカラムアドレスの下位ビットで埋めて画像メモリをア
クセスする。
（ｋ＜ｍ）ビットのロウアドレスとｔＣｌ〉ｍ）ビット
のカラムアドレスによりこれをアクセスする場合に、ｋ
ビットのロウアドレスをｍビットにすへ＜、その不足分
をカラムアドレスの下位ビットで埋めて画像メモリをア
クセスする。
表示プロセッサが順次画面メモリのデータを読み出す事
を利用し、リフレッシュサイクルタイム内に全てのロウ
アドレスをリードできるようなビット配列に変換して画
像メモリをアクセスすることにより、リフレッシュ回路
を不要にし、描画時間の高速化を図る。
を利用し、リフレッシュサイクルタイム内に全てのロウ
アドレスをリードできるようなビット配列に変換して画
像メモリをアクセスすることにより、リフレッシュ回路
を不要にし、描画時間の高速化を図る。
〔実施例〕
第１図はこの発明の実施例を示す構成図である。
同図において、６１はマルチプレクサ、６２Ａ。
６２Ｂはラッチ回路でちり、第３図と同じくアドレス制
御回路の具体例を示すものである。こ〜で、プロセッサ
から棋えられるロウアドレスはｋ（ｋ＜ｍ）ビット、カ
ラムアドレスはｔ （ｌ＞ｍ ）ビットとし、画像メモ
リのサイズは２ｍＸ２” ビットとする。マルチプレク
サ６１から出力されるにビットのロウアドレスに対し、
（ｔ−ｍ）ビットを付加すると〜もに、こ〜にカラムア
ドレスの下位ビットを埋めてロウアドレスとする一方、
カラムアドレスはｍビットとすることにより、２ｎｌｘ
２１ビツトからなる画像メモリをアクセスできるように
する。
御回路の具体例を示すものである。こ〜で、プロセッサ
から棋えられるロウアドレスはｋ（ｋ＜ｍ）ビット、カ
ラムアドレスはｔ （ｌ＞ｍ ）ビットとし、画像メモ
リのサイズは２ｍＸ２” ビットとする。マルチプレク
サ６１から出力されるにビットのロウアドレスに対し、
（ｔ−ｍ）ビットを付加すると〜もに、こ〜にカラムア
ドレスの下位ビットを埋めてロウアドレスとする一方、
カラムアドレスはｍビットとすることにより、２ｎｌｘ
２１ビツトからなる画像メモリをアクセスできるように
する。
つまり、この発明はＤＲＡＭのリフレッシュサイクル内
で全てのロウアドレスをリードすれば、データのリフレ
ッシュが可能であることに着目してなされたもので、ロ
ウアドレスを上記の如く構成することにより、ロウアド
レスが２７−ｍ回うスクスキャンされ〜ば、これが全て
アクセスされるようにしてリフレッシュのためのハード
ウェアを不要にするものである。その結果、水平走査周
波数を２７０に−とすると、 （ｌ／２７Ｘ１０”）ｘ４＝１４ａ、ｏμＳでリフレッ
シュが可能となる。又、垂直走査のブランキング時間は
１．８５ｍＢなので、最悪の場合でも、１．８５ｍ５＋
１４８ μｓとなり、２ｍＳのリフレッシュサイクルを
持つＤＲＡＭでもリフレッシュが可能となる。
で全てのロウアドレスをリードすれば、データのリフレ
ッシュが可能であることに着目してなされたもので、ロ
ウアドレスを上記の如く構成することにより、ロウアド
レスが２７−ｍ回うスクスキャンされ〜ば、これが全て
アクセスされるようにしてリフレッシュのためのハード
ウェアを不要にするものである。その結果、水平走査周
波数を２７０に−とすると、 （ｌ／２７Ｘ１０”）ｘ４＝１４ａ、ｏμＳでリフレッ
シュが可能となる。又、垂直走査のブランキング時間は
１．８５ｍＢなので、最悪の場合でも、１．８５ｍ５＋
１４８ μｓとなり、２ｍＳのリフレッシュサイクルを
持つＤＲＡＭでもリフレッシュが可能となる。
この発明によれば、リフレッシュサイクルタイム内にす
べてのロウアドレス金リードできるようなビット構成で
画像メモリをアクセスするようにしたので、リフレッシ
ュ制御のためのハードウェアを除去する事ができ、また
画像メモリのアクセスサイクルも第４図（Ｃ）から第４
図（ａ）のタイミングとなり、連続描画コマンドの場合
は従来のものより約３０つ乙の時間短縮が可能となる利
点がもたらされる。
べてのロウアドレス金リードできるようなビット構成で
画像メモリをアクセスするようにしたので、リフレッシ
ュ制御のためのハードウェアを除去する事ができ、また
画像メモリのアクセスサイクルも第４図（Ｃ）から第４
図（ａ）のタイミングとなり、連続描画コマンドの場合
は従来のものより約３０つ乙の時間短縮が可能となる利
点がもたらされる。
第１図は本発明の実施例を示す購成図、第２図は従来の
ディスプレイ装置のビデオ部の一例を示すブロック図、
第３図は第２図におけるアドレス制御回路の具体例を示
すブロック図、第４図はその動作を説明するためのタイ
ムチャートである。 符号説明 １・・・・・・ＣＰＵ、２・・・・・・バス、３・・・
・・・描画プロセッサ、４・・・・・・表示プロセッサ
、５・・・・・・メモリアクセス制御回路、６・・・・
・・メモリアドレス制（財）回路、７・・・・・・画低
メモリ、８・・・・・・表示制御回路、９・・・・・・
ＣＲＴｉ示装置、６１・・・・・・マルチプレクサ、６
２Ａ、６２Ｂ・・・・・・ラッチ、６６・・・・・・リ
フレッシュ制？ｕ（ｇ路。 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 耀 １ 図
ディスプレイ装置のビデオ部の一例を示すブロック図、
第３図は第２図におけるアドレス制御回路の具体例を示
すブロック図、第４図はその動作を説明するためのタイ
ムチャートである。 符号説明 １・・・・・・ＣＰＵ、２・・・・・・バス、３・・・
・・・描画プロセッサ、４・・・・・・表示プロセッサ
、５・・・・・・メモリアクセス制御回路、６・・・・
・・メモリアドレス制（財）回路、７・・・・・・画低
メモリ、８・・・・・・表示制御回路、９・・・・・・
ＣＲＴｉ示装置、６１・・・・・・マルチプレクサ、６
２Ａ、６２Ｂ・・・・・・ラッチ、６６・・・・・・リ
フレッシュ制？ｕ（ｇ路。 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 耀 １ 図
Claims (1)
- ダイナミックＲＡＭからなり画像データを記憶する２＾
ｍ×２＾ｍ（ｍは正の整数）ビットの大きさをもつ画像
メモリに対し、ｋ（ｋ＜ｍ：正の整数）ビットのロウア
ドレスおよびｌ（ｌ＞ｍ：正の整数）ビットのカラムア
ドレスをそれぞれ与えてこれをアクセスする画像メモリ
アクセス方法において、前記ｋビットのロウアドレスに
カラムアドレスの下位ビットを（ｌ−ｍ）ビットだけ付
加して画像メモリをアクセスすることを特徴とする画像
メモリアクセス方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290352A JPS63143587A (ja) | 1986-12-08 | 1986-12-08 | 画像メモリアクセス方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290352A JPS63143587A (ja) | 1986-12-08 | 1986-12-08 | 画像メモリアクセス方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63143587A true JPS63143587A (ja) | 1988-06-15 |
Family
ID=17754932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61290352A Pending JPS63143587A (ja) | 1986-12-08 | 1986-12-08 | 画像メモリアクセス方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63143587A (ja) |
-
1986
- 1986-12-08 JP JP61290352A patent/JPS63143587A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1253258A (en) | Memory access modes for a video display generator | |
| US4737780A (en) | Display control circuit for reading display data from a video RAM constituted by a dynamic RAM, thereby refreshing memory cells of the video RAM | |
| US4591845A (en) | Character and graphic signal generating apparatus | |
| JPS63143587A (ja) | 画像メモリアクセス方法 | |
| JPH0234894A (ja) | ディスプレイコントローラ | |
| JPS6236312B2 (ja) | ||
| JPH0361199B2 (ja) | ||
| US4882578A (en) | Character display device | |
| JP2623541B2 (ja) | 画像処理装置 | |
| GB2234094A (en) | Dual-mode video board with parallel-to-serial conversion | |
| JPS60217387A (ja) | Ｃｒｔ表示装置 | |
| JPS61190624A (ja) | グラフイツク表示画面のハ−ドコピ−方式 | |
| JPS61200580A (ja) | ビツトマツプ表示制御方式 | |
| JPH10162131A (ja) | 画像処理装置 | |
| KR0147666B1 (ko) | 비디오 시스템의 화면 생성장치 | |
| JPH05108549A (ja) | メモリのアクセス方法 | |
| JPH087547B2 (ja) | 表示メモリアドレス装置 | |
| JPS61137186A (ja) | 表示制御装置 | |
| JPS62205421A (ja) | 文字表示制御方式 | |
| JPS6032089A (ja) | Ｃｒｔ表示端末装置 | |
| JPS58102982A (ja) | 画像表示装置 | |
| JPS6221191A (ja) | 表示制御装置 | |
| JPH09198027A (ja) | キャラクタディスプレイ装置 | |
| JPS58187987A (ja) | 文字図形表示装置 | |
| JPS59167899A (ja) | ダイナミツク・ランダム・アクセス・メモリのリフレツシユ方法 |