JPS58187987A - 文字図形表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は表示メモリにダイナミック型メモリを用いる文
字表示装置における表示メモリのり７レツシエに関する
ものである。

現在、パーソナルコンピュータｃ以下パソコンと称す）
の表示装置としてＴＶと同じラスクスキャン型のディス
プレイが一般に用いられている。この型のディスプレイ
に文字１図形を表示するには ｔ　画面上の表示すべき位置に対応した表示メモリのア
ドレスを指定し１表示メモリから表示データを読みだす
。

２　読み出した表示データケ映像信号に変換して画面上
を走査し、表示する。

以上の手順を表示内容全てに対して行なう。一画面走査
すると再び最初から走査を行ないこれを繰り返すことで
表示画面を維持している。

パソコンの中央演算処理装置（以下、ＣＰＵ　　　　“
と称す）が表示データを読み書きする場合は、そのアド
レスを指定してデータを読み書きする。

しかし１表示のための表示メモリの読み出しと。

ＣｐＵの表示メモリの読み書きは同時釦行なうことはで
きないので１表示のための読み出しを行なわない期間に
ＣｐＵの表示メモリの読み書きを行なうことになる。

従来の表示データ量の少ないパソコンでは第１図に示す
様に、１文字表示期間αの内１表示データ読み出し期間
すとＣｐＵの表示メモリ読み書き期間Ｃを設ける方式が
可能であった。しかシ、現在、パソコンのディスプレイ
の水平周期はそのままで表示量は増えており、１文字表
示期間は短かくなっている。そのため、ＣＰＵ０表不メ
モリ読み書き期間を１文字表示期間中に設けるのは困難
で、表示を行なわないジ帯線期間中に表示メモリの読み
書きを行なうようになっ１きた。

サテ、パソコンの表示メモリとしては大容量。

低価格なダイナミック型メモリが一般的に使用されるが
、一定時間内に読み出し動作を行ない。

表示データをリフレッシユしないとデータが失なわれる
特徴を持つ。ここで表示のための読み出しｗｈないなが
らダイナミック型メモリのリフレッシユを行なう第１の
従来例を図を参照しながら説明する。

第２図は従来例の構成を示すブロック図である。１は中
央演算処理装置（以下、ＣＰＵと称−ｊ）、２はアドレ
スバス、！１はデータバス、４は種々の表示量・量制御
信号を発生する表示制御装置、５はＣｐＵｌが表示メモ
リを読み書きする際１表示メモリのアドレスを指定する
ＣｐＵアドレス信号、６は表示期間か帰線期間を示す表
示期間信号、７はＣＰＵ１がＣｐＵアドレス信号５を通
じて表示メモリをアクセスした時、表示期間中ならＣｐ
Ｕｌを帰線期間まで待機させ、帰線期間ならＣＰＵアド
レス信号５を表示メモリへ与えるようにアドレス切り換
えスイッチへ指示するアドレス制御装置、８はＣｐＵｌ
を待機させるＣＰＵ待機信号、９はＣｐＵアドレス信号
５と、表示制御装置４から出力される表示のための表示
アドレス信号のどちらを表示メモリへ与えるかを指示す
るアドレス切り換え信号、１０は表示のため表示データ
を読みだす際ニ表示メモリへ与える表示アドレス信号、
１１はアドレス制御装ｆｊｔ７によって、ＣＰＵアドレ
ス５と、表示アドレス信号１０のいずれかを選択し。

出力するアドレス切り換えスイッチ、１２はアドレス切
り換えスイッチによりて選択された表示メモリアドレス
イぎ号、１５はダイナミック型の表示メモリ、１４はＣ
ＰＵデータ信号、１５は文字パターン発生用メモリへ与
える文字コード信号。

１６は複数のラインから構成される文字パターンのどの
ライン！出力するかを指定するライン信号、１７は文字
パターン発生用メモリ、１８はメモリ１７の出力で文字
パターン信号、１９ハ文字パターン信号１８を映像信号
に変換して出力する変換装置、２０は映像信号、２１は
表示装置である。

第６図は表示アドレス信号１０とライン信号６の後に述
べる仕様に従った関係を示したもので、１行表示する間
は、表示アドレス信号１０は同じアドレス空間のアドレ
スを繰り返し出力していることケ示している。表示装置
２１は標準ＴＶ映像信号形式に従ったもので、水平周期
１５．７５ＫＨｚ即ち水平期間６３．５μＩ、垂直周期
６０Ｈｚ　、即ち、垂直期間１６．７ｍｚとし、表示制
御装置４は帰線期間も含めた１水平期間に１２８文字を
読みだし、そのうち８０文字を表示するものとする。つ
まり、１水平表示期間は ８０／１２８　Ｘ　６５．５ｔｔｚ　＝　５９．７ｆｉ
ｌこの期間［８０文字を表示するので１文字表示期間は ５９．７ｆｉ１７８０　＝　４９６．ｎｌである。又１
文字の１行は８本のラインから構成され、１画面に２５
行表示するものとする。総走査線数２６２．５本なので
即ち、垂直表示期間は（８Ｘ　２５　）／　２６２．５
　Ｘ　１４７ｍ１＝　１２．７ｍｓである。

第２図、第６図の構成において表示装置２１上に文字を
表示する過程を述べる。第１行ＪＩＥ１列に表示する文
字の文字コードが記憶されている表示メモリ１３のアド
レスが表示側＃装置４から表示アドレス信号１０として
出力される。表示期間中なのでアドレス制御装置７は表
示アドレス信号１０ヲ表示メモリアドレス信号１２とし
て出力するようスイッチ１１ニアドレス切り換え信号９
で指示する。その結果、表示メモリ１５は表示すべき文
字の文字コード信号１５をメモリ１７へ出力する。この
とき表示制御装置４から表示ライン。

この場合は第１ラインを示すライン信号１６が同時にメ
モＩＪ１７へ出力される。そしてメモリ１７は第１行第
１列に表示する文字の第１ライン目のドツトパターンを
文字パターン信号１８として出力する。文字パターン信
号１８は変換装置１９で映像信号２０に変換され、表示
装置ＩＬ２１上に表示される。

第１行、第１列の文字の第１ライン目の表示が終了てる
と、同様の過程を繰り返し、第１行に表示する文字の第
１ラインヲ８０文字分全て表示する。この後、水平帰線
期間（以下、ＨＢＬと称す）に移るが表示制御装置４か
らは第２行目に表示する文字の表示アドレス信号１０が
引き続いて出力され、同様の過程で変換装置１９へ文字
パターン信−＠＋１８が入力されるが、帰線期間なので
１表示期間信号６は変換装置１９に与えられないので、
映像信号２０は出力されず１表示は行なわれない。

ＨＢＬが終了すると第１行目に表示する文字の第２ライ
ンの表示ｔ−第１ライン目と同様に行なう。このとき表
示アドレス信号１ｏは第１ラインと同じでライン信号１
６が異なる。以下、同様の過程を繰り返し、第１行目に
表示する全ての文字の全ライ：ｌの表示を行ない、第２
行目の表示に移る。第２行目も第１行目と同様の過程で
表示を行ない、以下、第５行目、第４行目と表示を行な
い、１画面の表示を行なう。垂直表示期間の表示を終了
すると垂直帰線期間（以下。

ＶＢＬと称す）に移る。ＶＢＬもＨＢＬと同様、表示制
御装置４から表示アドレス信号１０が出力される１、Ｖ
ＢＬＩＩＣ出力される表示アドレス信号１０はＨＢＬと
は異なり１表示データを記憶した領域とは無関係のアド
レスを示すが１表示期間信号６が与えられないので１表
示は行なわれず問題はない。

さて、ダイナミック型メモリにアドレスを与える場合、
そのアドレスを行アドレスと列アドレスに分け１時分割
で与える方法がとられる。

そして２ＦＫ＆内に行アドレスの７ビツトを全て。

即ち１２８回変化させて与えることでリフレッシ島がで
きる。上記の従来例で１表示制御装置４から与える表示
アドレス信号１０の与え方を工夫し、下位アドレスな行
アドレスとし１与えれば１文字毎に異なる行アドレスが
与えられる。

第４図は本実施例において表示メモリに与えられるアド
レスの下位７ビツトのみを１０進数で示したものである
。１水平周期６五５μ５に１２８アドレス与えているの
で表示制御装置４から出力される表示アドレス信号１０
で表示メモリ１３のリフレッシ島が行なわれていること
がわかる。

前述したように、表示データ量が増えてくると帰線期間
中にＭｐＵが表示メモリな読み書きするようになるが、
この手順を述べる。今、ＣｐＵアドレス信号５が表示メ
モリ１５を選択する。

もし表示期間中ならアドレス制御装置７はＣＰＵ待機信
号８でＣＰＵ１を帰線期間まで待たせる。

帰線期間中ならアドレス切り換え信号９をアドレス切り
換えスイッチ１１に与え、ｃｐｖアドレス信号５を表示
メモリ１５に与えてＣＰＵ１は表示メモリ１５をＣｐＵ
データ信号１４を通じて読み書きする。ＣｐＵｌが読み
書きを終了するとアドレス制御装置７は再び表示アドレ
ス信号１ｏが表示メモリ１４に与えられるようにアドレ
ス切り換えスイッチ１２に指示する。

以上の過程で、ＣｐＵｌは表示メモリ１３を読み書きす
るが、この時、表示アドレス信号１ｏは表示メモリに与
えられずリフレッシユのための読みだしは行なわれない
。第４図に示したよう１ｆｃＨＥＬ中に出力されたアド
レスは、次の行の表示期間中に再び出力されている。本
実施例において、垂直表示期間中のみでアドレスの下位
７ビツトが１２８回変化するには１文字表示期間が４９
６ｒＬＩなので最大４９６．ｎｌ／文字×（８０文字／
ライン×８ライン＋４８文字）　＝　ｓａｔμＩとなり
。

垂直表示期間中は表示のための読み出しのみでリフレッ
シ２ができる。

しかし、ＶＢＬ中はいつでもＣｐＵｌが表示メモリ１５
４アクセスできるため、実行するプログラムによっては
、表示制御装置４からリフレッシュのために出力される
表示アドレス信号１０の下位７ビツトが等しい時に表示
メモリ１３をアクセスすることがある。つまり、この時
はある特定のアドレスについてリフレッシュされないこ
と［なり、ＶＢＬは４ｍ、？あるのでデータは失なわれ
るという欠点がある。

次に柩２の従来例について述べる。第５図は第２の従来
例についての構成を示すブロック図である。

１から２１は第２図と同じである。２２は発振器。

２３は発振器から出力されるクロック、２４はリフレッ
シュ用のアドレスを出力するカウンタ、２５はカウンタ
２４の出力でリフレッシエアドレス信号、２６は水平同
期信号（以下Ｈ５ＹＮＣと称す）。

２７は表示アドレス信号１０とＣＰＵアドレス想号５と
リフレッシュアドレス信号２５のいずれを表示メモリア
ドレス信号として出力するか乞スイッチに指示するアド
レス切り換え信号、２８は切り換えスイッチである。

第６図は水平期間中のＨ５ＹＮＣ２５の位置を示したも
のである。

第５図の構成において１文字表示の過程は第２図の構成
の場合と同じなので表示メモリのりフレッシユを行なう
過程を述べる。

第６図の位置Ｋ　ＨＳＹ　Ｎ　Ｃ２６カ発振器２２に入
力されると発振器２２が働き始め、クロック２５？Ｉｌ
−出力する。カウンタ２４はクロック２５ヲ入力とし、
リフレッシュアドレス２５を出力する。このとき。

アドレス制御装置７はアドレス切り換え信号２７で切り
換えスイッチ２Ｂにリフレッシュアドレス信号２５を表
示メモリアドレス信号１２とし″″ＣＣ出力ように指示
しているので１表示メモリ１５にはりフレツシェアドレ
ス２５が与えられる。発振器２２はＨ５ＹＮＣ２６が出
力されている間はクロック２３を出力するので、リフレ
ッシュカウンタ２４からは次々と新しいリフレッシュア
ドレス２５が出力され、リフレッシュが続けられる。Ｈ
５ＹＮＣ２６が出力されなくなると発振器２２は停止し
、リフレッシュアドレス２５も出力されなくなり、アド
レス制御装置７も表示期間信号６とＣｐＵアドレス信号
５によって、ＣｐＵアドレス便号５か表示アドレス１ｇ
号１０のどちらかを表示メモリアドレス信号１２として
出力するようにスイッチ２８に指示する。次の水平期間
の第６図に示す位置に再びＨ５ＹＮＣ２６が出力される
と、発振器２２が働きだし、す７レツシ為が再開される
。以下、同様の過程でリフレッシュが行なわれる。通常
、Ｈ５ＹＮＣ２６の出力されている期ＩＷＪは一水平期
間中４μＩ程度でせいぜい８アドレス程度しかりフレッ
シユできないが、水平期間は６６．５μｓであるので、
１２８アドレスリフレツシエするのに要する時間は （１２８／　８　）　Ｘ　６５．５ｆｉ！　”　１．０
２７７１７となり、リフレッシュは可能である。次に、
ＣｐＵｌが表示メモリ１３を絖み誓きする場合の動作説
明を行７．ｃう。

表示期間中やＨ５ＹＮＣ２６の出力中にＣｐＵｌが表示
メモリ１５をアクセスしても、アドレス制御装置７はＣ
ｐＵ待機信号８を出力し、帰線期間中でかつＨ５ＹＮＣ
２６の出力されていないＣＰＵアクセス可能期間まで待
たせる。上記のＣＰＵアクセス可能期間になるとアドレ
ス制御装置７はスイッチ２８に対し【、ＣｐＵアドレス
信号５を表示メモリアドレス信号１２として出力するよ
うに指示して１表示メモリの読み書きが行なわれる。上
述の如く、ＣｐＵ　１はりフレツシ瓢期間中の表示メモ
リの読み書きは行なわないのでリフレッシュは確実に行
なわれるが、専用のりフレツシエカウンタを必要とし、
また、アドレス切り換えスイッチ２８も複雑になり１部
品点数が増えるのが欠点であった。

本発明の目的は上記２例の欠点をなくシ、簡単な構成で
リフレッシュが確実に行なわれる文字図形表示装置を提
供することＫある。

上記の目的を達成するために、表示制御装置から出力さ
れるライン信号を利用し、表示画面上の１行を構成する
複数のラインの内、特定のラインは帰線期間中もＣｐＵ
のアクセスができないようにし、リフレッシュが必ず行
なわれるようにした。

以下、本発明の実施例を図を参照しながら説明する。

第７図は本実施例の一実施例を示すブロック図である。

１〜５，７〜２１は第２図の従来例の場合と同様である
。２９は第２図の表示期間信号６に相当する第１表示期
間信号、５０は第１表示期間信号２９とライン信号６を
入力とし、従来の表示期間に加え、各行の第１ラインは
１水平期間全て表示期間とする表示期間生成装置、３１
は第２表示期間信号である。

第８図の斜線を施した部分は表示期間生成装置５０によ
って生成された表示期間を示すものである。帰線期間は
ＣｐＵｌが表示メモリ１３を読み書きできる期間である
が、各行の第１ラインはＣＰＵ１がアクセスできず１表
示のための読み出しのみを行なう期間とした。もちろん
第１表示期間信号２９が変換装置１９へ入力されている
ので、実際に帰線期間の表示が行なわれることはない。

上記の構成において、第１の従来例ではりフレッシユで
きない可能性のあったＶＢＬ中のリフレッシュを考えて
みると、第４図に示すようにある特定のアドレスが読み
出される時間間隔は （８０文字／ライン＋８ライン＋４８文字）　Ｘ　４９
６ｎｓ　／文字＝　３４１μＪＦ　＜　２ｍｓ となりデータは確実にリフレッシュされろ。そして各行
第１ラインは第２表示期間信号３１によってＣｐＵｌが
表示メモリ１５をアクセスすることはできず第２ライン
まで待たされるので、従来のようにＣｐＵ　１のアクセ
スによってリフレッシュができずデータが失なわれるこ
ともない。

また、本実施例ではＣｐＵｌのアクセスできないライン
を各行の第１ラインとしたが、他のどのラインでも可能
である。さらに表示期間生成装置６１は簡単なゲート回
路で実現でき、（ロ）路の筒車化が可能である。

以上の如く本発明によれば、簡単な回路構成でダイナミ
ック型表示メモリのりフレッシユを確実に行なうことが
できるので、高信頼性、低コストの文字図形表示装置が
提供できるという効果がある。

【図面の簡単な説明】

第１図は１文字表示期間の内容を示す図、第２図は第１
の従来例を示すブロック図、第５図は表示アドレス信号
とライン信号の関係を示す図、第４図は表示アドレス信
号の下位７ビツトを示す図、第５図は第２の従来例を示
すブロック図、第６図はＨ５ＹＮＣの位置を示す図、第
７図は本発明の一実施例を示すブロック図、第８図はＣ
ｐ　Ｕが表示メモ１月５′ｌｔアクセスできない期間を
示す図である。 ４・・・表示制御装置　　６・・・表示期間信号７・・
・アドレス制御装置８・・・ＣｐＵ待機侶号信号・・ア
ドレス切り撲え信号 １０・表示アドレス４３号 １１・・・アドレス切り換えスイッチ １２・・・表示メモリアドレス信号 １６・・・表示メモリ ２９・・・第１表示期間信号 ３０・・・表示期間生成装置 ３１・・・第２表示期間信号 第１に 茶づ図 竿ｚ　図 、ｆダ図 第６図

Claims (1)

1. 【特許請求の範囲】 中央演算処理装置とダイナミック型の表示データ記憶装
   置と表示手段と前記表示手段を駆動。 制御する表示制御装置とを有し、前記表示制御装置から
   出力される表示データ記憶装置のアドレスを指定する表
   示アドレス信号と、１行を構成する複数のラインの特定
   のラインを指定する表示ライン信号を組み合わせて前記
   表示データ記憶装置に与え、表示すべきデータを発生さ
   せ、前記表示手段に表示する文字図形表示装置において
   、前記表示ライン信号を入力として前記ダイナミック型
   表示データ記憶装置のリフレッシュを行なう期間を発生
   させるリフレツシエ期間発生装置を有し、前記ダイナミ
   ック型表示データ記憶装置のリフレッシュを行なうこと
   を特徴とした文字図形表示装置。