JPS60229093A - 記憶情報表示方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、ダイナミックメモリをアクセスして記憶情報
を所定画素ブロック単位で読み出し、この記憶情報を表
示装置に表示させる記憶情報表示方式の改良に関する。

（発明の技術的背景とその問題点〕 従来、この種の方式として、例えば第１図に示す如く、
表示装置１の表示位置座標を実座標発生回路２から発生
させてこの実座標を座標変換回路３で座標変換し、この
変換座標によりダイナミックメモリ４のアドレスを指定
してその記憶画情報を読み出し表示装置１に表示させる
ものがある。

第２図（ａ）、（ｂ）はその表示動作の一例を示すもの
である。同図において、例えば実座標発生回路２から第
２図（ａ）に示す如く実座標（ｋ。

１）および（ｋ十ｉ、Ｉ）が出力されると、座標変換回
路３の上記実座標（ｋ、Ｉ）、（ｋ＋１゜１）で指定さ
れた記憶領域が第２図（ｂ）Ｉのようにアクセスされて
変換座標（ａ、ｂ）、（ｃ。

ｄ）がそれぞれ読み出され、この変換座標（ａ。

ｂ）、（ｃ、ｄ）によりダイナミックメモリ４のアドレ
スが指定される。この結果、ダイナミックメモリ４の上
記変換座標（ａ、ｂ）、（ｃ、ｄ）で指定された記憶領
域から第２図（ｂ）ｎのように記憶画情報がそれぞれ読
み出されて、これらの画情報は表示装置１の前記実座標
（ｋ、ｌ）。

（ｋ＋１．ｌ）に対応する位置に第２図（ｂ）１に示す
如くそれぞれ表示される。しかして、本方式では実座標
発生回路２から実座標を選択的に発生させることにより
、表示装置１の任意の位置に所定の画素ブロック単位で
画情報を表示できる。

尚、このとき表示する画素ブロックの最小単位は、表示
装置１の１ドツトに対応させてもよく、また文字や図形
を構成するために複数ドツトの集合体に対応させてもよ
いが、実際には表示装［１における１ドツトの表示周期
とダイナミックメモリ４のアクセス時間との関係により
定まる。例えば、表示装置１の１ドツトの表示周期が８
０ｎＳｅＣであり、かつダイナミックメモリ４のアクセ
ス時間が２００ｎｓｅｃである場合には、少なくとも３
ドツト分の画情報を同時に出力してこれをシリアルな情
報に変換して表示装置ｆ１に供給する必要があるため、
表示画素ブロックの最少単位は３ドツトとなる。

ところで、ダイナミックメモリ４は、その構造上全記憶
ビットを一定時間毎にリフレッシュする必要がある。一
般にリフレッシュは、情報の読み出しで行なえるので、
全記憶ビットの画情報をリフレッシュタイム内に読み出
して表示装置１に表示すれば問題はないが、本発明が対
象としている表示方式のように、少数の画素ブロック毎
に表示を行なわせる場合には、表示のための読み出しだ
けではリフレッシュタイム内に全記憶ビットをリフレッ
シュすることが困難である。例えば、６４にワード×１
ビットのダイナミックＲＡＭを用いた場合、リフレッシ
ュに必要なアドレス線は７本有り、この７ビツトの組合
わせで決定されるセル数は１２８となる。今、仮に３２
Ｘ３２ドツトを１画素ブロックとすると、この１画素ブ
ロックを完全に表示させるためには５ドツト分のアドレ
ス線を指定する必要がある。このアドレス線をＹ。

〜Ｙ４とすれば、このうちＹｏは表示装置のインタレー
ス用のビットであり、このビットの指定周期はリフレッ
シュタイムよりも一般に長いため、上記３２Ｘ３２ドツ
トの画素ブロックを表示することによってリフレッシュ
可能なアドレス線数は、結局Ｙ１〜Ｙ４の４本となる。

従って、この場合には残りの３本のアドレス線に対応す
る記憶ビットのリフレッシュが表示による読み出しだけ
では行なえないことになる。

ところが、表示装置の動作においては各水平走査毎に表
示期間と走査線の帰線期間に相当する表示禁止期間とが
あり、この表示禁止期間には画情報の表示は何等行われ
ない。そこで、この表示禁止期間を利用してダイナミッ
クメモリの読み出しを行ない、これによりリフレッシュ
を行なうことが考えられている。すなわち、この表示禁
止期間に、リフレッシュに必要なブロックアドレスを全
て指定してこれによりダイナミックメモリの全記憶ビッ
トをリフレッシュしようとするものである。

これが実現すれば、表示画面には任意のドツト数く大き
さ）の文字や数字等を任意の数だけ、極端な場合１個だ
け表示することが可能となる。

ここで、表示期間と表示禁止期間（帰線期間）とからな
る水平走査の１周期をＴｃとし、このＴＯとリフレッシ
ュタイムＴｒとの比Ｔｒ／ＴＣを越えない最大整数を１
とする。そして、上記表示禁止期間Ｔｂで読み出し可能
な画素ブロック数をＮとし、かつリフレッシュが必要な
画素ブロック数をＭとすると、この間に １−Ｎ２Ｍ　・・・・・・（１） なる関係が成立すれば、表示禁止期間Ｔｂ中にリフレッ
シュが必要な画素ブロックのアドレスで指定される全記
憶ビットをリフレッシュすることが可能となる。

ところが、表示禁止期間が短い場合等においては、上記
第（１）式を満足せず、 Ｉ−Ｎ＜Ｍ　・・・・・・（２） となることがあり、この場合には表示禁止期間Ｔｂのみ
ではリフレッシュを保証できない。したがってこの場合
には、表示禁止期間ばかりでなく、表示期間にもリフレ
ッシュを行なうために画素ブロックの読み出しを行なわ
なければならないことになになり、実用上好ましくない
という問題があった。

〔発明の目的〕

本発明は、表示装置の表示禁止期間に、リフレッシュに
必要な画素ブロック数分の画情報を全て読み出せるよう
にしてリフレッシュを確実に行なえるようにし、これに
より表示装置に任意のドツト数からなる任意数の画素ブ
ロックを表示しうる記憶情報表示方式を提供することを
目的とする。

（発明の概要） 本発明は、上記目的を達成するために、表示装置の表示
速度に応じて設定された第１のアドレス指定信号の周期
よりも短く、前記ダイナミックメモリのリフレッシュに
必要な画素ブロック数に応じて周期が設定された第２の
アドレス指定信号を発生するリフレッシュアドレス発生
手段を設け、表示装置の表示禁止期間に上記第１のアド
レス指定信号に代わって上記リフレッシュアドレス発生
手段から発生される第２のアドレス指定信号をダイナミ
ックメモリに供給し、メモリをアクセスしてリフレッシ
ュを行なうようにしたものである。

〔発明の実施例〕

第３図は、本発明の一実施例における記憶情報表示方式
を適用した装置の回路ブロック図である。

尚、同図において、第１図と同一部分には同一符号を付
して詳しい説明は省略する。

実座標発生回路２は、表示装置１の表示位置を指定する
実座標を発生する実座標発生カウンタ２１と、ＲＡＳ発
生回路カウンタ２２とから構成される。このＲＡＳ発生
カウンタ２２は、ダイナミックメモリ４におけるアドレ
スの取込みタイミングを指定するアドレスラッチ信号Ｒ
ＡＳ１（”Ｌ”レベル）を発生するものである。また、
５は同期信号発生カウンタで、表示装置ｌｌの表示動作
に必要な各種同期信号のうち、表示期間および表示禁止
期間を指定するブランク信号（ＨＩＩで表示期間、゛［
”で表示禁止期間）ＢＫを発生し、この信号ＢＫを表示
装置１に供給する。

さて、６はリフレッシュ用のアドレス指定信号を発生す
るりフレッシュアドレス発生回路で、リフレッシュアド
レス発生カウンタ６１と、リフレッシュＲＡＳ発生カウ
ンタ６２とから構成される。

リフレッシュアドレス発生カウンタ６１は、座標変換回
路３から発生される表示用の変換座標よりも短い周期で
リフレッシュアドレス用のアドレスを発生するものであ
る。ここで、このリフレッ、シュアドレスの発生周期は
Ｔａは、ダイナミックメモリ４のアクセスタイムＴａＣ
よりも長く、かつリフレッシュに必要なアドレスの異な
る画素ブロック数を表示装置１の表示禁止期間に全て読
み出すに必要な長さに、つまり前記第（１）式を満たす
べく設定される。一方、リフレッシュＲＡＳ発生カウン
タ６２は、上記リフレッシュアドレス発生カウンタ６１
におけるリフレッシュアドレス発生動作と同期してリフ
レッシュアドレスと同一周期のリフレッシュアドレスラ
ッチ信号ＲＡＳ２を発生するものである。

また、７，８はそれぞれ第１および第２の切替回路で、
このうち第１の切替回路７は、前記同期信号発生カウン
タ５から発生されたブランク信号ＢＫに応じて、リフレ
ッシュアドレス発生カウンタ６１から出りされた変換座
標もしくは前記リフレッシュアドレス発生カウンタ６１
からのリフレッシュアドレスを選択してダイナミックメ
モリ４へ供給するものである。一方、第２の切替回路８
は、前記ブランク信号ＢＫに応じて、前記ＲＡＳ発生カ
ウンタ２２から出力されたアドレスラッチ信号ＲＡＳＩ
もしくはリフレッシュＲＡＳ発生カウンタ６２からのア
ドレスラッチ信号ＲＡＳ２を選択してダイナミックメモ
リ４のＲＡＳ端子に供給するものである。

このような構成であるから、表示装置１の表示期間では
、同期信号発生カウンタ５から出力されるブランク信号
が゛Ｈ″レベルとなっているため、第１の切替回路７お
よび第２の切替回路８はそれぞれ座標変換回路３側およ
びリフレッシュアドレス発生カウンタ２２側に切替わっ
ている。このため、ダイナミックメモリ４には座標変換
回路３からの変換座標が供給され、この変換座標は第４
図に示す如く表示装［１の表示速度に応じて設定された
通常の周期のアドレスラッチ信号ＲＡＳ１に同期してダ
イナミックメモリ４にラッチされる。

この結果、ダイナミックメモリ４からは上記変換座標に
より指定された記憶領域の画情報が読み出され、これら
の画情報は表示装置１に表示される。

一方、表示装置１の表示禁止期間には、同期信号発生カ
ウンタ５からのブランク信号ＢＫが第４図に示す如く“
Ｌ゛ルベルなるため、第１の切替回路７および第２の切
替回路８はそれぞれリフレッシュアドレス発生カウンタ
６１側およびリフレッシュＲＡＳ発生カウンタ６２側に
切替わる。

このため、ダイナミックメモリ４には、前記変換座標に
代わってリフレッシュアドレス発生カウンタ６１からの
リフレッシュアドレスが供給され、アドレスラッチ信号
ＲＡＳ２に同期してラッチされる。ところで、このとき
ダイナミックメモリ４に供給されたリフレッシュアドレ
スの周期７ａは、先に述べたように１・Ｎ２Ｍなる関係
を満たすべく設定され、第４図に示す如く表示用のアド
レスに比べて短くなっている。従って、この表示禁止期
間には表示期間よりも高速にダイナミックメモリ４がア
クセスされて読み出しがなされることになり、この結果
ダイナミックメモリ４の各記憶領域は上記表示禁止期間
内に全てリフレッシュされる。以下同様に、表示装置１
の表示禁止期間が到来する毎に第１および第２の切替回
路７，８がリフレッシュアドレス発生回路６側に切替わ
り、これによりダイナミックメモリ４は高速にアドレス
指定されて記憶領域のリフレッシュがなされる。

このように、本実施例であれば、表示装置１の表示禁止
期間にリフレッシュ用に別途設定したアドレスおよびア
ドレスラッチ信号ＲＡＳ２をダイナミックメモリ４に供
給してアドレスを指定するようにしたことによって、表
示用のアドレス指定速度に比べて高速にアドレス指定を
行なうことが可能となり、この結果表示用のアドレス指
定速度では表示禁止期間にリフレッシュに必要な画素ブ
ロック分の画情報の読み出しを行ない切れない場合でも
、リフレッシュが必要な記憶領域を表示禁止期間内に全
て読み出して確実にリフレッシュすることができる。従
って、表示禁止期間内でリフレッシュできない分を表示
期間での画情報の読み出しでリフレッシュする必要が無
くなり、この結果画素ブロックを任意の数だけ選択的に
表示することができる。つまり、全くランダムに画情報
の表示を行ない得る。

尚、本発明は上記実施例に限定されるものではない。例
えば、一般に実座標発生カウンタは表示装置の表示動作
に必要な全てのタイミング信号を発生するものであるた
め、この実座標発生カウンタを用いてブランク信号ＢＫ
やアドレスラッチ信号ＲＡＳＩを発生するようにしても
よい。このようにすれば、同期信号発生カウンタおよび
ＲＡＳ発生カウンタを不要にでき、その弁回路構成を間
中にすることができる。また、この実座標発生カウンタ
に供給する基準クロックの周波数を十分高く設定してお
いてこの高速クロックを適宜分周して各種タイミング信
号を作成するようにし、これによりリフレッシュアドレ
スおよびリフレッシュ用のアドレスラッチ信号ＲＡＳ２
を発生するようにすれば、リフレッシュアドレス発生カ
ウンタおよびリフレッシュＲＡＳ発生カウンタも実座標
発生カウンタで兼用することができる。さらに、実座標
発生カウンタか−ら発生される各信号のうち、実座標よ
りも低次の分局出力ビッ１−がある場合には、第１の切
替回路７を実座標発生カウンタ２１と座標変換回路３と
の間に配置してもよい。この場合、第１の切替回路７は
、実座標および上記低次の出力ビットを入力として選択
し出力することになる。その他、リフレッシュアドレス
の発生手段、切替手段、表示装置の構成等についても本
発明要旨を逸脱しない範囲で種々変形して実施すること
ができる。

〔発明の効果〕

以上詳述したように本発明は、表示装置の表示速度に応
じて設定された第１のアドレス指定信号の周期よりも短
く、前記ダイナミックメモリのリフレッシュに必要な画
素ブロック数に応じて周期が設定された第２のアドレス
指定信号を発生するリフレッシュアドレス発生手段を設
け、表示装置の表示禁止期間に上記第１のアドレス指定
信号に代・わって上記リフレッシュアドレス発生手段か
ら発生される第２のアドレス指定信号をダイナミックメ
モリに供給し、メモリをアクセスしてリフレッシュを行
なうようにしたものである。

従って、本発明によれば、表示装置の表示禁止期間に、
リフレッシュに必要な画素ブロック数分の画情報を全て
読み出せるようにしてリフレッシュを確実に行なうこと
ができ、これにより表示装置に任意のドツト数からなる
任意数のブロックを表示しうる記憶情報表示方式を提供
することができる。

【図面の簡単な説明】

第１図は従来の記憶情報表示方式を適用した装置の回路
ブロック図、第２図（ａ）、（ｂ）は同装置の動作説明
に用いるための模式図、第３図は本発明の一実施例にお
ける記憶情報表示方式を適用した装置の回路ブロック図
、第４図は、同装置の動作説明に用いるためのタイミン
グ図である。 １・・・表示装置、２・・・実座標発生回路、３・・・
座標変換回路、４・・・ダイナミックメモリ、５・・・
同期信号発生カウンタ、６・・・リフレッシュアドレス
発生回路、７・・・第１の切替回路、８・・・第２の切
替回路、２１・・・実座標発生カウンタ、２２・・・Ｒ
ＡＳ発生カウンタ、６１・・・リフレッシュアドレス発
生カウンタ、６２・・・リフレッシュＲＡＳ発生カウン
タ。 出願人代理人　弁理士　鈴江武彦

Claims (1)

【特許請求の範囲】
1. ダイナミックメモリの記憶領域を第１のアドレス指定信
   号により所定の画素ブロック単位で選択的にアドレス指
   定して記憶情報を読み出し、この記憶情報を表示装置の
   表示期間に表示させる記憶情報表示方式において、前記
   ダイナミックメモリのリフレッシュに必要な画素ブロッ
   ク数に応じて周期が設定された第２のアドレス指定信号
   を発生する手段を設け、前記表示装置の表示禁止期間に
   前記第１のアドレス指定信号に代わって前記第２のアド
   レス指定信号をダイナミックメモリに供給し、この第２
   のアドレス指定信号により指定されるアドレスをアクセ
   スするようにしたことを特徴とする記憶情報表示方式。