JPH0378633B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はリフレツシユメモリを使用して表示
データをCRT（カソード・レイ・チユーブ）、液
晶又はプラズマ等によつて画面表示する表示制御
装置に関する。

〔発明の技術的背景とその問題点〕

従来、例えば電子式キヤツシユレジスタではオ
ペレータ用と客用の２台のCRT表示装置を備え、
リフレツシユメモリに格納された表示データを共
通の制御回路によつて両表示装置に同一に表示し
ていた。

ところでオペレータ用表示としてはキー入力し
た金属データやその合計データの他に次の操作手
順や業務に必要な事項等を表示することが望まし
いが客用表示としてはこれらは客に対して困乱を
招くだけで不用な表示となる。しかし従来の表示
制御ではオペレータ用及び客用の両表示装置とも
同一の表示しかできなかつたため、オペレータ用
表示装置でも客用に合わせた表示しかできず表示
によつてオペレータの作業性を向上させることが
できなかつた。このため、例えば両表示装置に対
して個々に制御回路を設けて両表示装置の表示内
容を異ならせる方法もあるが、これでは回路構成
が複雑化するとともに経済性が悪くなる問題が生
じる。

〔発明の目的〕

この発明はこのような事情に鑑みて為されたも
ので、共通の制御回路によつて複数の表示装置の
表示制御を行なうものにおいて、簡単な構成で各
表示装置のうちの一部の表示装置の表示を残りの
表示装置の表示と異ならせることができ、しかも
メモリ容量の増大を極力抑えることができる表示
制御装置を提供することを目的とする。

〔発明の概要〕

この発明はリフレツシユメモリから順次アドレ
スを指定して表示データを読出し、その表示デー
タをキヤラクタジエネレータで画面表示に対応し
た表示データに変換して複数の表示装置へ出力す
るものにおいて、リフレツシユメモリの表示デー
タに表示禁止ビツト設定メモリを付加し、リフレ
ツシユメモリから表示データが読出される毎に表
示禁止ビツトメモリの内容をチエツクし、そのメ
モリに表示禁止ビツトがセツトされているときに
は対応する表示データの各表示装置のうちの１又
は複数の表示装置への供給を禁止して表示内容を
異ならせたものである。

〔発明の実施例〕

以下、この発明の一実施例を図面を参照して説
明する。なお、この実施例はこの発明を電子式キ
ヤツシユレジスタに適用したものについて述べ
る。

第１図は外観を示す斜視図で、１はキヤツシユ
レジスタ本体である。前記キヤツシユレジスタ本
体１の前面中央部にはキーボード２、レシート発
行口３及びジヤーナル点検窓４が設けられ、前面
上部にはプリンタ収納部５及びオペレータ用表示
装置６が設けられ、かつ前面下部にはドロワ７が
設けられている。前記キヤツシユレジスタ本体１
にケーブル８を介して客用表示装置９が接続され
ている。前記両表示装置６，９は例えばCRT表
示管で構成されている。

第２図は前記両表示装置６，９の表示制御部を
示すブロツク図で、１１はデータ処理装置、１２
は表示制御回路である。前記表示制御回路１２は
リフレツシユメモリ１３、マルチプレクサ１４、
クロツクや同期信号等の各種タイミング信号を発
生するタイミング信号発生回路１５、アドレスカ
ウンタ１６、アドレスレジスタ１７、書込みデー
タレジスタ１８、読出しデータレジスタ１９、キ
ヤラクタジエネレータ２０、並列−直列変換器２
１、表示禁止信号出力用のフリツプフロツプ２２
及び表示データの表示装置への供給を禁止制御す
るゲート回路２３で構成されている。前記ゲート
回路２３はインバータ２４と２入力用アンドゲー
ト２５で形成されている。前記マルチプレクサ１
４は前記データ処理装置１１が前記リフレツシユ
メモリ１３を制御するときにそのデータ処理装置
１１がアドレスレジスタ１７を介して上記リフレ
ツシユメモリ１３のアドレス制御ができるように
切換え制御するもので、通常はアドレスカウンタ
１６によつて上記リフレツシユメモリ１３のアド
レス制御ができるようになつている。前記書込み
データレジスタ１８及び読出しデータレジスタ１
９は前記アドレスレジスタ１７と同様、前記デー
タ処理装置１１によるリフレツシユメモリ１３へ
のデータの書込み、読出し時に制御され、それぞ
れ書込みデータ、読出しデータを一時格納するも
のである。前記アドレスカウンタ１６は前記タイ
ミング信号発生回路１５からのタイミングクロツ
ク信号をカウントしつつマルチプレクサ１４を介
してリフレツシユメモリ１３に格納されている表
示データの読出しアドレスを指定する。前記リフ
レツシユメモリ１３の表示データの各アドレスは
前記両表示装置６，９の画面上の文字表示位置と
１対１に対応しており、各表示データ毎に表示禁
止ビツト設定メモリMbが付加されている。すな
わちリフレツシユメモリ１３におけるデータ幅を
８ビツトとし、そのうち７ビツトをコード化され
た表示データの格納部とし、残りの１ビツトを表
示禁止ビツト設定メモリMbとしている。前記リ
フレツシユメモリ１３からアドレスカウンタ１６
によるアドレス指定によつて読出された表示デー
タや前記キヤラクタジエネレータ２０で画面表示
に対応した表示データに変換し、さらに前記並列
−直列変換器２１でシルアルな表示データに変換
している。前記キヤラクタジエネレータ２０は前
記リフレツシユメモリ１３と同様前記アドレスカ
ウンタ１６により制御され、リフレツシユメモリ
１３のデータ読出しと同期してデータ変換を行な
つている。また前記リフレツシユメモリ１３から
の表示データの読出し時その表示データに付加さ
れた表示禁止ビツト設定メモリMbのビツト信号
が前記フリツプフロツプ２２に供給されている。
前記フリツプフロツプ２２は前記タイミング信号
発生回路１５から出力される１文字表示タイミン
グ信号によつて前記ビツト信号を取込むもので、
そのビツト信号が〓１”、すなわち表示禁止ビツ
ト設定メモリMbに表示禁止ビツトがセツトされ
ているときにセツトされそのセツト信号を表示禁
止信号として前記ゲート回路２３のインバータ２
４を介してアンドゲート２５の一方の入力端に供
給している。前記並列−直列変換器２１は前記フ
リツプフロツプ２２と同様、前記タイミング信号
発生回路１５から出力される１文字表示タイミン
グ信号によつて表示データをロードして変換する
もので、シリアルな表示データをバツフアレジス
タ２６に直接供給するとともに前記ゲート回路２
３におけるアンドゲート２５の他方の入力端子を
介してバツフアレジスタ２７に供給している。前
記両バツフアレジスタ２６，２７には同時に前記
タイミング信号発生回路１５から水平同期信号が
入力されている。前記バツフアレジスタ２６は入
力された表示データと水平同期信号を前記オペレ
ータ用表示装置６に供給し、前記バツフアレジス
タ２７は入力された表示データと水平同期信号を
前記客用表示装置９に供給している。

このような構成の本発明実施例装置においては
タイミング信号発生回路１５からのタイミングク
ロツク信号をアドレスカウンタ１６がカウント
し、そのアドレスカウンタ１６出力によつてリフ
レツシユメモリ１３のアドレスが順次指定されリ
フレツシユメモリ１３から表示データが順次読出
されてキヤラクタジエネレータ２０に供給され
る。一方、表示データに付加された表示禁止ビツ
ト設定メモリMbのビツト信号がフリツプフロツ
プ２２に供給される。キヤラクタジエネレータ２
０では表示データが画面表示に対応した表示デー
タに変換され、さらに並列−直列変換器２１で第
３図のａで示すようなシリアルな表示データに変
換されて出力される。今、リフレツシユメモリ１
３から読出される表示データに表示禁止ビツトが
設定されているとするとフリツプフロツプ２２は
第３図のｅに示すようなタイミング信号発生回路
１５からの１文字タイミング信号に同期してセツ
トされ１文字の表示データの出力期間中第３図の
ｂに示すような表示禁止信号を出力する。しかし
てこの表示禁止信号によつてゲート回路２３のゲ
ートが閉じられる。これによつて並列−直列変換
器２１からの表示データはゲート回路２３のゲー
トが閉じている間第３図のｃに示すようにバツフ
アレジスタ２７に供給されることはない。一方バ
ツフアレジスタ２６へは並列−直列変換器２１か
らの表示データがそのまま供給される。なお、両
バツフアレジスタ２６，２７には第３図のｄに示
すような水平同期信号が供給される。しかしてオ
ペレータ用表示装置６にはリフレツシユメモリ１
３に格納されている表示データにしたがつた画面
表示が行なわれるが客用表示装置９には表示禁止
ビツトが付加されている表示データを除く画面表
示が行なわれる。

したがつて例えばオペレータ用表示装置６で第
４図のａに示すように登録された金額データや合
計データのみでなく「カゼイ」「＋ゼイ」等の業
務に必要な事項や「ツギノソウサ」「カゼイキー」
「ゴウケイキー」等の操作手順について表示して
も客用表示装置９では第４図のｂに示すように客
に必要な金額データや合計データのみを表示させ
ることが容易にできる。

このように表示禁止ビツト設定メモリMb、フ
リツプフロツプ２２及びゲート回路２３を付加す
るのみの簡単な構成で１つの表示制御回路１２で
オペレータ用表示装置６と客用表示装置９との内
容を異ならせて表示させることができる。

しかもリフレツシユメモリ１３を各表示装置
６，９に共通とし、かつそのリフレツシユメモリ
１３に格納される８ビツトデータのうち７ビツト
を表示データとし、１ビツトを表示禁止ビツトを
セツトする表示禁止ビツト設定メモリMbとして
いるので、メモリ容量の増大を極力抑えることが
できる。

次にこの発明の他の実施例を図面を参照して説
明する。なお前記実施例と同一部分には同一符号
を付して詳細な説明は省略する。

これは第５図に示すようにリフレツシユメモリ
１３の表示データに客用の表示禁止ビツト設定メ
モリMb₁（＝Mb）とともにオペレータ用の表示禁
止ビツト設定メモリMb₂を付加し、かつその表示
禁止ビツト設定メモリMb₂のビツト状態をチエツ
クするフリツプフロツプ２８を設けるとともにそ
のフリツプフロツプ２８のセツト出力に応動して
並列−直列変換器２１からの表示データのバツフ
アレジスタ２６への供給を禁止するインバータ２
９と２入力用アンドゲート３０からなるゲート回
路３１を設けたものである。

このようにすることによつて客用の表示装置９
には表示させるがオペレータ用表示装置６には表
示させない、例えば「マイドアリガトウゴザイマ
ス」等のメツセージ表示ができる。

なお、このものにおいても前記実施例と同様の
効果が得られるものである。

なお、前記実施例では１文字毎の表示データに
表示禁止ビツト設定メモリを付加させたものにつ
いて述べたがかならずしもこれに限定されるもの
ではなく、文字１行分毎の表示データに表示禁止
ビツト設定メモリを付加して、１行分の文字をす
べて表示禁止させるようにしてもよい。

また前記実施例では表示装置としてCRT式の
ものを使用したがかならずしもこれに限定される
ものではなく、例えば液晶式のものやプラズマ式
のものを使用してもよい。

また、前記実施例では表示装置を２台使用した
ものについて述べたがかならずしもこれに限定さ
れるものではなく、３台以上使用したものであつ
てもよい。

〔発明の効果〕

以上、この発明によれば共通の制御回路によつ
て複数の表示装置の表示制御を行なうものにおい
て、簡単な構成で各表示装置のうちの一部の表示
装置の表示を残りの表示装置の表示と異ならせる
ことができ、しかもメモリ容量の増大を極力抑え
ることができる表示制御装置を提供できるもので
ある。

【図面の簡単な説明】

第１図ないし第４図はこの発明の一実施例を示
すもので、第１図は外観を示す斜視図、第２図は
ブロツク図、第３図は各部の出力波形図、第４図
は表示例を示し、ａはオペレータ用表示装置の表
示面、ｂは客用表示装置の表示図、第５図はこの
発明の他の実施例を示すブロツク図である。 ６……オペレータ用表示装置、９……客用表示
装置、１３……リフレツシユメモリ、１５……タ
イミング信号発生回路、１６……アドレスカウン
タ、２０……キヤラクタジエネレータ、２２，２
８……フリツプフロツプ、２３，３１……ゲート
回路。

Claims (1)

1. 【特許請求の範囲】 １ リフレツシユメモリに格納された表示データ
   を順次アドレスを指定して読出し、その読出した
   表示データをキヤラクタジエネレータで画面表示
   に対応した表示データに変換して複数の表示装置
   へ出力する表示制御装置において、前記リフレツ
   シユメモリを前記各表示装置に共通のメモリと
   し、そのリフレツシユメモリの表示データに付加
   されたビツト信号を表示禁止ビツトとしてセツト
   する表示禁止ビツト設定メモリと、上記リフレツ
   シユメモリから表示データが読出される毎にその
   表示データに付加された上記表示禁止ビツト設定
   メモリの内容をチエツクし、その設定メモリに表
   示禁止ビツトがセツトされているとき対応する表
   示データの読出し期間中表示禁止信号を出力する
   手段と、この手段からの表示禁止信号に応動して
   前記各表示装置のうちの１又は複数の表示装置へ
   の表示データの供給を禁止する手段とを具備した
   ことを特徴とする表示制御装置。 ２ 表示禁止ビツト設定メモリを１文字の表示デ
   ータ毎に付加したことを特徴とする特許請求の範
   囲第１項記載の表示制御装置。 ３ 表示禁止ビツト設定メモリを画面１行分の表
   示データ毎に付加したことを特徴とする特許請求
   の範囲第１項記載の表示制御装置。