JPS6155688A

JPS6155688A - グラフイツクデイスプレイ方法および装置

Info

Publication number: JPS6155688A
Application number: JP59176761A
Authority: JP
Inventors: 吉川　光夫; 横山　雅弘; 仙田　修一
Original assignee: Hitachi Ltd; Hitachi Process Computer Engineering Inc
Current assignee: Hitachi Ltd; Hitachi Information and Control Systems Inc
Priority date: 1984-08-27
Filing date: 1984-08-27
Publication date: 1986-03-20
Also published as: JPH0318718B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（発明の利用分野ン本発明は、表示画面上のドツト単位の表示情報を記憶す
るプレームメモリを有するグクフィックディスプレイ方
法および装置に関するものである。

（発明の背景）最近、ワープロ，パソコン，ワークステーシ言ン等にお
いて、グラフィックディスプレイが頻繁に使用されるよ
うになってきた。

第１図は、グ２プイックディスプレイの表示原理を示し
た概念図である。

ユーザが、直接書き込めるｉ＆理空間セグメントパッフ
ァ１３０に、その利用目的に応じて、アブリケーシ璽ン
より、必要な図形データ（例えば、線分の始点，終点，
円の中心座標，半径など）と、ディスプレイ（例えば、
力２ーブラウン管）１３８上に表示したいｍ囲（図中に
、符号１４０で示す）とを指定する。

この内容な屓次読出し、グラフィックプロセッサ１３１
　Ｋよって・座標変換およびクリッピング（切出しン処
理を行う。

このようにして、切り出されたデータ　１３２は、直線
発生器１３３により画面上のドツト情報に変換され、フ
レームメモリ１３４　　Ｋ書込まれる。フレームメモリ
１３４　は、例えば、　　１２８０Ｘ１０２４ドツトの
ものを８個組合せて構成される。

このフレームメモリ　１３４の内容は、画面上の表示色
を決定するためのカラールックアップテーブル　１３５
を通り、ディスプレイ１３８　に供給される。これによ
り、ディスプレイ１３８上罠は指定された図形などがカ
ラー表示される。

第２図は、第１図において、フレームメモリ１３４　お
よびカラールックアップテーブル　１３５によって力２
−表示を行なう原理を説明した概念図である。

フレームメモリ１３４　　には、光示画面に対応した画
面情報を、ビットイメージとして「０」。

「１」の符号で書き込む。

１枚のフレームメモリには、１ドツト当り１ビツトのデ
ータを記憶するので、第２図のような４枚構成のフレー
ムメモリでは、１ドツト当り４ビツトを記憶できる。つ
まり、この組合せで１６色の表示が可能とｒ（る。

ここで、実際のディスプレイ画面上の光示色を決定する
のは、カラールックアップテーブル１３５である。

すなわち、画面上のドツト位置に応じて、フレームメモ
リ１３４　　から並列に読出されたカラーインデックス
　００１１”　　は、並直変換器１３６によって、直列
データ（ＦＸＺ図の例では、”００１１’）に変換され
る。

前記直列データは、カラールックアップテーブル１３５
に、そのアドレスとして供給され、カラールックアップ
テーブル１３５からは、各原色ごとのデジタルカラー情
報が出力される。

第２図では、アドレス（００１１）に対応する赤。

緑、實の各デジタルカラー情報は、それぞれ’００００
’、”１１１１”、”００００’　であられされている
。

前記各デジタルカラーすＲ報は、それぞれ対応して設け
られたＤＡ変換器１３７Ｒ，１３７Ｇおよび１３７Ｂに
供給される。そしてそこでアナログ信号に変換され、デ
ィスプレイ　１３８　Ｋビデオ信号として送出される。

以上の説明および第１．第２図かられかるように、フレ
ームメモリがグクフィックディスプレイ執俊の中心であ
り、この構成および制御手段が、その価格および性能に
大きな影響を及ぼすことは明白である。

現在、フレームメモリに使用される記憶μ子としては、
フレームメモリに要求される容量が莫大なため１通常１
工、スタティックＲＡＭＫ比べてコストが約ｌ／３　　
以下であるダイナミックＲＡ　Ｍが採用されている。

しかしながら、ダイナミックＲＡＭはアクセス速度が遅
い欠点があり、これによりフレームメモリへの読み出し
、書き込み速度が遅いという欠点がある。

さらに、表示のための高速読出しを行なおうとすれば、
そのための余分なダイナミックＲＡＭが必要となり、コ
ストアップになりてしまうと−へう欠点があった。

これらの欠点について、第３図を参照してさらに詳細に
説明する。

第３図では、ダイナミックＲＡＭ（以後、ＤＲＡ？ｉ’
１と呼ぶ）としては、アクセス時間が　２６０ｎＳ仕様
の品物を使用しているものと仮定する。

表示分解能が、第１図および第２図に関して重連したよ
うに、横　１２８０ドツト、縦１０２４　ドツトの場合
、表示用ビデオ信号の周波数１言、約９ｎｓ／ドツトと
たいへん高周波である。

ところが・良く知られているように、ＤＲＡＭは、方式
的に、バイポーラＳ　ＲＡＭのように数１０ｎＳの速度
で読み出すことはできな〜１０以上のことから、メモリ
周辺のＩＣ動作遅れを考慮して、この図の例では、フレ
ームメモリ１３４からは、アドレス信号ＡＤＲ８にした
がりて３２ドツトずつをパラレルに、９×３２ドツト＝
２８８ｎＳ周期にて読み出している。

そして、読み出された信号は、３２ビツトラツチ１３７
に一時記憶した後に、パラシリ（並、直）変換器１３６
でシフトし、９ｎＳのビデオ信号として直列に出力する
ようにしている。

また、上位機器１３９　（例えば、第１図の直線発生器
１３３）からのアクセスも、同様にＩＣ動作遅れなどを
考慮して、　２８８　ｎｓ同周期行っている。

このため、横　１２８０　ドツト、縦　１０２４　ドツ
トを表示するには、現在もつとも大量に使用されており
、このために最も安価な６４ＫＸ１ビツト構成のＤＲＡ
Ｍを採用したとすると、容量的には２０個でちょうど満
足しているにもかかわらず、表示用とし、て３２ビツト
をパラレルに読み出す必要があるため、３２個のＤＲＡ
Ｍを必要とすることになる。

このことは、第１図および第２図罠示したような１枚の
フレームメモリごとに、１２個のＤＲＡＭが過剰に装備
されていることを意味する。

通常のグラフィックディスグレイ装置では、８枚のフレ
ームメモリを持たせる構成が多いので、全体では９６個
のＤＲＡＭが余分に組み込まれていることＶｒ、なる。

このために、従来のグラフィックディスプレイ装置では
コストを低減することが極めて困難であった。

また、前記のようｆ！　Ｄ　ＲＡ　Ｍの書込み、読出し
速度を上げるアクセス法として、ページモード方式が知
られている。前記ページモードについて。

第４図および第５図を参照して簡単に説明する。

第４図は１チップ形１ｉ４ＫＸＩＤＲＡＭのブロック図
、第５図１ｂ＋は通常アクセスモードの動作な説明する
ためのタイミングチャートであり、また第５図１ｂ＋は
本発明において使用するページ（アクセス）モードの動
作を説明するためのタイミングチャートである。

１チツグ形６４　ＫＸＩ　ＤＲＡＭ　１３４は、第４図
に示したように、メモリ部分１３４Ａ、外部から与えら
れるメモリアドレスＭＡＤＲを一時記憶するアドレスパ
ンツ７１３４　　Ｂ、ロウ（ＲＯＷ）アドレスセット信
号ＲＡＳ、カラム（ＣＯＬＵＭＮ）アドレスセット信号
ＣＡＳ、、ｔ５よび書込み／読出しタイミング信号ＷＥ
を一時記憶するバッファ１３４０％ならびに入力データ
Ｄｌｎ　および出力データＤｏｕｔを一時記憶するため
の人出力バッファ１３４Ｄｒｊとを含んでいる。

メモリアドレスＭＡＤＲは、例えば１６ビツトであられ
され、上位８ビツトがロウアドレス、下位８ビツトがカ
ラムアドレスを指示するものとす７＋− ロウまたは力２ムのメモリアドレスＭＡＤＲが、それぞ
れのセット信号ＲＡＳまたはＣＡＳＫ応じて、アドレス
バッファ１３４　Ｂにセットされると、これらのアドレ
スは、咳当するロウデコーダまたはカラムデコーダを介
して、メモリ１３４　Ａ上の特定の番地（位置）を指定
する。

通常のＤＲＡＭアドレス指定方式−すなわち・通常アク
セスモードｔｕｇいては、第５図（＆）に示すように、
セット信号ＲＡＳおよびＣＡＳがペア。

（対）の状態で発生される。

換言すれば、ロウおよびカラムアドレスを一組として指
定することによってメモリ部分１３４　Ａ上の特定番地
が指定される。

したがって、この場合は、ある特定番地を指定（アクセ
ス）するのく約２６０　ｎｓの時間を必要とする。

これ九対し、ページモードでは、第５図（ｂ）に示すよ
うに、一つのロウアドレスを指定し、これを固定または
保持したままで、カラムアドレスのみを次々に指定する
。

これにより、同一ロウアドレス上の相異なる力２ム位置
の番地がつぎつぎにアクセスされる。このようなページ
モードのアクセス方式によれば、通常モードに比べ約５
０チ早くアクセスできる。

すなわち、画面上の！ライン（ロウ方向ンが１．２８０
ドツＦで構成されるとすれば１通常アクセスモードでは
、１ラインのアクセスに、２６０ｎＳＸＬ２８０＝３３
１８００ｎＳを必要とするのに対し、ページ（アクセス
サイクルでは、１４５ｎＳＸ１．２８０＋１２５ｎＳｍ１８５．７２５
ｎＳしか必要としない。

しかし・　ＤＲＡＭの性質上、このページモードの持続
時間は、あまり長くてきｒｌいという問題がある。すな
わち、前記持続時間があまり長すぎると、その記憶デー
タが消滅してしｔうという欠点がある。

また、カラーインデックス（フレームメモリ）１３４（
Ｃ４出するビデオ旧号は、ディスプレイ上の隣接面ネ間
で、信号が速読しなければならないから、所定の時間間
隔で連続的に読出されなければならないことは明らかで
ある。

ところが、前記のように、ページモードの持続時間は、
あまり長くできないので、記憶データを保存するために
は、その許容時間内に、ロウアドレスを再度指定してや
らなければならない。

このように、Ｕ出し動作り途中にロウアドレスを挿入す
ると、その間はデータの出力ができずまたカラムアドレ
スを指定する間もデータの出力はできない。

したがって、前記ページモードをそのまま適用したので
は、明らかに、読出しデータが不連続となり、表示画百
の欠落を生ずるなどの欠点がある。

（目　　的）本発明は、前述の欠点を除去するためになされたもので
あり、その目的は、ＤＲＡＭを使用して可能な限り高速
な胱出しおよび書込みを実現し、これによってコスト低
減とアクセス速度向上を両！させることのできるグラフ
ィックディスプレイ方法および装置を提供することにあ
る。

（発明の概ｇｌ）本発明は、前記の目的を達成するために、ページモード
という、ＤＲＡＭの高速アクセス機能に着目し、この機
能を最大限有効に利用するための制御回路を設けた点に
特徴を有するものである。

また、木兄ＦＩＡは、ディスプレイへ送出するビデオ信
号を連続的に読み出すために、ロウアドレスを途中に挿
入しても、読み出しデータに連続性を持たせることを可
能とする、ＤＲＡＭのアドレス信号発生方法および手段
と、読み出しデータラッチ回路およびその制御方法およ
び回路を設けた点に特徴がある。

（発明の実施例）まず第一に、前述のように、ページモードを使用すると
、同一ロウ内でのカラムのアクセスサイクルが１４５ｎ
Ｓで済む。このため、ビデオ信号が９１１８と高速であ
りても・周辺ＩＣの動作時間遅延などを考慮して、２０
　ビット並列にデータを読み出せば、９ｎＳＸ２０＝１８０ｎＳ　　となり、この値は１４５
ｎＳ以上あり、マージンが３５ｎＳあるため十分間に合
うことになる。

したがりて、使用するＤＲＡＭ（６４ＫＸ１ビツト）の
個数は、画面容−：１１２８０Ｘ１０２４　　ドツトの
容量面から・は２０個で十分であり、またタイミノグ面
からも、ｚｏ＋ｎを用いれば十分にマージンがあり、問
題ないため、フレームメモリ１枚を２０個のＤＲＡＭで
構成することができる。

第６図は、本発明の一実施例の具体的な回路構成例であ
り、表示用データの読み出しについて、ページモードを
適用できるようにしたものである。

まず、各ブロックの機能について、以下に説明する。

１０は、上位から転送されるＲ１ｍＡＤ／ＷＲＩＴＥ（
読出し／書込み）アドレス１を、ロウアドレストカラム
アドレスとに分け、Ｒ／ＷＲ／Ｃ５ＥＬ（読出し／ｉＦ
込み・ａつ／カラム選択）信号２に応答してそのいずれ
か一方を出力する第１データセレクタである。

２０は１表示用アドレス２１の下位バイト（カラムアド
レス（相当する）を、ＤＩＲＰＡＤＤＲ（ｔ！！示アド
アドレスロック３１で１サイクル遅延させるための第１
アドレスラツチである。３０は、前記のように遅延させ
たアドレス２２を、さらに１サイクル遅延させる第２ア
ドレスラツチである。

４０は、ＤＩＳＰ　ＡＤＤＲＳＥＬ　　（表示用アドレ
スセレクタ）信号４１により、第１および第２アドレス
ラツチ２０　、３０　　の各出方アドレス２２゜２３０
中のいずれか一方の出力を選択する第２データセレクタ
であり、５ｏは、表示用アドレス・ロー／カラム選択信
号５０人に応答して、ロウ又はカラムアドレスのいずれ
か一方を出力する第３データセレクタである。

そして、６０は、上位からのアクセスを示す０ＮＬＮＳ
ＥＬ　信号５１により、ＤＲＡＭ　７０　へｔｖｒｙｖ
ｘとＬｒ、ＦｔＥＡＤ／ＷＲＩＴＥ　（Ｗｅ出し／書込
）用アドレスか表示用アドレスかを選択して出力する第
４データセレクタである。

９０は、ＤＲＡＭ７０　　よリパチレルに読出した表示
用データ（２０ビツト）を、ＤＩＳＰＤＡＴＡ（表示デ
ータ）クロック信号９１にてラッチする第１デ〜タラツ
チまたはレジスタであり、またＺｏｏは、第１デークラ
ツチ９０’の出力データ９２を１サイクル遅延する第２
データラツチ、すなわちレジスタである。

１１Ｑｊ’！、ＤＩＳＰＤＡＴＡＳＢＬ　　Ｃｍ示テー
タセレクタ）４３号１１１　　に応答して第１データ２
ツチ９０または第２データ２ツチ１００　の各う、チレ
ジスタ出力９２，１０１のいずれか一方を通す第５デー
タセレクタである。

１２０ｆ！、ＤＲＡＭ７０力１らの２０　ヒｙ　）　ｉ
４９　Ｌ／ルデータ、Ｔなイフｔ３第５データセレクタ
　１１０の出力１】２を入力とし、ＶＩＤＥＯ＜ビデオ
ンクロック１２１により、周ＪＩＪ］９　ｎ　ｓのシリ
アルなビデオ信号に変換するシフトレジスフである。

上位力１らの＃ＲＴＤＡＴＡ（書き込みデータ）７１は
、ｌＯビットずつＤＲＡＭ７０に与へられ、逆に上位へ
送出するデータは、１０ビット単位に、第６データセレ
クタ８ｏを介して、ＲＤＤＡ’ｒＡ（口出しデータ）８
１として上位へ送出される。

まｆｓ１ｒｊｎ記第６データセレクタ８０ｆｔ、ｆｔ（
）　ＤＡＴＡ８ＥＬ　（続出しデータ選択）信号８２に
よって制御される。

第７図に、第６図の実施例装置の各部の動作タイミング
を示す。基本タイミングは・符号　１２１のビデオクロ
ックと、ＤＲＡＭのサイクル用タイミングであるＤＩＳ
Ｐ　　ＡＤＤＲクロック侶号３１、セよびＤＩＳＰ　　
ＤＡＴＡクロック信号９１である。

第７図において、表示用アドレス２】としては。

１６　ビットを有し、上位がロウアドレス、下位がカラ
ムアドレスにそれぞれ指定された情報が供給される。

この情報を（ｍ　＋　ａ　）であられし１ｍがロウアド
レス（すなわら、上位８ビツト）であり、ｎがカラムア
ドレス（すなわち、下位８ビツト）であると仮定する。

この実施例では、ロウアドレスはｌライン足受り間一定
に保たれるが、カラムアドレスはｌずっ増加される。

したがって、（ｍ＋ｎ）＋（ｒｎ、ｎ−ｚ）。

（ｍ　＋　　ｎ＋２　　）＋　　・・・・・・−・−（
ｍ　、ｎ＋α−２）ｌ（ｒｒｌ＋　１＋ａ−１）　、　
（ｍ、　ｎ十α）　＋　（ｍ　Ｈｎ十〇＋１　）・・・
・・・・・　と、下位のカラムアドレスが順次アップす
るアドレス信号がＤＲＡＭ７０へＷ１次供給される。

前記宍示用アドレス信号２１のカラムアドレスは、第１
および第２アドレスラツチ２０．３０により、順次に１
サイクルづつ遅らされて、信号２２．２３となる。そし
て一方では、ロウおよびカラムアドレス切替信号２と、
ロウアドレスの切替信号、すｔわら　ＤＩＳＰ　　ＡＤ
ＤＲＳＥＬ　（１号４１を、第７図示のように与える。

これにより１　第３および第４データセレクタ５０．６
０　　は、その出力　５２．６２　　として、第７図の
ように、ロウアドレス（ｍ）を最初に与え、続いて、第
１アドレス２ツチ２０の出力信号２２をカラムアドレス
として（ｎ）、’（ｎ＋１）＋（ｎ＋２）・・・・・・
・・・（ｎ＋ａ−１）を順次に送出する。

つ望いて、Ｒ／Ｗ−Ｒ／Ｃ５ＥＬ２がロウ選択信号を出
力している間に、再変ロウアドレス（ｍ）を与え、その
後は、第２アドレス２ツチ３０の出力信号２３をカラム
アドレスとして（ｎ＋α）。

（ｎ＋α＋１）、・・・・・・・・・・・と与える。

すなわち、この実施例では、カラーディスプレイ１３Ｂ
の１水平走査期間中に（例えば、ＮＯ，の最初と中間点
とで）ロウアドレスを２回与えることになる。

一方、Ｄ１１ＡＭ７０　　へのロウアドレス、およびカ
ラムアドレスのセット信号ＲＡＳ　　ＣＡＳ７３゜７４
を、ｆＲ７図に示した信号７３　、７４　のタイミング
で与える。

以上により１．ＤＲＡＭ７０からは、各アドレス（ｍ＋
ｎ）＋（ｍ＋ｎ＋ＩＬ（ｍ＋ｎ＋２）−・−−−−（ｍ
＋＋１−１−ａ）。

（ｍａｎ＋α＋１）・・・・・・・・・・・・に対応し
た記憶データが、順次かつ連続的に読み出される。読み
出されたデータ８５　、８６１’！、ＤＩＳＰ　　ＤＡ
ＴＡクロック信号９１の制御の下で、１段、２段と、第
１勿よび第２データラッチ９０，１００　にラッチされ
、１サイクルづつ遅れて出力される。この波形が第６図
の信号９２．．１０１である。

このとき、第５データセレクタ１１０　の切換信号であ
るＤＩＳＰ　　ＤＡＴＡ　　ＳＥＬ　８号１１１　ｋ、
−第６図の同符号信号１１１の如く与えることにより、
信号１１２　のような連ｎデータ　ｒｍｒｎＪｒｒｍ＋
　ｎ＋ＩＪ　−−−−ｒｍ＋　ｎ＋ａＪ　＋　ｒｒｒ＋
＋　ｎ＋α十１」・・・・・・・・・　を取り出すこと
ができる。

これをシフトレジスタ１２０　　へ供給し、ＶＩＤＥＯ
クロック　１２１　によって読出すことにより、信号１
２２　のような連続ビデオ信号を出力することができる
。

以上のように、この実施例では、表示用アドレス中のカ
ラムアドレスを、１サイクル遅延させるアドレスラッチ
を設けると共に、読出しデータな同じく１サイクル遅延
させるデータラッチを設けたので、途中にロウアドレス
を挿入した結果不連続となったアドレスからでも、連続
したビデオ信号を取り出すことが可能となる。

なお、第６図の実施例では、上位からのＲＥＡＤ／ＷＲ
Ｉ　Ｔ　Ｅ　　時にはページモードを使用せず、第５図
で示した通常アクセスモードで読出し／書込みを行う方
式を用いている。

この場合％ｎＰｉＸｈｖ／ＷＲＩＴＥアドレス１は、Ｒ
／Ｗ−Ｒ／Ｃ５ＥＬ２　　忙したがって、データセレク
タ１０によりロウアドレスとカラムアドレスに分けられ
、シリアルに第４データセレクタ６０に与えられる。

書込みをするときは、ＷＲＴ　　ＤＡＴＡ　７１を該当
の信号ツインに乗せ、ＷＲＴＥＢＬ（ライトイネーブル
）信号７２を「１」にする。一方、読出し時には、第６
データセレクタ８０を介して、１０ビツトパラレルに読
み出すことができる。

なお、第６データセレクタ８０は、　ＲＤ　ＤＡＴＡＳ
ＥＬ（Ｕ号８２の制御により、ｌＯビットパラレルの読
出しデータ８５．８６を交互に選択して出力する。

第８図は、同様のページモードを、上位からの書き込み
時にも適用できるようにした、本発明の他の実施例の要
部を示すブロック図である。また、そのタイムチャート
を第９図に示している。

なお、これらの図におい°Ｃ１第６図および第７図と同
一の符号は、同一または同等部分をあられしている。

動作の説明のために、書込みアドレスとして上位アドレ
ス（すｔわら、ロウアドレス）が一定値（ａ＋であり、
下位アドレス（すｌわら、カラムアドレス）がｔｂ）　
、（ｂ　＋　１　）　、　（ｂ　＋　２　）・・・・・
・・・・　と連続したアドレスに、データｒＸＪ　ｒ　
　ｒＸ−ｚＪ　　。

１”Ｘ＋２Ｊ・・・・・・・・・を、ＷＳＴＢ　（書込
みストローブン信号１４で書き込む場合について考える
。

ＲＥＡＤ／ＷＲＩＴＥアドレス１中の下位−ずトわら、
ロウアドレスとＷＲＴ　　ＤＡＴＡ（７ｊ込みデータン
７１　は、アドレスラッチレジスタ５とデータフフチ７
５とで、１サイクルラツチしてずらすことにより−ＤＲ
ＡＭ７０へのアドレスとして信号１１を出力し、その時
のデータとして信号７６を出力する。

そして、タイミング発生器１５からの出力であるＷＲＴ
ＥＢＬ　　信号７２（その波形は、第９図に符号７２で
示す〕をＤＲＡＭ７０に与える　ことにより・前記デー
タｒＸＪ　、ｒＸ＋ｔＪ　、ｒＸ＋２Ｊ・・・・・・・
・・を屓次書込むことができる。

この実施例によれば、ページモードで、高速にデータの
書込みを行なうことができる。

（発明の効果）以上の説明から明らかなようＫ、本発明によれば、ＤＲ
ＡＭは最適容量にて構成することが可能となり、従来の
ように無駄なりＲＡＭを装備する必要がなくなるので、
大きなコスト低減が実現される。例えば、フレームメモ
リ８枚の構成では、６４に−ＤＲＡＭメモリを９６個減
らすことができる。

また、パラレル読み出しのビット数も減少できるので、
これに伴なって周辺回路も簡宰化でき、信頼性を向上す
ることができる。

さらに性能面では・表示用続出し速度や上位からの書込
み速度を、従来に比べて約１．５倍高速化することがで
きる。

すｔわら、従来は、例えば１２８０Ｘ１０２４　ドツト
の画面の場合、２６０ｎＳＸ１２８０Ｘ１０２４の時間を要したのに対し、本発明では１４５ｎＳｘ１２８０ｘ１０２４＋１２５ｎ８Ｘ２Ｘ１
０２４の時間で済むことになる。

【図面の簡単な説明】

第１図はグツフィックディスグレイの表示原理を説明す
るための概念図、Ｍ２図はフレームメモリによる力２−
表示の原理を説明するための概念図、第３図は従来のフ
レームメモリの構成を示すブ、ロック図・第４図は一般
的なりＲＡＭ　ｆ）構成を示すブロック図、＄Ｓ図（ａ
）　、　ｆｂ）は従ＪＩＦ）ＤＲＡＭへのアクセス法を
説明するためのタイミングチャート２第６図は本発明の
一実施例のブロック図、第７図は第５図の装置の動作を
示すタイミングチャート、第８図は本発明の他の実施例
のブロック図、１ｔ９図は第８図の装置の動作を示すタ
イムチャートである。５・・・アドレスラッチ、　　１ｏ・・・第１データセ
レクタ、　　１５・・・タイミング発生器、　　２ｏ・
・・第１アドレスラツチ、　　　３０・・・第２アドレ
スラツチ、　４０・・・第２データセレクタ、　５ｏ・
・・第３データセレクタ、　　　５１・・・上位からの
アクセス（ｆｆｉ号（ＯＮＥ、Ｎ　　５ＥＬ）、　　　
６０・−・第４データセレクク、　　７０・・・６４　
ＫＸ　１ビットＤＲＡＭ。

Claims

【特許請求の範囲】

（１）ディスプレイ用ＣＲＴをラスタースキャン方式で
走査し、一方、複数のダイナミックＲＡＭよりなり、前
記ＣＲＴ上への表示情報を、画面上のドット単位に記憶
しているフレームメモリから、その内容を所定の周期で
繰返し読出し、その読出し内容に基づいて、前記ＣＲＴ
上に所望の画像を表示するグラフィックディスプレイ方
法において、フレームメモリを構成する前記ダイナミッ
クＲＡＭをページモードでアクセスし、その際、メモリ
内容の保持可能期間内にロウアドレスを繰り返し発生し
、また一方、カラムアドレスを１サイクルずつ遅延させ
ておき、ロウアドレスが発生されたときは、前記のよう
に遅延されたカラムアドレスおよび遅延されないカラム
アドレスの中から、所要の連続アドレスが得られるもの
を選択して前記ダイナミックＲＡＭのアクセスを行なう
ことを特徴とするグラフィックディスプレイ方法。
（２）ラスタースキャンタイプのＣＲＴと、前記ＣＲＴ
上への表示情報を画面上のドット単位に記憶するための
、複数のダイナミックＲＡＭよりなるフレームメモリと
、前記フレームメモリの内容を所定の周期で繰返し読出
す手段と、前記のように読出された内容に基づいて前記
ＣＲＴを駆動制御し、前記内容を可視像としてその画面
上に表示する手段とを有するグラフィックディスプレイ
装置に於いて、前記ダイナミックＲＡＭをページモード
でアクセスするためのロウおよびカラムアドレスを発生
する手段と、カラムアドレスを１サイクルずつ順次に遅
延させるアドレスラッチ手段と、ロウアドレスの発生に
応じて、遅延されないカラムアドレスおよび遅延された
カラムアドレスの中から、所望のものを選択するアドレ
スセレクタと、選択されたカラムアドレスを前記ダイナ
ミックＲＡＭに送出する手段とを具備したことを特徴と
するグラフィックディスプレイ装置。
（３）さらに、前記ダイナミックＲＡＭに書込むべきデ
ータを、１サイクル遅延させるデータラッチ手段と、ロ
ウアドレスの発生に応じて、遅延されない読出しデータ
および遅延された読出しデータの中から、所望のものを
選択するデータセレクタと、選択されたデータを前記ダ
イナミックＲＡＭに供給する手段とを具備したことを特
徴とする前記特許請求の範囲第２項記載のグラフィック
ディスプレイ装置。
（４）ラスタースキャンタイプのＣＲＴと、前記ＣＲＴ
上への表示情報を画面上のドット単位に記憶するための
、複数のダイナミックＲＡＭよりなるフレームメモリと
、前記フレームメモリの内容を所定の周期で繰返し読出
す手段と、前記のように読出された内容に基づいて前記
ＣＲＴを駆動制御し、前記内容を可視像としてその画面
上に表示する手段とを有するグラフィックディスプレイ
装置に於いて、前記ダイナミックＲＡＭをページモード
でアクセスするためのロウおよびカラムアドレスを発生
する手段と、カラムアドレスを１サイクルずつ順次に遅
延させる複数のアドレスラッチ手段と、ロウアドレスの
発生に応じて、遅延されないカラムアドレスおよび遅延
されたカラムアドレスの中から、所望のものを選択する
アドレスセレクタと、選択されたカラムアドレスを前記
ダイナミックＲＡＭに送出する手段と、前記ダイナミッ
クＲＡＭから読出されたデータを１サイクル遅延させる
少なくとも一つのデータラッチと、ロウアドレスの発生
に応じて、遅延されない読出しデータおよび遅延された
読出しデータの中から、所望のものを選択するデータセ
レクタと、選択されたデータをビデオ信号として前記Ｃ
ＲＴに供給する手段とを具備したことを特徴とするグラ
フィックディスプレイ装置。
（５）さらに、前記ダイナミックＲＡＭに書込むべきデ
ータを、１サイクル遅延させるデータラッチ手段と、ロ
ウアドレスの発生に応じて、遅延されない読出しデータ
および遅延された読出しデータの中から、所望のものを
選択するデータセレクタと、送択されたデータを前記ダ
イナミックＲＡＭに供給する手段とを具備したことを特
徴とする前記特許請求の範囲第４項記載のグラフィック
ディスプレイ装置。