JPH07113822B2 - マイクロコンピユ−タ装置 - Google Patents
マイクロコンピユ−タ装置Info
- Publication number
- JPH07113822B2 JPH07113822B2 JP61005870A JP587086A JPH07113822B2 JP H07113822 B2 JPH07113822 B2 JP H07113822B2 JP 61005870 A JP61005870 A JP 61005870A JP 587086 A JP587086 A JP 587086A JP H07113822 B2 JPH07113822 B2 JP H07113822B2
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- JP
- Japan
- Prior art keywords
- display
- signal
- row
- memory
- dot pattern
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- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ブラウン管等を用いた表示装置に文字や記
号をラスタスキヤン方式で表示する表示制御回路を内蔵
したマイクロコンピユータ装置に関するものである。
号をラスタスキヤン方式で表示する表示制御回路を内蔵
したマイクロコンピユータ装置に関するものである。
第４図は従来の表示制御回路内蔵マイクロコンピユータ
の基本構成を示すブロツク図である。同図において、
（１）はこのマイクロコンピユータのCPUで、コード化
された文字データの表示専用リフレツシユメモリ（９）
への入出力を制御する。（３）は基本制御回路で、現在
表示しているポインタ（図示せず）を持ち、表示装置
（図示せず）におけるラスタスキヤンの水平同期信号及
び垂直同期信号に同期して、表示制御に必要なタイミン
グで信号を発生する。（４）はアドレス制御回路で、基
本制御回路（３）で発生されるタイミング信号に同期し
表示専用リフレツシユメモリ（９）にアクセスするため
のアドレス信号を発生する。表示専用リフレツシユメモ
リ（９）には文字や記号のコードが、１文字が１アドレ
ス位置にそれぞれ格納されている。（５）は文字パター
ン発生回路で、文字や記号のコードをアドレスとして、
その文字や記号のドツトパターンが格納されているパタ
ーンメモリ（図示せず）を読み出して文字のドツトパタ
ーンを発生する。
の基本構成を示すブロツク図である。同図において、
（１）はこのマイクロコンピユータのCPUで、コード化
された文字データの表示専用リフレツシユメモリ（９）
への入出力を制御する。（３）は基本制御回路で、現在
表示しているポインタ（図示せず）を持ち、表示装置
（図示せず）におけるラスタスキヤンの水平同期信号及
び垂直同期信号に同期して、表示制御に必要なタイミン
グで信号を発生する。（４）はアドレス制御回路で、基
本制御回路（３）で発生されるタイミング信号に同期し
表示専用リフレツシユメモリ（９）にアクセスするため
のアドレス信号を発生する。表示専用リフレツシユメモ
リ（９）には文字や記号のコードが、１文字が１アドレ
ス位置にそれぞれ格納されている。（５）は文字パター
ン発生回路で、文字や記号のコードをアドレスとして、
その文字や記号のドツトパターンが格納されているパタ
ーンメモリ（図示せず）を読み出して文字のドツトパタ
ーンを発生する。
アドレス制御回路（４）からのアドレス信号によつて表
示専用リフレツシユメモリ（９）から読み出された文字
コードが文字パターン発生回路（５）のパターンメモリ
に対するアドレスとなつてその文字のドツトパターンが
読み出される。
示専用リフレツシユメモリ（９）から読み出された文字
コードが文字パターン発生回路（５）のパターンメモリ
に対するアドレスとなつてその文字のドツトパターンが
読み出される。
（６）は出力制御回路で、文字パターン発生回路（５）
から読み出された文字のドツトパターン基本制御回路
（３）からのタイミング信号に応じて、ラスタスキヤン
方式によつて表示される形のビツトシリアルのビデオ信
号にして出力する。
から読み出された文字のドツトパターン基本制御回路
（３）からのタイミング信号に応じて、ラスタスキヤン
方式によつて表示される形のビツトシリアルのビデオ信
号にして出力する。
第５図は第４図のアドレス制御回路（４）の従来の回路
構成を示すブロツク図で、第５図において（７）はアド
レスカウンタ、（８）は一致回路である。また、図にお
いてＡは定数、Ｂはアドレスカウンタ（７）のクリア信
号、Ｃはアドレスカウンタ（７）のインクリメント信
号、Ｄは基本制御回路内の表示行ポインタでアドレス信
号の上位ビツトを決定する信号、Ｅは表示終了信号であ
る。
構成を示すブロツク図で、第５図において（７）はアド
レスカウンタ、（８）は一致回路である。また、図にお
いてＡは定数、Ｂはアドレスカウンタ（７）のクリア信
号、Ｃはアドレスカウンタ（７）のインクリメント信
号、Ｄは基本制御回路内の表示行ポインタでアドレス信
号の上位ビツトを決定する信号、Ｅは表示終了信号であ
る。
第６図は第５図の回路の制御によつて表示される表示例
を示す説明図で、説明を簡単にするため第１行と第２行
の表示だけを示し、各行10列に文字表示が行なわれると
する。
を示す説明図で、説明を簡単にするため第１行と第２行
の表示だけを示し、各行10列に文字表示が行なわれると
する。
第７図は第６図の表示に対応して使用される表示専用リ
フレツシユメモリ（９）のアドレスを示す。
フレツシユメモリ（９）のアドレスを示す。
次に第４図乃至第７図を参照して第５図の回路の動作を
説明する。表示に先だつて、１画面に表示する文字（こ
の例ではＡからＴまでの20文字）のコードは、全て表示
専用リフレツシユメモリ（９）の対応するアドレス（こ
の例では00から19）に、CPU（１）によつて格納され
る。まず、第１行目の表示位置を検出した基本制御回路
（３）からの信号Ｂにより、アドレスカウンタ（７）は
クリアされ０となりアドレス信号の下位には０が、また
アドレス信号の上位には、第１行を示す、表示行ポイン
タの値０が、それぞれ出力され、表示専用リフレツシユ
メモリ（９）のアドレス00、つまり第１行第１列の文字
Ａのコードが読み出される。そして、１文字毎に信号Ｃ
によりアドレスカウンタ（７）の内容は数値１ずつ増加
し、00,01,02,…（10進法表示、以下同じ）となる。一
方、終了アドレスを決定する定数Ａは、この例ではその
値は９なので、アドレスカウンタ（７）からの下位アド
レス信号が９になれば一致回路（８）は、基本制御回路
（３）へ表示終了信号Ｅを送る。アドレスカウンタ
（７）の内容は、信号Ｂによりクリアされて０にもど
る。これを１行を構成するラスタ走査線の本数分（これ
は、文字パターン発生回路（５）のパターンメモリに格
納されている１文字の大きさによつて決まる）くり返す
と、第１行目の表示が終了する。この間、信号Ｄは変化
せず、０のままである。次に基本制御回路（３）が第２
行目の表示位置を検出すると、再び信号Ｂによりアドレ
スカウンタ（７）はクリアされ０になり、信号Ｄは第２
行目の行表示ポインタの値である１になつているので、
表示専用リフレツシユメモリ（９）からアドレス10に記
憶されている文字Ｋの文字コードが読み出される。そし
て、また１文字毎に信号Ｃによりアドレスカウンタ
（７）が増加する。アドレスカウンタ（７）のアドレス
信号が定数Ａの値である９になれば、一致回路（８）
は、表示終了信号Ｅを送る。これを１行を構成するラス
タ走査線分くり返すと第２行目の表示が終了する。この
ようにして、１画面分の表示がおこなわれる。
説明する。表示に先だつて、１画面に表示する文字（こ
の例ではＡからＴまでの20文字）のコードは、全て表示
専用リフレツシユメモリ（９）の対応するアドレス（こ
の例では00から19）に、CPU（１）によつて格納され
る。まず、第１行目の表示位置を検出した基本制御回路
（３）からの信号Ｂにより、アドレスカウンタ（７）は
クリアされ０となりアドレス信号の下位には０が、また
アドレス信号の上位には、第１行を示す、表示行ポイン
タの値０が、それぞれ出力され、表示専用リフレツシユ
メモリ（９）のアドレス00、つまり第１行第１列の文字
Ａのコードが読み出される。そして、１文字毎に信号Ｃ
によりアドレスカウンタ（７）の内容は数値１ずつ増加
し、00,01,02,…（10進法表示、以下同じ）となる。一
方、終了アドレスを決定する定数Ａは、この例ではその
値は９なので、アドレスカウンタ（７）からの下位アド
レス信号が９になれば一致回路（８）は、基本制御回路
（３）へ表示終了信号Ｅを送る。アドレスカウンタ
（７）の内容は、信号Ｂによりクリアされて０にもど
る。これを１行を構成するラスタ走査線の本数分（これ
は、文字パターン発生回路（５）のパターンメモリに格
納されている１文字の大きさによつて決まる）くり返す
と、第１行目の表示が終了する。この間、信号Ｄは変化
せず、０のままである。次に基本制御回路（３）が第２
行目の表示位置を検出すると、再び信号Ｂによりアドレ
スカウンタ（７）はクリアされ０になり、信号Ｄは第２
行目の行表示ポインタの値である１になつているので、
表示専用リフレツシユメモリ（９）からアドレス10に記
憶されている文字Ｋの文字コードが読み出される。そし
て、また１文字毎に信号Ｃによりアドレスカウンタ
（７）が増加する。アドレスカウンタ（７）のアドレス
信号が定数Ａの値である９になれば、一致回路（８）
は、表示終了信号Ｅを送る。これを１行を構成するラス
タ走査線分くり返すと第２行目の表示が終了する。この
ようにして、１画面分の表示がおこなわれる。
従つて、従来の構成で２行10列の文字またはパターンを
表示しようとすれば、20個の表示専用リフレツシユメモ
リが必要であつた。
表示しようとすれば、20個の表示専用リフレツシユメモ
リが必要であつた。
以上のように従来の表示制御回路内蔵マイクロコンピユ
ータでは、表示しようとする各文字がその表示位置に対
応するアドレスの表示専用リフレツシユメモリに格納さ
れているので、複数行にわたる多量の文字を表示しよう
とすると文字数に応じた多量の表示専用リフレツシユメ
モリが必要で、マイクロコンピユータのチツプ面積を増
大させてしまう問題点があつた。
ータでは、表示しようとする各文字がその表示位置に対
応するアドレスの表示専用リフレツシユメモリに格納さ
れているので、複数行にわたる多量の文字を表示しよう
とすると文字数に応じた多量の表示専用リフレツシユメ
モリが必要で、マイクロコンピユータのチツプ面積を増
大させてしまう問題点があつた。
この発明は、上記のような問題点を解決するためになさ
れたもので、必要最小限の表示専用リフレツシユメモリ
で多量の文字を表示できる表示制御回路を内蔵したマイ
クロコンピユータを得ることを目的とする。
れたもので、必要最小限の表示専用リフレツシユメモリ
で多量の文字を表示できる表示制御回路を内蔵したマイ
クロコンピユータを得ることを目的とする。
この発明に係るマイクロコンピュータ装置は、表示画面
を構成する行数ｌより少ないｍ行分（l,mは所定の正整
数）の記憶容量を有し、画面表示すべきドットパターン
に対応するコードを記憶する表示用メモリと、上記コー
ドに対応するドットパターンを発生するドットパターン
発生手段と、上記ドットパターンをラスタースキャン方
式により表示するための表示制御手段と、上記ｌ行のう
ちの１行の表示が終了するとともに割り込み信号を出力
する割り込み手段と、現在表示している行が第何行であ
るかを示す表示行ポインタ信号を発生する表示行ポイン
タ信号発生手段と、上記割り込み手段により出力された
割り込み信号により、上記表示行ポインタ信号発生手段
により発生された表示行ポインタ信号を参照して、次に
上記表示用メモリからのコードが上記表示制御手段に読
み出されるまでに上記表示用メモリを書き換える中央処
理装置とを備えるようにしたものである。
を構成する行数ｌより少ないｍ行分（l,mは所定の正整
数）の記憶容量を有し、画面表示すべきドットパターン
に対応するコードを記憶する表示用メモリと、上記コー
ドに対応するドットパターンを発生するドットパターン
発生手段と、上記ドットパターンをラスタースキャン方
式により表示するための表示制御手段と、上記ｌ行のう
ちの１行の表示が終了するとともに割り込み信号を出力
する割り込み手段と、現在表示している行が第何行であ
るかを示す表示行ポインタ信号を発生する表示行ポイン
タ信号発生手段と、上記割り込み手段により出力された
割り込み信号により、上記表示行ポインタ信号発生手段
により発生された表示行ポインタ信号を参照して、次に
上記表示用メモリからのコードが上記表示制御手段に読
み出されるまでに上記表示用メモリを書き換える中央処
理装置とを備えるようにしたものである。
この発明においては上述のように構成したので、画面表
示しようとするドットパターンの個数が増加してもチッ
プ上の回路面積は一定に抑えられる。
示しようとするドットパターンの個数が増加してもチッ
プ上の回路面積は一定に抑えられる。
以下、この発明の一実施例を図について説明する。第１
図および第２図はこの発明の一実施例を示すブロツク図
であつて、従来の回路を示す第４図および第５図にそれ
ぞれ対応し、第４図および第５図と同一符号は同一又は
相当部分を示し、同一ローマ字は同一信号を示す。第１
図において、（２）は１行を表示できるだけの大きさを
持つた１行表示専用リフレツシユメモリ、また、INTは
基本制御回路（３）からCPU（１）への割りこみ信号、
Ｄは第４図と同様の現在表示している行を示す信号であ
る。
図および第２図はこの発明の一実施例を示すブロツク図
であつて、従来の回路を示す第４図および第５図にそれ
ぞれ対応し、第４図および第５図と同一符号は同一又は
相当部分を示し、同一ローマ字は同一信号を示す。第１
図において、（２）は１行を表示できるだけの大きさを
持つた１行表示専用リフレツシユメモリ、また、INTは
基本制御回路（３）からCPU（１）への割りこみ信号、
Ｄは第４図と同様の現在表示している行を示す信号であ
る。
第３図は第１図および第２図の回路の制御によつて第６
図の表示をする場合に対応する１行表示専用リフレツシ
ユメモリ（２）のアドレスを示す。
図の表示をする場合に対応する１行表示専用リフレツシ
ユメモリ（２）のアドレスを示す。
次に第１図および第２図の回路の動作について説明す
る。まず、第１行の表示に先立つて、第１行に表示する
文字ＡからＪまでの文字コードが１行表示専用リフレツ
シユメモリ（２）の対応するアドレス０から９に、CPU
（１）によつて格納される。第１行目の表示位置を検出
した基本制御回路（３）からの信号Ｂにより、アドレス
カウンタ（７）はクリアされ０となり、１行表示専用リ
フレツシユメモリ（２）のアドレス０に格納されている
文字Ａの文字コードが読み出される。そして１文字毎に
信号Ｃによりアドレスカウンタ（７）の内容は数値１ず
つ増加し、アドレスカウンタ（７）からのアドレス信号
が定数Ａの値９に等しくなれば一致回路（８）は、基本
制御回路（３）へ表示終了信号Ｅを送る。アドレスカウ
ンタ（７）の内容は信号Ｂによりクリアされて０に戻
る。これを１行を構成するラスタ走査線の本数分くり返
すと、第１行の表示が終了する。このとき基本制御回路
（３）は信号INTを出力する。CPU（１）は信号INTを受
け付けると割込みプログラムにより表示行ポインタ信号
Ｄを参照しながら１行表示専用リフレツシユメモリ
（２）に第２行の内容（文字ＫからＴの文字コード）を
書き込んでいる。そして基本制御回路（３）が次の表示
位置を検出すると、信号Ｂにより、アドレスカウンタ
（７）は再び０となり、１行表示専用リフレツシユメモ
リ（２）からアドレス０に新しく格納されている文字Ｋ
の文字コードが読み出される。そして、１文字毎に信号
Ｃによりアドレスカウンタ（７）の数値は１ずつ増加
し、アドレスカウンタ（７）のアドレス信号が定数Ａの
値である９になれば、一致回路（８）は、表示終了信号
Ｅを送る。これを１行構成するラスタ走査線分くり返す
と第２行目の表示が終了する。このようにして、１画面
分の表示がおこなわれる。
る。まず、第１行の表示に先立つて、第１行に表示する
文字ＡからＪまでの文字コードが１行表示専用リフレツ
シユメモリ（２）の対応するアドレス０から９に、CPU
（１）によつて格納される。第１行目の表示位置を検出
した基本制御回路（３）からの信号Ｂにより、アドレス
カウンタ（７）はクリアされ０となり、１行表示専用リ
フレツシユメモリ（２）のアドレス０に格納されている
文字Ａの文字コードが読み出される。そして１文字毎に
信号Ｃによりアドレスカウンタ（７）の内容は数値１ず
つ増加し、アドレスカウンタ（７）からのアドレス信号
が定数Ａの値９に等しくなれば一致回路（８）は、基本
制御回路（３）へ表示終了信号Ｅを送る。アドレスカウ
ンタ（７）の内容は信号Ｂによりクリアされて０に戻
る。これを１行を構成するラスタ走査線の本数分くり返
すと、第１行の表示が終了する。このとき基本制御回路
（３）は信号INTを出力する。CPU（１）は信号INTを受
け付けると割込みプログラムにより表示行ポインタ信号
Ｄを参照しながら１行表示専用リフレツシユメモリ
（２）に第２行の内容（文字ＫからＴの文字コード）を
書き込んでいる。そして基本制御回路（３）が次の表示
位置を検出すると、信号Ｂにより、アドレスカウンタ
（７）は再び０となり、１行表示専用リフレツシユメモ
リ（２）からアドレス０に新しく格納されている文字Ｋ
の文字コードが読み出される。そして、１文字毎に信号
Ｃによりアドレスカウンタ（７）の数値は１ずつ増加
し、アドレスカウンタ（７）のアドレス信号が定数Ａの
値である９になれば、一致回路（８）は、表示終了信号
Ｅを送る。これを１行構成するラスタ走査線分くり返す
と第２行目の表示が終了する。このようにして、１画面
分の表示がおこなわれる。
従がつて、本発明による構成では、例えば２行10列の表
示を行なう場合、従来20個必要であつた表示専用リフレ
ツシユメモリが、１行表示分の10個でよく、チツプ面積
に占める表示専用メモリの領域は半分になる。
示を行なう場合、従来20個必要であつた表示専用リフレ
ツシユメモリが、１行表示分の10個でよく、チツプ面積
に占める表示専用メモリの領域は半分になる。
なお、上記実施例では説明の便宜上２行表示について説
明したが３行以上の表示にこの発明を適用できることは
申すまでもなく、何行にもわたる多量の表示になるほ
ど、この発明の効果は大きくなる。
明したが３行以上の表示にこの発明を適用できることは
申すまでもなく、何行にもわたる多量の表示になるほ
ど、この発明の効果は大きくなる。
以上のように、この発明に係るマイクロコンピュータ装
置によれば、表示画面を構成する行数ｌより少ないｍ行
分（l,mは所定の正整数）の記憶容量を有し、画面表示
すべきドットパターンに対応するコードを記憶する表示
用メモリと、上記コードに対応するドットパターンを発
生するドットパターン発生手段と、上記ドットパターン
をラスタースキャン方式により表示するための表示制御
手段と、上記ｌ行のうちの１行の表示が終了するととも
に割り込み信号を出力する割り込み手段と、現在表示し
ている行が第何行であるかを示す表示行ポインタ信号を
発生する表示行ポインタ信号発生手段と、上記割り込み
手段により出力された割り込み信号により、上記表示行
ポインタ信号発生手段により発生された表示行ポインタ
信号を参照して、次に上記表示用メモリからのコードが
上記表示制御手段に読み出されるまでに上記表示用メモ
リを書き換える中央処理装置とを備えるようにしたの
で、表示画面が増大しても小さいチップ面積で画面表示
が可能で、コストダウンが可能なものが得られる効果が
ある。
置によれば、表示画面を構成する行数ｌより少ないｍ行
分（l,mは所定の正整数）の記憶容量を有し、画面表示
すべきドットパターンに対応するコードを記憶する表示
用メモリと、上記コードに対応するドットパターンを発
生するドットパターン発生手段と、上記ドットパターン
をラスタースキャン方式により表示するための表示制御
手段と、上記ｌ行のうちの１行の表示が終了するととも
に割り込み信号を出力する割り込み手段と、現在表示し
ている行が第何行であるかを示す表示行ポインタ信号を
発生する表示行ポインタ信号発生手段と、上記割り込み
手段により出力された割り込み信号により、上記表示行
ポインタ信号発生手段により発生された表示行ポインタ
信号を参照して、次に上記表示用メモリからのコードが
上記表示制御手段に読み出されるまでに上記表示用メモ
リを書き換える中央処理装置とを備えるようにしたの
で、表示画面が増大しても小さいチップ面積で画面表示
が可能で、コストダウンが可能なものが得られる効果が
ある。
第１図はこの発明の一実施例によるマイクロコンピュー
タ装置の基本構成を示すブロツク図、第２図は第１図の
アドレス制御回路の回路構成を示すブロツク図、第３図
はこの発明の一実施例による第６図の表示に対応する１
行表示専用リフレツシユメモリのアドレスを示す説明
図、第４図は従来の表示装置の基本構成を示すブロツク
図、第５図は第４図のアドレス制御回路の従来の回路構
成を示すブロツク図、第６図は第１図または第４図の回
路の制御によつて表示される表示例を示す説明図、第７
図は第６図の表示に対応する従来の表示専用リフレツシ
ユメモリのアドレスを示す説明図。 図において、（１）はマイクロコンピユータのCPU、
（２）は１行表示専用リフレツシユメモリ、（３）は基
本制御回路、（４）はアドレス制御回路、INTは割りこ
み信号、Ｄは表示行ポインタの信号である。 尚、各図中同一符号は同一又は相当部分を示す。
タ装置の基本構成を示すブロツク図、第２図は第１図の
アドレス制御回路の回路構成を示すブロツク図、第３図
はこの発明の一実施例による第６図の表示に対応する１
行表示専用リフレツシユメモリのアドレスを示す説明
図、第４図は従来の表示装置の基本構成を示すブロツク
図、第５図は第４図のアドレス制御回路の従来の回路構
成を示すブロツク図、第６図は第１図または第４図の回
路の制御によつて表示される表示例を示す説明図、第７
図は第６図の表示に対応する従来の表示専用リフレツシ
ユメモリのアドレスを示す説明図。 図において、（１）はマイクロコンピユータのCPU、
（２）は１行表示専用リフレツシユメモリ、（３）は基
本制御回路、（４）はアドレス制御回路、INTは割りこ
み信号、Ｄは表示行ポインタの信号である。 尚、各図中同一符号は同一又は相当部分を示す。
Claims (2)
- 【請求項１】表示画面を構成する行数ｌより少ないｍ行
分（l,mは所定の正整数）の記憶容量を有し、画面表示
すべきドットパターンに対応するコードを記憶する表示
用メモリと、 上記コードに対応するドットパターンを発生するドット
パターン発生手段と、 上記ドットパターンをラスタースキャン方式により表示
するための表示制御手段と、 上記ｌ行のうちの１行の表示が終了するとともに割り込
み信号を出力する割り込み手段と、 現在表示している行が第何行であるかを示す表示行ポイ
ンタ信号を発生する表示行ポインタ信号発生手段と、 上記割り込み手段により出力された割り込み信号によ
り、上記表示行ポインタ信号発生手段により発生された
表示行ポインタ信号を参照して、次に上記表示用メモリ
からのコードが上記表示制御手段に読み出されるまでに
上記表示用メモリを書き換える中央処理装置とを備えた
ことを特徴とするマイクロコンピュータ装置。 - 【請求項２】上記表示用メモリは、表示画面の１行分の
記憶容量を持つものであることを特徴とする特許請求の
範囲第１項記載のマイクロコンピュータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61005870A JPH07113822B2 (ja) | 1986-01-13 | 1986-01-13 | マイクロコンピユ−タ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61005870A JPH07113822B2 (ja) | 1986-01-13 | 1986-01-13 | マイクロコンピユ−タ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62163093A JPS62163093A (ja) | 1987-07-18 |
| JPH07113822B2 true JPH07113822B2 (ja) | 1995-12-06 |
Family
ID=11622969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61005870A Expired - Lifetime JPH07113822B2 (ja) | 1986-01-13 | 1986-01-13 | マイクロコンピユ−タ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07113822B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5674738A (en) * | 1979-11-21 | 1981-06-20 | Toshiba Corp | Transfer system of display data |
| JPS57182786A (en) * | 1981-05-06 | 1982-11-10 | Ricoh Kk | Crt display system by direct memory access |
| JPS6095580A (ja) * | 1983-10-31 | 1985-05-28 | Olympus Optical Co Ltd | 磁気ブラシクリ−ニング装置 |
-
1986
- 1986-01-13 JP JP61005870A patent/JPH07113822B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62163093A (ja) | 1987-07-18 |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| EXPY | Cancellation because of completion of term |