JP2001013222A - 波形生成回路 - Google Patents
波形生成回路Info
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
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Abstract
(57)【要約】
【課題】 出力データとして生成される波形の種類を増
やすと共に、波形の有効利用を図る。 【解決手段】 本発明の波形生成回路はデータセレクタ
（１０５）と、エッジセレクタ（１０７、１０９）とを
含む。データセレクタ（１０５）は、ビット数が等しい
２つのデータを入力データ（１１１，１１３）として入
力し、入力された２つのデータの総ビット数（２Ｎ）を
設定値（α）に基づいて２分する。エッジセレクタ（１
０７）は、タイミングエッジ（１１７）に応答して、上
記２分された総ビット数の一方である第１データ（１１
５）に対応する波形を出力波形（１１９）として生成す
る。エッジセレクタ（１０９）は、タイミングエッジ
（１２３）に応答して上記２分された総ビット数の他方
である第２データ（１２１）に対応する波形を出力波形
（１２５）として生成する。
やすと共に、波形の有効利用を図る。 【解決手段】 本発明の波形生成回路はデータセレクタ
（１０５）と、エッジセレクタ（１０７、１０９）とを
含む。データセレクタ（１０５）は、ビット数が等しい
２つのデータを入力データ（１１１，１１３）として入
力し、入力された２つのデータの総ビット数（２Ｎ）を
設定値（α）に基づいて２分する。エッジセレクタ（１
０７）は、タイミングエッジ（１１７）に応答して、上
記２分された総ビット数の一方である第１データ（１１
５）に対応する波形を出力波形（１１９）として生成す
る。エッジセレクタ（１０９）は、タイミングエッジ
（１２３）に応答して上記２分された総ビット数の他方
である第２データ（１２１）に対応する波形を出力波形
（１２５）として生成する。
Description
【０００１】
【発明の属する技術分野】本発明は波形生成回路に関
し、特に半導体集積回路のテスタ等に適用され、データ
メモリの格納情報を利用して複数種類の波形を生成する
回路に関する。
し、特に半導体集積回路のテスタ等に適用され、データ
メモリの格納情報を利用して複数種類の波形を生成する
回路に関する。
【０００２】
【従来の技術】半導体集積回路のテスタ等の分野では、
テスト用の波形が必要とされる。この分野では複数種類
のテスト用波形が生成されることが要求される。
テスト用の波形が必要とされる。この分野では複数種類
のテスト用波形が生成されることが要求される。
【０００３】図３は、公知技術としての波形生成回路を
示すブロック構成図である。波形生成回路はパターンメ
モリ（データメモリ）２０１，２０３と、エッジセレク
タ２０５，２０９とにより構成される。従来の回路構成
では、各パターンメモリ（２０１，２０３）の各々に格
納されるデータのデータ幅（Ｎビット）で表現可能な種
類（２のＮ乗）の波形が生成される。
示すブロック構成図である。波形生成回路はパターンメ
モリ（データメモリ）２０１，２０３と、エッジセレク
タ２０５，２０９とにより構成される。従来の回路構成
では、各パターンメモリ（２０１，２０３）の各々に格
納されるデータのデータ幅（Ｎビット）で表現可能な種
類（２のＮ乗）の波形が生成される。
【０００４】パターンメモリ２０１及び２０３は、Ｎビ
ットのデータを格納する。エッジセレクタ２０５及び２
０９は、Ｎビットのデータ幅を有するデータ２０２及び
２０４を入力する。エッジセレクタ２０５、エッジセレ
クタ２０９は、タイミングエッジ２０７、タイミングエ
ッジ２１１に応答して各エッジを選択し、２のＮ乗種類
の波形を出力データ２１３、出力データ２１５として各
々生成する。
ットのデータを格納する。エッジセレクタ２０５及び２
０９は、Ｎビットのデータ幅を有するデータ２０２及び
２０４を入力する。エッジセレクタ２０５、エッジセレ
クタ２０９は、タイミングエッジ２０７、タイミングエ
ッジ２１１に応答して各エッジを選択し、２のＮ乗種類
の波形を出力データ２１３、出力データ２１５として各
々生成する。
【０００５】
【発明が解決しようとする課題】上記データ幅（Ｎビッ
ト）で表現可能な種類以上の波形を生成しようとする場
合、例えば図３に示される波形合成回路２１９を更に設
け、波形合成することで波形種類を増やすことができ
る。波形合成回路２１９はORゲート回路として機能し、
出力波形２１３と出力波形２１５との論理和に基づいて
出力波形２１７が生成される。この場合、出力波形２１
５のバリエーションは出力波形２１７のバリエーション
に含まれるため、出力波形２１７と出力波形２１５とを
別々に利用できない。
ト）で表現可能な種類以上の波形を生成しようとする場
合、例えば図３に示される波形合成回路２１９を更に設
け、波形合成することで波形種類を増やすことができ
る。波形合成回路２１９はORゲート回路として機能し、
出力波形２１３と出力波形２１５との論理和に基づいて
出力波形２１７が生成される。この場合、出力波形２１
５のバリエーションは出力波形２１７のバリエーション
に含まれるため、出力波形２１７と出力波形２１５とを
別々に利用できない。
【０００６】例えば、集積回路における複数のピンに波
形が供給される場合、多数ビットの波形の供給が求めら
れるピンと、少数ビットの波形の供給で良いピンとがあ
ることが、回路設計者側で予め認識されている場合があ
る。従って、多数ビットがエッジセレクタに入力され、
多数ビットに対応する波形バリエーションが増える一方
で、少数ビットに対応する波形も生成され、利用される
ことが望まれる。
形が供給される場合、多数ビットの波形の供給が求めら
れるピンと、少数ビットの波形の供給で良いピンとがあ
ることが、回路設計者側で予め認識されている場合があ
る。従って、多数ビットがエッジセレクタに入力され、
多数ビットに対応する波形バリエーションが増える一方
で、少数ビットに対応する波形も生成され、利用される
ことが望まれる。
【０００７】本発明の目的は、データメモリのデータ幅
に依存せずに、出力波形の種類を増やすことが可能な波
形生成回路を提供する事にある。又、本発明の他の目的
は、２つの出力データのうち、一方から生成される波形
の種類を増加すると共に、他方から生成される波形が上
記一方の波形のバリエーションに含まれず、波形の有効
利用を可能にする波形生成回路を提供する事にある。
に依存せずに、出力波形の種類を増やすことが可能な波
形生成回路を提供する事にある。又、本発明の他の目的
は、２つの出力データのうち、一方から生成される波形
の種類を増加すると共に、他方から生成される波形が上
記一方の波形のバリエーションに含まれず、波形の有効
利用を可能にする波形生成回路を提供する事にある。
【０００８】
【課題を解決するための手段】上記目的を達成する為に
本発明の波形生成回路は、複数のデータメモリ（１０
１，１０３）の各々に格納されたＮビットデータ（１１
１，１１３）に応答して、各々のＮビットデータによる
総ビット数（２Ｎ）を不均一に振分ける手段（１０５）
と、不均一に振分けられた総ビット数のデータ（１１
５，１２１）に基づいて波形を生成する手段（１０７，
１０９）とを備える事を特徴とする。
本発明の波形生成回路は、複数のデータメモリ（１０
１，１０３）の各々に格納されたＮビットデータ（１１
１，１１３）に応答して、各々のＮビットデータによる
総ビット数（２Ｎ）を不均一に振分ける手段（１０５）
と、不均一に振分けられた総ビット数のデータ（１１
５，１２１）に基づいて波形を生成する手段（１０７，
１０９）とを備える事を特徴とする。
【０００９】又、本発明の他の観点において本発明の波
形生成回路は分割部（１０５）と、第１波形部（１０
７）及び第２波形部（１０９）とを含む。分割部（１０
５）は、ビット数が等しい２つのデータを入力し、入力
された２つのデータ（１１１，１１３）の総ビット数
（２Ｎ）を設定値（α）に基づいて２分する。第１波形
部（１０７）は、第１エッジ信号（１１７）に応答して
上記２分された総ビット数の一方のデータ（１１５）を
第１波形（１１９）として生成する。第２波形部（１０
９）は、第２エッジ信号（１２３）に応答して上記２分
された総ビット数の他方のデータ（１２１）を第２波形
（１２５）として生成する。
形生成回路は分割部（１０５）と、第１波形部（１０
７）及び第２波形部（１０９）とを含む。分割部（１０
５）は、ビット数が等しい２つのデータを入力し、入力
された２つのデータ（１１１，１１３）の総ビット数
（２Ｎ）を設定値（α）に基づいて２分する。第１波形
部（１０７）は、第１エッジ信号（１１７）に応答して
上記２分された総ビット数の一方のデータ（１１５）を
第１波形（１１９）として生成する。第２波形部（１０
９）は、第２エッジ信号（１２３）に応答して上記２分
された総ビット数の他方のデータ（１２１）を第２波形
（１２５）として生成する。
【００１０】この場合、上記設定値（α）の絶対値は、
入力された２つのデータの各ビット数（Ｎ）以下の整数
に設定される（｜α｜≦Ｎ）。又、上記総ビット数（２
Ｎ）は、上記２分された総ビット数の各々が設定値
（α）に関して相対的（Ｎ＋α，Ｎ−α）となる様に２
分される。
入力された２つのデータの各ビット数（Ｎ）以下の整数
に設定される（｜α｜≦Ｎ）。又、上記総ビット数（２
Ｎ）は、上記２分された総ビット数の各々が設定値
（α）に関して相対的（Ｎ＋α，Ｎ−α）となる様に２
分される。
【００１１】上記構成とすることにより、２つの出力デ
ータの一方の波形の種類を増やすと共に、他方の波形も
利用できる。
ータの一方の波形の種類を増やすと共に、他方の波形も
利用できる。
【００１２】
【発明の実施の形態】本発明の実施の形態を添付図面と
対応して詳細に説明する。図１は、本発明の実施の形態
に係る波形生成回路を示すブロック構成図である。図１
に示される様に波形生成回路はパターンメモリ１０１，
１０３と、データセレクタ１０５と、エッジセレクタ１
０７，１０９とにより構成される。
対応して詳細に説明する。図１は、本発明の実施の形態
に係る波形生成回路を示すブロック構成図である。図１
に示される様に波形生成回路はパターンメモリ１０１，
１０３と、データセレクタ１０５と、エッジセレクタ１
０７，１０９とにより構成される。
【００１３】パターンメモリ（データメモリ）１０１，
１０３の各々にはどの様な波形を生成すべきかを決める
データが格納される。パターンメモリ１０１、１０３に
格納されたデータは、固定長Ｎビットのデータ幅を有す
る。
１０３の各々にはどの様な波形を生成すべきかを決める
データが格納される。パターンメモリ１０１、１０３に
格納されたデータは、固定長Ｎビットのデータ幅を有す
る。
【００１４】データセレクタ１０５は、パターンメモリ
１０１，１０３の各々に格納されたデータを入力データ
１１１、１１３として入力する。データセレクタ１０５
には、設定値として（α）が設定される。設定値αは、
入力データ１１１，１１３のデータ幅（Ｎビット）以下
の正数として設定される。或いは設定値αの絶対値は、
入力データ１１１，１１３のデータ幅以下の整数値に設
定される。
１０１，１０３の各々に格納されたデータを入力データ
１１１、１１３として入力する。データセレクタ１０５
には、設定値として（α）が設定される。設定値αは、
入力データ１１１，１１３のデータ幅（Ｎビット）以下
の正数として設定される。或いは設定値αの絶対値は、
入力データ１１１，１１３のデータ幅以下の整数値に設
定される。
【００１５】データセレクタ１０５は、入力データ１１
１，１１３の総ビット数（２Ｎ）を、データメモリ（エ
ッジセレクタ）の数だけ不均一に分割する。本実施の形
態では、２分された総ビット数は、設定値αに関して相
対的となる。即ち各入力データ幅Ｎは、設定値αに基づ
いて互いにデータ幅が離れ、Ｎ＋αとＮ−αとになる。
１，１１３の総ビット数（２Ｎ）を、データメモリ（エ
ッジセレクタ）の数だけ不均一に分割する。本実施の形
態では、２分された総ビット数は、設定値αに関して相
対的となる。即ち各入力データ幅Ｎは、設定値αに基づ
いて互いにデータ幅が離れ、Ｎ＋αとＮ−αとになる。
【００１６】エッジセレクタ１０７は、２分された一方
のデータ（Ｎ＋αビット）を示す第１データ１１５を入
力する。タイミングエッジ１１７は、Ｘ本のエッジトリ
ガを含む。エッジセレクタ１０７には、第１データ１１
５に対応する波形が予め対応付けされており、タイミン
グエッジ１１７に含まれるエッジトリガを選択的に入力
して波形の生成を行う。
のデータ（Ｎ＋αビット）を示す第１データ１１５を入
力する。タイミングエッジ１１７は、Ｘ本のエッジトリ
ガを含む。エッジセレクタ１０７には、第１データ１１
５に対応する波形が予め対応付けされており、タイミン
グエッジ１１７に含まれるエッジトリガを選択的に入力
して波形の生成を行う。
【００１７】エッジセレクタ１０７は、その出力段にＲ
Ｓフリップフロップ回路を含む。Ｘ本のエッジトリガ
が、ＲＳフリップフロップ回路のセット端子及びリセッ
ト端子に選択的に入力される様に予め割当てられる事に
より、第１データ１１５に予め対応付けされた波形が生
成される。
Ｓフリップフロップ回路を含む。Ｘ本のエッジトリガ
が、ＲＳフリップフロップ回路のセット端子及びリセッ
ト端子に選択的に入力される様に予め割当てられる事に
より、第１データ１１５に予め対応付けされた波形が生
成される。
【００１８】従って、第１データ１１５が（Ｎ＋α）ビ
ットである場合、エッジセレクタ１０７は、タイミング
エッジ１１７に応答して２の（Ｎ＋α）乗種類の出力波
形（出力データ）１１９を生成できる。
ットである場合、エッジセレクタ１０７は、タイミング
エッジ１１７に応答して２の（Ｎ＋α）乗種類の出力波
形（出力データ）１１９を生成できる。
【００１９】同様に、エッジセレクタ１０９は、２分さ
れた他方のデータ（Ｎ−αビット）を示す第２データ１
２１を入力する。タイミングエッジ１２３は、Ｘ本のエ
ッジトリガを含む。エッジセレクタ１０９には、第２デ
ータ１２１に対応する波形が予め対応付けされており、
タイミングエッジ１２３に含まれるエッジトリガを選択
的に入力して波形の生成を行う。
れた他方のデータ（Ｎ−αビット）を示す第２データ１
２１を入力する。タイミングエッジ１２３は、Ｘ本のエ
ッジトリガを含む。エッジセレクタ１０９には、第２デ
ータ１２１に対応する波形が予め対応付けされており、
タイミングエッジ１２３に含まれるエッジトリガを選択
的に入力して波形の生成を行う。
【００２０】エッジセレクタ１０９は、その出力段にＲ
Ｓフリップフロップ回路を含む。Ｘ本のエッジトリガ
が、ＲＳフリップフロップ回路のセット端子及びリセッ
ト端子に選択的に入力される様に予め割当てられる事に
より、第２データ１２１に予め対応付けされた波形が生
成される。
Ｓフリップフロップ回路を含む。Ｘ本のエッジトリガ
が、ＲＳフリップフロップ回路のセット端子及びリセッ
ト端子に選択的に入力される様に予め割当てられる事に
より、第２データ１２１に予め対応付けされた波形が生
成される。
【００２１】従って、第２データ１２１が（Ｎ−α）ビ
ットである場合、エッジセレクタ１０９は、タイミング
エッジ１２３に応答して２の（Ｎ−α）乗種類の出力波
形（出力データ）１２５を生成できる。この出力波形１
２５は出力波形１１９のバリエーションに含まれない。
ットである場合、エッジセレクタ１０９は、タイミング
エッジ１２３に応答して２の（Ｎ−α）乗種類の出力波
形（出力データ）１２５を生成できる。この出力波形１
２５は出力波形１１９のバリエーションに含まれない。
【００２２】本実施の形態に係る波形生成回路の動作を
示す。具体例として、入力ビット数Ｎ＝３、設定値α＝
１の場合を示す。例えば、パターンメモリ１０１から３
ビットデータとして“１１０”がデータセレクタ１０５
に入力される。一方パターンメモリ１０３から３ビット
データとして“０１０”がデータセレクタ１０５に入力
される。
示す。具体例として、入力ビット数Ｎ＝３、設定値α＝
１の場合を示す。例えば、パターンメモリ１０１から３
ビットデータとして“１１０”がデータセレクタ１０５
に入力される。一方パターンメモリ１０３から３ビット
データとして“０１０”がデータセレクタ１０５に入力
される。
【００２３】データセレクタ１０５は、パターンメモリ
１０１及び１０３から入力された３ビットデータをマー
ジし、総ビット数（３＋３ビット）のデータ“１１００
１０”を４ビットの第１データ１１５（“１１００”）
と２ビットの第２データ１２１（“１０”）とに２分す
る。
１０１及び１０３から入力された３ビットデータをマー
ジし、総ビット数（３＋３ビット）のデータ“１１００
１０”を４ビットの第１データ１１５（“１１００”）
と２ビットの第２データ１２１（“１０”）とに２分す
る。
【００２４】尚、本実施の形態において、２つの入力デ
ータ“１１０”と“０１０”は、単に“１１０＋０１
０”の様に上位３ビットと下位３ビットとしてマージさ
れるが、マージする方法は本発明を限定しない。例えば
“１（０）１（１）０（０）”の様に２つの入力データ
を１ビット毎に交互にマージしても良い。又、本実施の
形態において、総ビット数のデータ“１１００１０”
は、単に上位４ビット“１１００”と下位２ビット“１
０”に分割されるが、総ビット数を不均一に２分する際
のビット桁の取り方は本発明を限定しない。
ータ“１１０”と“０１０”は、単に“１１０＋０１
０”の様に上位３ビットと下位３ビットとしてマージさ
れるが、マージする方法は本発明を限定しない。例えば
“１（０）１（１）０（０）”の様に２つの入力データ
を１ビット毎に交互にマージしても良い。又、本実施の
形態において、総ビット数のデータ“１１００１０”
は、単に上位４ビット“１１００”と下位２ビット“１
０”に分割されるが、総ビット数を不均一に２分する際
のビット桁の取り方は本発明を限定しない。
【００２５】図２は、エッジセレクタ１０７の動作を示
す図である。図２（Ａ）は、タイミングエッジ１１７が
エッジセレクタ１０７に入力される様子が示される。こ
のタイミングエッジ１１７において、４本のエッジトリ
ガが時間Ｔ１、Ｔ２、Ｔ３及びＴ４に発生される。エッ
ジセレクタ１０７は、タイミングエッジ１１７に応答し
て、第１データ１１５“１１００”に予め対応付けられ
た波形を生成する。
す図である。図２（Ａ）は、タイミングエッジ１１７が
エッジセレクタ１０７に入力される様子が示される。こ
のタイミングエッジ１１７において、４本のエッジトリ
ガが時間Ｔ１、Ｔ２、Ｔ３及びＴ４に発生される。エッ
ジセレクタ１０７は、タイミングエッジ１１７に応答し
て、第１データ１１５“１１００”に予め対応付けられ
た波形を生成する。
【００２６】図２（Ｂ）は、エッジセレクタ１０７の波
形生成のタイミングを示す図である。４ビットの第１デ
ータ１１５が入力された場合、エッジセレクタ１０７が
生成できる波形のバリエーションは１６種類（００００
〜１１１１）である。
形生成のタイミングを示す図である。４ビットの第１デ
ータ１１５が入力された場合、エッジセレクタ１０７が
生成できる波形のバリエーションは１６種類（００００
〜１１１１）である。
【００２７】上述された様に、エッジセレクタ１０７の
出力段にはＲＳフリップフロップ回路が設けられてお
り、４ビットデータの組合わせと、波形のバリエーショ
ンとが図２（Ｂ）に示される様に予め対応づけられてい
る。本具体例では、第１データ１１５“１１００”には
その右側に示される波形が予め対応付けられる。
出力段にはＲＳフリップフロップ回路が設けられてお
り、４ビットデータの組合わせと、波形のバリエーショ
ンとが図２（Ｂ）に示される様に予め対応づけられてい
る。本具体例では、第１データ１１５“１１００”には
その右側に示される波形が予め対応付けられる。
【００２８】即ち、エッジセレクタ１０７は、第１デー
タ１１５“１１００”に対応する波形を生成する為に、
時間Ｔ２のエッジトリガをＲＳフリップフロップ回路の
セット端子に入力し、時間Ｔ３のエッジトリガをリセッ
ト端子に入力する。更に、時間Ｔ４のエッジトリガをセ
ット端子に入力する。以上により、第１データ１１５
“１１００”に予め対応づけされた波形が生成される。
タ１１５“１１００”に対応する波形を生成する為に、
時間Ｔ２のエッジトリガをＲＳフリップフロップ回路の
セット端子に入力し、時間Ｔ３のエッジトリガをリセッ
ト端子に入力する。更に、時間Ｔ４のエッジトリガをセ
ット端子に入力する。以上により、第１データ１１５
“１１００”に予め対応づけされた波形が生成される。
【００２９】同様に、エッジセレクタ１０９はタイミン
グエッジ１２３に応答して第２データ１２１“１０”に
予め対応付けられた出力波形１２５を生成する。エッジ
セレクタ１０９には、２ビットデータの組合わせと、波
形のバリエーションとが予め対応付けられている。この
場合、エッジセレクタ１０９は、第２データ１２１“１
０”に対応付けされた波形が生成される様に、その出力
段に設けられたＲＳフリップフロップ回路のリセット端
子及びセット端子の各々にタイミングエッジ１２３含ま
れるエッジトリガを選択的に入力する。
グエッジ１２３に応答して第２データ１２１“１０”に
予め対応付けられた出力波形１２５を生成する。エッジ
セレクタ１０９には、２ビットデータの組合わせと、波
形のバリエーションとが予め対応付けられている。この
場合、エッジセレクタ１０９は、第２データ１２１“１
０”に対応付けされた波形が生成される様に、その出力
段に設けられたＲＳフリップフロップ回路のリセット端
子及びセット端子の各々にタイミングエッジ１２３含ま
れるエッジトリガを選択的に入力する。
【００３０】尚、本発明において設定値αは予め設定し
ても良いし、リアルタイムで変更しても良い。リアルタ
イムで変更する場合、出力データ（１１９、１２５）を
モニタ等で監視しながら、制御部（図示せず）により入
力データ（１１１、１１３）とのタイミングを考慮して
データセレクタ１０５の設定値を変更する。
ても良いし、リアルタイムで変更しても良い。リアルタ
イムで変更する場合、出力データ（１１９、１２５）を
モニタ等で監視しながら、制御部（図示せず）により入
力データ（１１１、１１３）とのタイミングを考慮して
データセレクタ１０５の設定値を変更する。
【００３１】又、本実施形態においてエッジセレクタ１
０７（１０９）の出力段にはＲＳフリップフロップ回路
が適用されるが本発明を限定するものではなく、複数ビ
ットのデータに予め対応付けられた波形（図２（Ｂ）参
照）が生成される様にエッジトリガを選択的に入力する
回路であれば良い。
０７（１０９）の出力段にはＲＳフリップフロップ回路
が適用されるが本発明を限定するものではなく、複数ビ
ットのデータに予め対応付けられた波形（図２（Ｂ）参
照）が生成される様にエッジトリガを選択的に入力する
回路であれば良い。
【００３２】
【発明の効果】本発明による波形生成回路は、入力デー
タの総ビット数を不均一に振分けるデータセレクタを複
数のデータメモリとこれらの各々に対応するエッジセレ
クタとの間に設ける。従って、生成される波形の種類を
増やしつつ、波形の有効活用が可能となる。
タの総ビット数を不均一に振分けるデータセレクタを複
数のデータメモリとこれらの各々に対応するエッジセレ
クタとの間に設ける。従って、生成される波形の種類を
増やしつつ、波形の有効活用が可能となる。
【図１】 本発明の波形生成回路を示すブロック構成図
である。
である。
【図２】 本発明の波形生成回路の動作の一部を示すタ
イミングチャート図である。
イミングチャート図である。
【図３】 公知技術である波形生成回路を示すブロック
構成図である。
構成図である。
１０１，１０３，２０１，２０３：データメモリ（パタ
ーンメモリ） １０５ ：データセレクタ １０７，１０９，２０５，２０９：エッジセレクタ ２１９ ：波形合成回路 １１１，１１３，２０２，２０４：入力データ １１５ ：第１データ １２１ ：第２データ １１７，１２３，２０７，２１１：タイミングエッジ １１９，１２５ ：出力データ（出力波
形）
ーンメモリ） １０５ ：データセレクタ １０７，１０９，２０５，２０９：エッジセレクタ ２１９ ：波形合成回路 １１１，１１３，２０２，２０４：入力データ １１５ ：第１データ １２１ ：第２データ １１７，１２３，２０７，２１１：タイミングエッジ １１９，１２５ ：出力データ（出力波
形）
Claims (4)
- 【請求項１】 複数のデータメモリの各々に格納された
Ｎビットデータに応答して、前記各々のＮビットデータ
による総ビット数を不均一に振分ける手段と、 前記不均一に振分けられた総ビット数のデータに基づい
て波形を生成する手段と、を備える事を特徴とする波形
生成回路。 - 【請求項２】 ビット数が等しい２つのデータを入力
し、前記入力された２つのデータの総ビット数を設定値
に基づいて２分する分割部と、 第１エッジ信号に応答して、前記２分された総ビット数
の一方のデータを第１波形として生成する第１波形部
と、 第２エッジ信号に応答して、前記２分された総ビット数
の他方のデータを第２波形として生成する第２波形部と
を備えることを特徴とする波形生成回路。 - 【請求項３】 前記総ビット数は、前記２分された総ビ
ット数の各々が前記設定値に関して相対的となる様に２
分されることを特徴とする請求項２記載の波形生成回
路。 - 【請求項４】 前記設定値の絶対値は、前記ビット数以
下の整数であることを特徴とする請求項２又は３記載の
波形生成回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11184350A JP2001013222A (ja) | 1999-06-29 | 1999-06-29 | 波形生成回路 |
| US09/567,256 US6643823B1 (en) | 1999-06-29 | 2000-05-09 | Waveform generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11184350A JP2001013222A (ja) | 1999-06-29 | 1999-06-29 | 波形生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001013222A true JP2001013222A (ja) | 2001-01-19 |
Family
ID=16151732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11184350A Pending JP2001013222A (ja) | 1999-06-29 | 1999-06-29 | 波形生成回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6643823B1 (ja) |
| JP (1) | JP2001013222A (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03119831A (ja) * | 1989-10-02 | 1991-05-22 | Mitsubishi Electric Corp | データ伝送用信号発生器 |
| JPH04218785A (ja) * | 1990-12-19 | 1992-08-10 | Advantest Corp | Ｉｃ試験装置 |
| US5182558A (en) * | 1991-10-25 | 1993-01-26 | Halliburton Geophysical Services, Inc. | System for generating correction signals for use in forming low distortion analog signals |
| US5859605A (en) * | 1997-01-24 | 1999-01-12 | Hughes Electronics Corporation | Digital waveform generator and method for synthesizing periodic analog waveforms using table readout of simulated Δ- Σ analog-to-digital conversion data |
-
1999
- 1999-06-29 JP JP11184350A patent/JP2001013222A/ja active Pending
-
2000
- 2000-05-09 US US09/567,256 patent/US6643823B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6643823B1 (en) | 2003-11-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041001 |