JP2001174515A

JP2001174515A - 自己診断型論理集積回路の診断方法及び自己診断型論理集積回路

Info

Publication number: JP2001174515A
Application number: JP35729199A
Authority: JP
Inventors: Keisuke Kadowaki; 圭介門脇; Takaharu Nagumo; 宇晴南雲
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-12-16
Filing date: 1999-12-16
Publication date: 2001-06-29

Abstract

(57)【要約】【課題】線形フィードバックシフトレジスタ（ＬＦＳ
Ｒ）を乱数生成回路（ＲＰＧ）に用いた自己診断型ＬＳ
Ｉで問題となる乱数変化率過多を、少ない付加回路によ
って解消する。【解決手段】システムクロックで動作する２個の相異
なる乱数パタン生成器ＲＰＧ１＿１１０，ＲＰＧ２＿１
２０、及び乱数の変化率低減回路１３０を設ける。ＲＰ
Ｇ１＿１１０を乱数発生用、ＲＰＧ２＿１２０を変化数
低減制御用に使用し、変化率低減回路１３０にて、ＲＰ
Ｇ２＿１２０の出力が０のとき、ＲＰＧ１＿１１０の出
力をそのまま保持して、該変化率低減回路１３０から出
力される乱数の変化数を低減する。この結果、被検査回
路１５０内のフリップフロップ群をシフトスキャンする
乱数の１又は０の連続する長さの平均値が増大する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は論理集積回路の組込
み型自己テスト（Ｂuilt-Ｉn Ｓelf-Ｔest；以下ＢＩＳ
Ｔと略す）の技術分野に係り、特に、多数の論理ブロッ
クより構成される大規模なＬＳＩにおいて、少ない付加
回路によって乱数パタンの１の連続又は０の連続する入
力テストパタンの連続する長さを増大させて、フリップ
フロップの変化率を低減させ、消費電力及びノイズ現象
の低減を図る診断方法及び自己診断型論理集積回路に関
する。

【０００２】

【従来の技術】一般に、論理回路のテスト（診断）は、
外部テスタ装置からテストデータを論理回路へスキャン
イン・スキャンすることで行っていた。しかしながら、
近年、論理回路の大規模集積化に伴い入力テストパタン
数も膨大な数になり、近い将来にはテスト時にテスタに
格納するテストデータが限界値を超えるものと予想され
る。この問題に対処するために、スキャン設計されたＬ
ＳＩを、より効率的に検査する手法として、テストのた
めの実行制御回路を被テスト回路の内部に組み込んでテ
ストを行うＢＩＳＴ方式がある。

【０００３】図２にＢＩＳＴの概念図を示す。図におい
て、２００は論理集積回路（ＬＳＩ）であり、パタン発
生器２０１、スキャン設計された被検査回路２０２、符
号圧縮器２０３が組み込まれている。ＢＩＳＴでは、Ｌ
ＳＩ２００内において、パタン発生器２０１が大量の擬
似乱数テストパタンを発生して、被検査回路２０２のフ
リップフロップ群に順次シフトスキャンしながら印加し
ていき、符号圧縮器２０３が被検査回路２０２からの出
力応答系列を圧縮して出力することで、符号圧縮器２０
３からの最終符号のみでの期待符号との比較で被検査回
路２０２の良否判定を可能にしている。なお、期待値は
あらかじめシミュレーションで取得しておく。

【０００４】通常、パタン発生器及びパタン圧縮器には
線形フィードバックシフトレジスタ（Ｌiner Ｆeedback
Ｓhift Ｒegister；以下ＬＦＳＲと略す）を用いる。
ＬＦＳＲを用いたパタン発生器では全て０を除く全ての
パタンを擬似ランダム的に発生することが可能である。
ＬＦＳＲを利用した擬似乱数パタン発生器（ＲandomＰa
ttern Ｇenerater；以下ＲＰＧと略す）の例を図３に、
パタン圧縮器に用いられる多入力線形フィードバックレ
ジスタ（Ｍulti Ｉnput ＳignatureＲegister；以下Ｍ
ＩＳＲと略す）の例を図４に示す。

【０００５】ところで、ＬＦＳＲで構成したＲＰＧにて
擬似乱数パタンを生成し、生成したパタンを順次シフト
スキャンしながら被検査回路に印加していくときに、Ｌ
ＦＳＲの性質上、生成する擬似乱数の０又は１の平均長
（ここでいう平均長とは、０が連続又は１が連続して現
れるときの同一論理値のビット長の平均値を指す）は２
ビットである。平均長が２ビットのため、平均して２回
のシフトで必ず被検査回路内のフリップフロップの論理
値が変化してしまうことになる。すなわち、１回のシフ
トによって論理値の切り替わるフリップフロップの数が
全体数の５０％に上ってしまう。通常動作時のフリップ
フロップの書き換えの限界は約２０％程度と考えられて
おり、テストにＬＦＳＲで構成したＲＰＧを内蔵したＢ
ＩＳＴ方式を用いた場合、限界値を超えてしまう。その
結果、ノイズが発生し、フリップフロップ内に格納した
データが保証できなくなり検査不良が生じてしまう。ま
た、１シフト毎の書き込みフリップフロップ数が全体の
５０％に上るため、消費電力増大という問題も発生す
る。このような問題を解決するためには、発生する擬似
乱数の０又は１の連続パタンの平均長を伸ばして０から
１又は１から０の変化数を減らし、フリップフロップの
変化率を低減させる必要がある。

【０００６】従来技術として、上記の問題点の内、消費
電力増大という問題に着目して、ＲＰＧを二つに分割
し、一方のＲＰＧのクロックを下げることで、該ＲＰＧ
につながるフリップフロップの変化数を低減する方法
が、例えば、Ｓeongmoon Ｗang，“ＤＳ−ＬＦＳＲ：Ａ
Ｎew ＢＩＳＴＴＰＧ for Ｌow Ｈeat Ｄissipatio
n"，Ｐroc．of ＩＴＣ，１９９７，pp８４８−８５７に
記載されている。この方法を図１９で説明する。図１９
の（１）は分割前のＲＰＧの構成を示す。ＲＰＧは４ビ
ットで構成されており、前段の２ビットをＲＰＧ１、後
段の２ビットをＲＰＧ２とする。この４ビットのＲＰＧ
で乱数を発生させると、（３）に示す乱数を発生する。
この時、ＲＰＧ１の２ビットに注目すると００，０１，
１０，１１の４種類の乱数が４回づつ発生されているこ
とが分る。同じ論理値をまとめたものが（４）である。
（４）の乱数パタンは、（２）に示すようにＲＰＧ１と
ＲＰＧ２に完全に分割して、ＲＰＧ１のクロックを１／
４回にすることで、（４）のパタンを同様に得ることが
出来る。（４）のパタンは（３）の順番を変えただけな
ので、テスト内容としては同じである。これにより、Ｒ
ＰＧ１のクロックを１／４回に制御することで、（３）
と比べて（４）のＲＰＧ１につながるフリップフロップ
の変化数を低減することが出来る。

【０００７】

【発明が解決しようとする課題】前記の従来技術は、低
速度ＲＰＧのシフト回数を減らすことでフリップフロッ
プの変化数は低減させる方法である。しかし、この方法
だと、被検査回路の内部フリップフロップにスキャンチ
ェインを通して論理値をセットしてＬＳＩをテストする
方式の場合、低速度ＲＰＧからスキャンチェインでつな
がれた隣接したフリップフロップに同じ値が多数連続し
てセットされてしまうので、フリップフロップ間に相関
が多く発生して、故障検出率が低下する。また、低速度
ＲＰＧのクロック制御を分けるため、クロック制御回路
等の追加が必要になり、また、クロックのモードを切り
替えるための外部制御ピン等の増設及び追加クロックを
制御する制御パタンの生成が必要となる。そのため、前
記機能を追加するための回路オーバーヘッドが大きくな
る。

【０００８】本発明の目的は、ＢＩＳＴ方式の自己診断
型論理集積回路の診断において、低速度ＲＰＧのための
クロック制御回路等の追加や、外部からのモード切り替
え制御等を不要とし、回路オーバーベッドを比較的小規
模なものにして、乱数の０又は１の連続パタンの平均長
を伸ばすことを可能にし、被検査回路のフリップフロッ
プの変化率の低減、フリップフロップ間の相関の解消を
実現することにある。

【０００９】

【課題を解決するための手段】本発明では、論理集積回
路内のフリップフロップ群をスキャンチェインで連結
し、該論理集積回路内に乱数生成回路と符号圧縮器を組
み込み、クロック信号をフリップフロップ群、乱数生成
回路及び符号圧縮器に供給し、該クロック信号に同期し
て、順次、乱数生成回路で生成した乱数パタンをフリッ
プフロップ群に書き込んでシフトスキャンし、その結果
を符号圧縮器で圧縮する構成の自己診断型論理集積回路
において、乱数生成回路を構成するラッチ素子の一部又
は全体のクロック信号を一時遮断して乱数の生成又は出
力を一時停止させ、論理集積回路内のフリップフロップ
群をシフトスキャンする乱数の１又は０の連続する長さ
の平均値を増大させる。

【００１０】具体的には、第１の実施形態では、相異な
る少なくとも２個の乱数生成回路と、一方の乱数生成回
路で生成された乱数パタンを他方の乱数生成回路で生成
された乱数パタンで制御して、出力乱数パタンの変化率
を低減する制御回路とを設けて、論理集積回路内のフリ
ップフロップ群をシフトスキャンする乱数の１又は０の
連続する長さの平均値を増大させる。

【００１１】また、第２の実施形態では、外部クロック
制御信号によって、乱数生成回路に供給されるクロック
信号を任意に遮断して、該乱数生成回路の乱数歩進動作
を一時的に停止せしめる制御回路を設けて、論理集積回
路内のフリップフロップ群をシフトスキャンする乱数の
１又は０の連続する長さの平均値を増大させる。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態の二つ
の実施例について図面により説明する。

【００１３】〔実施例１〕図１に本発明を適用した自己
診断型論理集積回路の実施例１の構成図を示す。図１に
おいて、検査対象ＬＳＩ１００内には、乱数生成回路Ｒ
ＰＧ１＿１１０、ＲＰＧ２＿１２０、変化率低減回路１
３０、パタン圧縮器ＭＩＳＲ１４０、及び被検査回路１
５０が具備されている。ＲＰＧ１＿１１０、ＲＰＧ２＿
１２０、ＭＩＳＲ１４０、及び被検査回路１５０内の内
部フリップフロップには、同一のクロック信号１６０が
供給されている。このため、クロックのモードを切り替
えるための外部制御ピン等は不要である。

【００１４】本実施例では、生成する乱数の変化数を低
減させるために、ＲＰＧを２つに分割してＲＰＧ１＿１
１０を乱数発生用、ＲＰＧ２＿１２０を変化数低減用の
制御に用い、それぞれを変化率低減回路１３０に入力す
る。該変化率低減回路１３０の出力を被検査回路１５０
内のフリップフロップに順次シフトスキャンしながら印
加していき、その結果をＭＩＳＲ１４０にて圧縮符号化
する。ＲＰＧ＿１１０、ＲＰＧ１２０の構成は基本的に
図３と同じであり、ＭＩＳＲ１４０の構成は図４と同じ
である。

【００１５】変化率低減回路１３０の構成と動作を図５
を用いて説明する。ＲＰＧ１＿１１０で乱数を発生さ
せ、該ＲＰＧ１＿１１０内で順次、論理値をシフトさせ
て行き、最終段ラッチ（最終ビット）１１５の出力を変
化率低減回路１３０内のフリップフロップ（変化率低減
用フリップフロップ）１３３のデータピン（Ｄ）に入力
する。同様にＲＰＧ２＿１２０で乱数を発生させて、該
ＲＰＧ２＿１２０内でシフトさせて行き、最終段ラッチ
（最終ビット）１２５の出力を変化率低減回路１３０内
のＡＮＤ素子１３１に入力する。ＡＮＤ素子１３１のも
う一方の入力には、クロック信号１６０が印加されてい
る。ＡＮＤ素子１３１の出力１３２を変化率低減用フリ
ップフロップ１３３のクロックピン（ＣＫ）に入力す
る。これにより、ＡＮＤ素子１３１に入力するＲＰＧ２
＿１２０の出力が０の場合はクロック信号１６０を遮断
し、フリップフロップ１３３の値を保持する。ＲＰＧ２
＿１２０の出力が１の場合は、クロック信号１６０を遮
断しないので、ＲＰＧ１＿１１０で生成した乱数をフリ
ップフロップ１３３に取り込むことになる。その結果、
クロック信号１６０が遮断された場合は、フリップフロ
ップ１３３内の値は書き換わらずに同じ値が連続してス
キャンチェイン１７０を通して被検査回路１５０の内部
フリップフロップ１５５に順次シフトしていくので、入
力パタンの平均長は伸びることになる。

【００１６】図６乃至図９に本実施例の具体的な動作例
を示す。なお、ＲＰＧ１は１６ビット、ＲＰＧ２は１０
ビットとするが、これに限る必要はない。また、縦方向
スキャンチェインは４本とするが、同様に、これに限ら
ないことは云うまでもない。

【００１７】図６は初期状態を示す。ＲＰＧ１＿１１０
内には、この時点で生成した乱数「１１０００１００１
１００１１１０」がセットされているとする。この場
合、０の総数が８、１の総数が８である。０から１への
変化数が４回で、１から０への変化数も４回である。そ
の結果、１及び０の論理値の平均長は２である（総数／
変化数＝平均長）。ＲＰＧ２＿１２０内には、同様にこ
の時点で生成した乱数「００１００１１００１」がセッ
トされている。変化率低減用フリップフロップ１１３に
は、ＲＰＧ２＿１２０の最終ビット１２５が１のため、
ＡＮＤ素子１３１から、クロック信号６０７が供給さ
れ、ＲＰＧ１＿１１０の最終ビット１１５の論理値０を
取り込み、０がセットされている。被検査回路内の各ス
キャンチェイン１７１〜１７４に接続された全フリップ
フロップには初期値として１が入力されている。

【００１８】図６の初期状態から１回目のシフトクロッ
クを行った状態を図７に示す。ＲＰＧ１＿１１０，ＲＰ
Ｇ２＿１２０共に１ビットづつシフトし、ＲＰＧ１＿１
１０、ＲＰＧ２＿１２０はＬＦＳＲで構成されているた
め、最前段のビット１１１、１２１にはそれぞれ乱数が
発生している。また、ＲＰＧ＿１１０の最終ビット１１
５は１になっている。この時、ＲＰＧ２＿１２０の最終
ビット１２５の論理値が０のため、クロック信号１６０
はＡＮＤ素子１３１で遮断されて、変化率低減用フリッ
プフロップ１３３にはクロックが供給されないので、Ｒ
ＰＧ１＿１１０の最終ビット１１５の論理値１が取り込
まず、そのまま０の論理値が保持される。その結果、被
検査回路内の内部フリップフロップ１８１には０が伝搬
される。

【００１９】２回目のシフトを行ったときの状態を図８
に示す。ＲＰＧ１＿１１０の最終ビット１１５は再び１
になっている。この時も、ＲＰＧ２＿１２０の最終ビッ
ト１２５が０のため、クロック信号１６０はＡＮＤ素子
１３１で遮断されて、変化率低減用フリップフロップ１
３３にはクロックが供給されないので、該フリップフロ
ップ１３３には、ＲＰＧ１＿１１０の最終ビット１１５
の論理値１が取り込まれず、そのまま０の論理値が保持
される。その結果、被検査回路の内部フリップフロップ
１８１には変化率低減用フリップフロップ１３３の論理
値０が伝搬される。また、被検査回路の内部フリップフ
ロップはスキャンチェインで連結されているため、内部
フリップフロップ１８２、１９７にはフリップフロップ
１８１の論理値０がシフトされる。

【００２０】図９は、以上のようなこの動作を１６回繰
り返したときの状態を示す。シフト動作を１６回繰り返
した結果、初期値としてＲＰＧ１＿１１０に与えていた
初期値「１１０００１００１１００１１１０」は、被検
査回路内のスキャンチェイン１７１につながれたフリッ
プフロップ１８１〜１９６には「０００００１１１１０
００１０００」と伝搬されている。この場合、０の総数
が１１、１の総数が５であり、０から１への変化数が２
回で、１から０への変化数が２回である。その結果、論
理値１の平均長は２．５、論理値０の平均長は５．５と
なり、初期値で与えた入力パタンの平均長を伸ばすこと
ができる。最終的にシフト動作を大量に繰り返すこと
で、ＲＰＧ１、ＲＰＧ２共にＬＦＳＲで構成しているこ
とにより、平均長は約４にすることができる。

【００２１】図１０に本実施例１の変形例を示す。図１
０の様に、例えばＲＰＧの分割数を３に増やして、ＲＰ
Ｇ１＿１０１０を乱数発生用、ＲＰＧ２＿１０２０とＲ
ＰＧ３＿１０３０を変化数低減制御用として、ＲＰＧ２
＿１０２０の最終段ラッチ１０２５とＲＰＧ３＿１０３
０の最終段ラッチ１０３５とクロック信号１６０をＡＮ
Ｄ素子１３１に入力し、該ＡＮＤ素子の出力１３２を変
化率低減用フリップフロップ１３３のクロック信号とす
ることで、更に入力パタンの平均長を伸ばすことができ
る。一般にＲＰＧの分割数、分割した各ＲＰＧのビット
数は任意である。

【００２２】〔実施例２〕上記実施例１では外部からの
クロック制御を必要としないので、回路オーバーヘッド
は小規模ですむが、乱数の変化率が回路に依存している
ため、変化率を自由に制御することができない。即ち、
実施例１の場合、周期的ではないものの、同様のパター
ンを被検査回路に与える可能性があり、膨大な入力パタ
ンを印加した場合、重複したテスト結果が得られ、無駄
なテストが生じてしまいかねない。乱数発生用ＲＰＧ、
変化数低減制御用ＲＰＧのビット長を充分に取ること
で、重複したパタンの生成を低減させることはできる
が、ＬＳＩの寸法などから限界がある。本実施例２は、
ＲＰＧのビット長を増大させずに重複したパタンを低減
するものである。

【００２３】図１１に、本実施例２の構成図を示す。図
１１において、検査対象ＬＳＩ１１１０内には、クロッ
ク制御回路１１１０、乱数発生回路ＲＰＧ１１２０、パ
タン圧縮器ＭＩＳＲ１１３０、及び被検査回路１１４０
が具備され、それぞれクロック信号１１８０が供給され
ている。クロック制御回路１１１０は、クロック信号１
１８０のほかに、外部からクロック制御信号１１７０を
入力して、ＲＰＧ１１２０のシフトクロックを制御す
る。ＲＰＧ１１２０で発生した擬似乱数パタンをスキャ
ンチェイン１１５０を通して被検査回路１１４０内のフ
リップフロップに順次スキャンインしてテストを実行
し、テスト結果を被検査回路１１４０内の各フリップフ
ロップからスキャンチェイン１１６０を通してスキャン
アウトし、ＭＩＳＲ１１３０にて圧縮符号化する。

【００２４】本実施例では、クロック制御回路１１１０
により、クロック制御信号１１７０でＲＰＧ１１２０の
シフトクロックを任意に遮断し、ＭＩＳＲ１１３０及
び、被検査回路１１４０内の内部フリップフロップには
クロック信号１１８０をそのまま供給することで、シフ
トされずに固定されているＲＰＧ１１２０内の論理値を
シフトスキャンして、被検査回路回路１１４０内のフリ
ップフロップ及び、ＭＩＳＲ１１３０のデータのみを空
送りする。これにより、ＲＰＧ１１２０より同じ値を繰
り返し取り込むことになるので、被検査回路１１４０の
入力パタンの平均長を伸ばすことができ、フリップフロ
ップの変化率が低減する。

【００２５】ＲＰＧ１１２０のシフトクロックを遮断
し、被検査回路１１４０の内部フリップフロップ、ＭＩ
ＳＲ１１３０の論理値だけ空送りするためのクロック制
御回路１１１０の構成と動作を図１２を用いて説明す
る。クロック制御回路１１１０はＡＮＤ素子１１１１で
構成され、該ＡＮＤ素子１１１１の入力ピンにクロック
信号１１８０と、被検査回路１１４０の内部フリップフ
ロップ１２４５及び、ＭＩＳＲ１２３０の空送り時にＲ
ＰＧ１１２０の該クロック信号１１８０を遮断するため
のクロック制御信号１１７０を入力する。そして、ＡＮ
Ｄ素子１１１１の出力１１１２をＲＰＧ１１２０のクロ
ック入力とする。ＭＩＳＲ１１３０、被検査回路１１４
０の内部フリップフロップ１１４５にはクロック信号１
１８０を直接入力する。クロック制御信号１１７０は、
通常シフトスキャン動作時には１に固定し、ＭＩＳＲ１
１３０、内部フリップフロップ１１４５の空送り時には
０をセットする。この０をセットすることで、ＲＰＧ１
１２０に入力されるクロックは遮断され、ＲＰＧ１１２
０のシフト動作を止めることができる。よって、内部フ
リップフロップ１１４５とＭＩＳＲ１１３０だけシフト
され、ＲＰＧ１１２０内の論理値は保持される。そのた
め、被検査回路１１４０の内部フリップフロップ１１４
５内の最前段のフリップフロップには、ＲＰＧ１１２０
内の該保持さた論理値が入力される。

【００２６】図１３に、テストパタン入力時のＲＰＧ１
１２０、ＭＩＳＲ１１３０、被検査回路の内部フリップ
フロップ１１４５に入力するクロック信号及び、クロッ
ク制御信号のタイムチャートの一例を示す。（１）はＭ
ＩＳＲ１１３０、内部フリップフロップ１１４５の空送
りを行わない時のタイムチャートである。この場合、ク
ロック制御信号を１に固定しているため、ＲＰＧ１１２
０，ＭＩＳＲ１１３０、内部フリップフロップ１１４５
共に、同じタイミングでシフトが行われる。（２）はＭ
ＩＳＲ１１３０，内部フリップフロップ１１４５を１回
空送りする場合のタイムチャートであり、（３）は２回
空送りする場合のタイムチャートである。

【００２７】図１４乃至図１８に、本実施例２の具体的
な動作例として、図１３の（２）のタイムチャートの場
合のＲＰＧ１１２０，被検査回路の内部フリップフロッ
プ１１４５の論理値の変化を示す。

【００２８】図１４は初期状態を示す。ＲＰＧ１１２０
には「１１０００１００１１００１１１０」がセットさ
れているとする。該ＲＰＧ１１２０のラッチ１１２１〜
１１２４にスキャンチェイン１１５１〜１１５４が接続
され、該スキャンチェイン１１５１〜１１５４に接続さ
れている被検査回路１１４０の内部フリップフロップに
は全て１がセットされているとする。

【００２９】図１４の初期状態から１回目のシフトクロ
ックを入力した状態を図１５に示す。１回目のクロック
信号では、図１３の（２）によると、クロック制御信号
が１のため、ＲＰＧ１１２０、スキャンチェイン１１５
１〜１１５４につながれた内部フロップフロップ共に、
論理値が順次シフトして行く。各スキャンチェイン１１
５１〜１１５４の最前段フリップフロップには、ＲＰＧ
１１２０の最終４ビット１１２１〜１１２４の論理値が
セットされる。この結果、例えばスキャンチェイン１１
５４の最前段フリップフロップ１１７１には０が伝搬さ
れる。ＲＰＧ１１２０の最前段ラッチには乱数が発生す
る（本例では０）。

【００３０】次に２回目のシフトクロックを入力した状
態を図１６に示す。２回目のクロック信号では、クロッ
ク制御信号が０のため、ＲＰＧ１１２０はシフトされ
ず、図１５の論理値「０１１０００１００１１００１１
１」を保持したままになる。スキャンチェイン１１５１
〜１１５４につながれた内部フリップフロップにはクロ
ック信号が供給されているために、最前段フリップフロ
ップには、ＲＰＧ１１２０の最終４ビットの論理値がそ
のままスキャンインされ、２段目のフリップフロップに
は最前段フリップフロップの論理値がスキャンインされ
る。この結果、例えばスキャンチェイン１１５４の最前
段フリップフロップ１１７１には１が伝播され、２段用
のフリップフロップ１１７２には０が伝播される。

【００３１】３回目のシフトクロックを入力した状態を
図１７に示す。３回目のクロック信号では、クロック制
御信号が１のため、ＲＰＧ１１２０及び、スキャンチェ
イン１１５１〜１１５４につながれた内部フリップフロ
ップの論理値はシフトされ（例えば：１１７１→１１７
２→１１７３）、それぞれ前段フリップフロップの論理
値を取り込む。ＲＰＧ１１２０の最前段ラッチには乱数
が発生する（本例では１）。

【００３２】図１８は、以上のような動作を１６回繰り
返したときの状態を示す。各スキャンチェイン１１５１
〜１１５４につながれたフリップフロップの内容より、
ＲＰＧ１８０１で生成した乱数を生成１回につき２回取
り込むことによって、入力パタンの０又は１の連続長が
２倍になっていることがわかる。

【００３３】図１４乃至図１８は図１３の（２）のタイ
ムチャートを用いた場合であるが、図１３の（３）のタ
イムチャートを用いることにより、入力パタンの連続長
を３倍に増やすことができる。

【００３４】本実施例２では、論理集積回路内に最初か
ら変化率低減のための論理を組み込んでいないので、外
部からのクロック制御信号によって論理値の平均長を動
的に設定できる。一方、本実施例２の場合、常にパタン
長を倍加するため、テストデータをすべて内部フリップ
フロップに入力したとき、常にｎビット回のフリップフ
ロップと、ｎ−１番目のフリップフロップが格納する論
理値は同じになり、フリップフロップ間に相関が生じて
故障検出率が低下しかねない。ただし、これはクロック
制御信号をランダムに与えることで解消することができ
る。

【００３５】

【発明の効果】本発明によれば、比較的小規模な論理回
路（ＡＮＤ素子やラッチ素子等）の追加で、ＢＩＳＴ
（組込み型自己テスト）を有する検査対象ＬＳＩ等の診
断時に、ＲＰＧで生成した乱数をシフトスキャン動作で
内部フリップフロップにスキャンインしたときに生じ
る、乱数パタンの変化率過多によるノイズ発生及び消費
電力増大、さらには故障検出率の低下という問題を解消
することができる。また、スキャンチェインのシフトク
ロック以外のクロックを遮断する論理を追加すること
で、各フリップフロップに入力する論理値の変化率を外
部より任意に操作することができる。

【図面の簡単な説明】

【図１】本発明の実施例１の全体構成図である。

【図２】論理集積回路の組み型自己テスト（ＢＩＳＴ）
方式の概念図である。

【図３】パタン生成器に使われる線形フィードバックレ
ジスタ（ＬＦＳＲ）の回路例を示す図である。

【図４】符号圧縮器に使われる多入力線形フィードバッ
クレジスタ（ＭＩＳＲ）の回路例を示す図である。

【図５】本発明の実施例１で使われる乱数変化率低減論
理回路の構成例を示す図である。

【図６】本発明の実施例１の動作を説明する図である。

【図７】本発明の実施例１の動作を説明する続きの図で
ある。

【図８】本発明の実施例１の動作を説明する同じく続き
の図である。

【図９】本発明の実施例１の動作を説明する同じく続き
の図である。

【図１０】本発明の実施例１の拡張例を示す構成図であ
る。

【図１１】本発明の実施例２の全体構成図である。

【図１２】本発明の実施例２で使われるクロック制御回
路の構成例を示す図である。

【図１３】本発明の実施例２で使われるクロックのタイ
ムチャートの一例を示す図である。

【図１４】本発明の実施例２の動作を説明する図であ
る。

【図１５】本発明の実施例２の動作を説明する続きの図
である。

【図１６】本発明の実施例２の動作を説明する同じく続
きの図である。

【図１７】本発明の実施例２の動作を説明する同じく続
きの図である。

【図１８】本発明の実施例２の動作を説明する同じく続
きの図である。

【図１９】従来技術で使われている乱数生成回路（ＲＰ
Ｇ）の構成図と乱数表を示す図である。

【符号の説明】

１００論理集積回路（ＬＳＩ）１１０、１２０乱数生成回路（ＲＰＧ）１３０変化率低減回路１４０符号圧縮器（ＭＩＳＲ）１５０被検査回路１５５内部フリップフロップ１６０クロック信号１７０スキャンチェイン１１００論理集積回路１１１０クロック制御回路１１２０乱数生成回路（ＲＰＧ）１１３０符号圧縮器（ＭＩＳＲ）１１４０被検査回路１１４５内部フリップフロップ１１５０，１１６０スキャンチェイン１１７０クロック制御信号１１８０クロック信号

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 2G032 AA01 AC03 AC10 AD05 AG05 AK16 AK19 5B048 AA20 CC11 CC18 DD06 5J049 AA00 AA07 AA27 CA05

Claims

【特許請求の範囲】

【請求項１】論理集積回路内のフリップフロップ群を
スキャンチェインで連結し、該論理集積回路内に乱数生
成回路と符号圧縮器を組み込み、クロック信号をフリッ
プフロップ群、乱数生成回路及び符号圧縮器に供給し、
該クロック信号に同期して、順次、乱数生成回路で生成
した乱数パタンをフリップフロップ群に書き込んでシフ
トスキャンし、その結果を符号圧縮器で圧縮する構成の
自己診断型論理集積回路における診断方法であって、乱数生成回路を構成するラッチ素子の一部又は全体のク
ロック信号を一時遮断して乱数の生成又は出力を一時停
止させ、論理集積回路内のフリップフロップ群をシフト
スキャンする乱数の１又は０の連続する長さの平均値を
増大することを特徴とする自己診断型論理集積回路の診
断方法。
【請求項２】論理集積回路内のフリップフロップ群を
スキャンチェインで連結し、該論理集積回路内に乱数生
成回路と符号圧縮器を組み込み、クロック信号をフリッ
プフロップ群、乱数生成回路及び符号圧縮器に供給し、
該クロック信号に周期して、順次、乱数生成回路で生成
した乱数パタンをフリップフロップ群に書き込んでシフ
トスキャンし、その結果を符号圧縮器で圧縮する構成の
自己診断型論理集積回路において、相異なる少なくとも２個の乱数生成回路と、一方の乱数
生成回路で生成された乱数パタンを他方の乱数生成回路
で生成された乱数パタンで制御して、出力乱数パタンの
変化率を低減する制御回路とを具備し、論理集積回路内のフリップフロップ群をシフトスキャン
する乱数の１又は０の連続する長さの平均値を増大する
ことを特徴とする自己診断型論理集積回路。
【請求項３】論理集積回路内のフリップフロップ群を
スキャンチェインで連結し、該論理集積回路内に乱数生
成回路と符号圧縮器を組み込み、クロック信号をフリッ
プフロップ群、乱数生成回路及び符号圧縮器に供給し、
該クロック信号に周期して、順次、乱数生成回路で生成
した乱数パタンをフリップフロップ群に書き込んでシフ
トスキャンし、その結果を符号圧縮器で圧縮する構成の
自己診断型論理集積回路において、外部クロック制御信号によって、乱数生成回路に供給さ
れるクロック信号を任意に遮断して、該乱数生成回路の
乱数歩進動作を一時的に停止せしめる制御回路を具備
し、論理集積回路内のフリップフロップ群をシフトスキャン
する乱数の１又は０の連続する長さの平均値を増大する
ことを特徴とする自己診断型論理集積回路。