JPH03119831A - データ伝送用信号発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般に信号発生器に関し、特に、データ伝
送のために特定の波形を有するパルス信号を発生する信
号発生器に関する。

［従来の技術］ サービス総合ディジタル通信網（以下ｌ５ＤＮという）
では、各種のユーザ端末はユーザ網インターフェイスを
介して網終端装置に接続される。

したがって、ユーザは端末を介してＩ　ＳＤＮによるサ
ービスを受けることができる。国際電信電話諮問委員会
（以下ＣＣＩＴＴという）による勧告１．４３１におい
て、１次群ユーザ網インターフェイスが規定されており
、そのレイヤ〕ではユーザ網インターフェイスに関する
物理的または電気的な事項が記載されている。

第６図は、ＣＣＩＴＴによる勧告において記載されてい
るユーザの端末ＴＥと網終端装置ＴＮとの接続を示す概
念図である。第６図に示すように、ユーザ網インターフ
ェイスＩａおよびＩｂは、それぞれユーザ端末ＴＥおよ
び網終端装置ＴＮの各入出力ボートに設けられる。

第７図は、第６図に示したユーザ網インターフェイスと
して適用される通信用ＬＳＩチップ２０の回路構成を示
すブロック図である。第７図を参照して、このＬＳＩチ
ップ２０は、ユーザ端末または網終端装置とデータ信号
を送受信するレシーバ２４および波形発生器２５と、受
信信号ＲＸに応答して各種のタイミング信号を発生する
タイミング抽出回路２１と、上位（たとえばレイヤ２）
の信号処理回路との間でデータのフレームを適合させる
ためのフレーム変換回路２３と、信号処理回路と接続す
るためのインターフェイス回路２２と、このＬＳＩチッ
プ中の各回路を制御するための制御回路２６とを含む。

動作において、タイミング抽出回路２１は、レシーバ２
４によって受信されたデータ信号ＲＸに応答して各種の
タイミング信号Ｓｔを発生する。

受信されたデータ信号ＲＸはフレーム変換回路２３によ
りそのデータのフレームが変換された後、インターフェ
イス回路２２を介して信号処理回路に出力される。信号
処理回路からの入力信号はインターフェイス回路２２を
介してフレーム変換回路２３に与えられる。フレーム変
換回路２３はインターフェイス回路２２からのデータ信
号のフレームを変換し、変換された信号を波形発生器２
５に与える。波形発生器２５はフレーム変換回路２３か
らのタイミング信号に応答して所定の波形を有するパル
ス信号ＴＸを出力する。出力されたパルス信号ＴＸはユ
ーザ端末または網終端装置に向けて送信される。

第８図は、ＣＣＩＴＴの勧告によって規定されているパ
ルスマスク（パルス波形の許可され得る範囲）を示す波
形図である。第８図において、縦軸は規格化振幅を示し
、横軸は時間（ｎｓ）を示す。第７図に示した波形発生
器２５から介されるパルス信号ＴＸの波形は、第８図に
示した波形図に示す斜線が施されたエリア内に規定され
る。パルスマスクＴＸがこのような特定の波形を有する
ように要求される１つの理由は、信号レベルの平均値が
成る値（すなわちＤＣ値）を持つことを防ぐ必要がある
からである。すなわち、もしパルス信号ＴＸがＤＣ信号
成分を含むとすると、送信に使用されるパルストランス
の飽和を引き起こし、加えて、ＤＣ電流による電力消費
が増加される。さらには、パルス信号ＴＸの周波数帯域
を制限するためにも、パルス信号ＴＸが第８図に示した
特定の波形を有することが要求される。

第９図は、従来の波形発生器の例を示すブロック図であ
る。第９図を参照して、この波形発生器は、特定の波形
を有するパルス信号を規定するための波形データをスト
アするメモリ装置３と、メモリ装置３からのデータに基
づいてアナログ信号を出力するＤ／Ａ変換器５と、Ｄ／
Ａ変換器５の出力に接続されたバッファ１０と、バッフ
ァ１０および定電圧源に１次側が接続されたパルストラ
ンス６とを含む。パルストランス６の２次側から所定の
波形を有するパルス信号ＴＸが出力される。

動作において、メモリ装置３はクロック信号φに応答し
て波形データをＤ／Ａ変換器５に与える。

Ｄ／Ａ変換器５は与えられた波形データに基づいてアナ
ログ信号を出力し、バッファ１０を介してパルストラン
ス６に与える。パルストランス６は、バッファ１０から
の出力電圧と定電圧源１１から出力された電圧との差に
基づいてパルス信号ＴＸを出力する。

第１０図は、従来の波形発生器の別の例を示すブロック
図である。第１０図を参照して、第９図に示した回路と
比較して異なる点は、定電圧源１１の代わりにインバー
タ１３がパルストランス６の１次側に接続されているこ
とである。パルストランス６は、バッファ１２およびイ
ンバータ１３から出力された相補の電圧に応答してパル
ス信号ＴＸを出力する。第１０図に示した波形発生器は
、第９図に示した波形発生器よりもより大きな振幅をＨ
するパルス信号ＤＸを出力することができる。

［発明が解決しようとする課題］ 第９図および第１０図に示した波形発生器は、いずれも
Ｄ／Ａ変換器５の出力タイミングで、すなわちサンプリ
ングパルスφに応答してパルス信号ＴＸが出力される。

Ｄ／Ａ変換器５はＬＳＩチツブ内の他の回路と同様にＭ
ＯＳプロセスを経て形成される。ＭＯＳトランジスタに
よって構成されたＤ／Ａ変換器５はバイポーラトランジ
スタにより構成されたものと比較して一般にその動作速
度がより低い。このことは、パルストランス６から出力
されるパルス信号ＴＸが有する周波数が制限されること
を意味する。その結果、従来の波形発生器を使用したの
ではより高い周波数を有するパルス信号ＴＸを得ること
はできなかった。

この発明は、上記のような課題を解決するためになされ
たもので、与えられたタイミング信号の２倍の周波数で
変化可能な特定の波形を有するパルス信号を発生するデ
ータ伝送用信号発生器を提供することを目的とする。

［課題を解決するための手段］ この発明にかかるデータ伝送用信号発生器は、互いに異
なったタイミングで繰返される周期的な第１および第２
のタイミング信号を発生する手段と、第１のタイミング
信号に応答して特定の波形を構成するための第１の波形
信号を発生する手段と、第２のタイミング信号に応答し
て特定の波形を構成するための第２の波形信号を発生す
る手段と、第１および第２の波形信号を受けるように接
続され、第１および第２の波形信号の差を検出して特定
の波形を有するパルス信号を出力する差検出手段とを含
む。

［作用］ この発明におけるデータ伝送用信号発生器では、第１お
よび第２の波形信号−が互いに異なったタイミングで周
期的に差検出手段に与えられる。差検出手段は与えられ
た第１および第２の波形信号の差を検出し、所望の特定
の波形を出力する。差検出手段には第１および第２のタ
イミング信号の周波数の２倍の速度で変化する差信号が
与えられることになるので、差検出手段が２倍の周波数
を有するパルス信号を出力することができる。

［発明の実施例］ 第１図は、この発明の一実施例を示す波形発生器の構成
を示す回路ブロック図である。第１図を参照して、この
波形発生器は、互いに異なったタイミングで繰返される
周期的なりロック信号（ノンオーバラップクロック）φ
１およびφ２を発生するクロック発生器１と、クロック
信号φ１およびφ２に応答して互いに異なったタイミン
グでアナログ信号ＡＡおよびＡＢをそれぞれ発生する２
つの信号発生部２５ａおよび２５ｂと、信号ＡＡおよび
ＡＢに応答してパルス信号ＴＸを出力するパルストラン
ス６とを含む。信号発生部２５ａは、クロック信号φ１
に応答してアドレス信号Ａｎを出力するアドレス発生器
２ａと、予め必要なパルス波形を構成するためのデータ
がストアされるメモリ装置３ａと、メモリ装置３ａから
読出されたデータＤＡをクロック信号φ２に応答してラ
ッチするラッチ回路４ａと、ラッチ回路４ａからの出力
データＤＡＬをＤ／Ａ変換するＤ／Ａ変換器５ａとを含
む。メモリ装置３ａは、アドレス信号へ〇をデコードす
るデコーダ３１と、多数のメモリセルを含むメモリアレ
イ３２と、メモリアレイ３２から読出されたデータ信号
を増幅するセンスアンプ３３とを含む。同様にして、信
号発生部２５ｂも、アドレス発生部２ｂと、メモリ装置
３ｂと、ラッチ回路４ｂと、Ｄ／Ａ変換器５ｂとを含む
。

第２図は、第１図に示したメモリ装置３ａおよび３ｂに
ストアされるべき波形データのサンプリングタイミング
を説明するための波形図である。

第２図を参照して、Ｏはメモリ３ａにストアされるべき
データを示す。×はメモリ装置３ｂにストアされるべき
データを示す。第２図に示した波形は、第８図に示した
ＣＣＩＴＴによる勧告における要求を満たしているもの
とする。勧告ではパルス波形の立下がり部分において最
も素早く信号のレベルが変化する。すなわち、パルス波
形は立下がるのに約７５ｎｓの時間を要する。この時間
長さはｌ５ＤＮにおいて使用されるデータ伝送速度１５
４４ｋｂｐｓの周期の約９分の１に相当する。

したがって、Ａ／Ｄ変換するのに必要なサンプリングレ
ートとして７５ｎｓ以丁の時間幅が必要となるので、パ
ルス波形を少なくとも１６点においてサンプリングする
必要がある。それゆえに、メモリ装置３ａおよび３ｂ中
にストアされる波形デ−タは合わせて少なくとも１６点
におけるサンプリングデータを含む必要がある。波形が
１６点においてサンプリングされたときのサンプリング
レートは１２４．７ＭＨｚとなる。上記の説明はあくま
でも一例を示しており、より正確に特定の波形を得るた
めにはサンプリング点を増加させる必要がある。

第３図は、第１図に示した波形発生器の動作を説明する
ためのタイミング図である。第１図および第３図を参照
して、以下にこの波形発生器の動作について説明する。

まず、たとえば第７図に示したフレーム変換回路２３の
ようなパルス信号の発生を要求する回路から要求信号Ｓ
ｒがクロック発生器１に与えられる。クロック発生器１
は信号Ｓ「に応答して第３図に示すような互いに異なっ
たタイミングで繰返される周期的なりロック信号φ１お
よびφ２を出力する。アドレス発生器２ａはクロック信
号φ１に応答してアドレス信号Ａｎをデコーダ３１に与
える。デコーダ３１はアドレス信号Ａｎに応答して、パ
ルス波形を構成するのに必要なデータがストアされたメ
モリアレイ３２中のメモリセルを順次指定する。センス
アンプ３３は指定されたメモリセルから読出されたデー
タ信号を増幅し増幅された信号ＤＡをラッチ回路４ａに
与える。したがって、第２図においてＯが付されたデー
タＤＡがラッチ回路４ａに与えられることになる。一方
、アドレス発生器２ｂはクロック発生器１からのクロッ
ク信号φ２に応答してアドレス信号Ｂｎを出力する。前
述と同様にして、メモリ装置３ｂは第２図において×が
付されたデータＤＢを出力する。

ラッチ回路４ａはクロック信号φ２に応答して読出され
たデータＤＡをラッチした後、ラッチされたデータＤＡ
ＬをＤ／Ａ変換器５ａに与える。

Ｄ／Ａ変換器５ａではデータＤＡＬがＤ／Ａ変換され、
アナログ信号ＡＡが出力される。同様に、ラッチ回路４
ｂはクロック信号φ１に応答してデータＤＢをラッチし
、ラッチされたＤＢＬをＡ／Ｄ変換器５ｂに与える。Ｄ
／Ａ変換器５ｂはデータＤＢＬに基づいて変換されたア
ナログ信号ＡＢを出力する。したがって、第３図に示し
たようにＤ／Ａ変換器５ａおよびび５ｂからそれぞれ出
力された各アナログ信号ＡＡおよびＡＢは、互いに異な
ったタイミング、すなわちそれぞれクロック信号φ２お
よびφ１に応答して変化する。パルストランス６は、こ
れらのアナログ信号ＡＡおよびＡＢの差を検出すること
により所望の波形、すなわち第８図に示したパルスマス
クを満足する波形を有するパルス信号ＴＸを出力する。

したがって、アナログ信号ＡＡおよびＡＢの差電圧はク
ロック信号φ１およびφ２の周期の２分の１の時間長さ
で変化する。すなわち、Ｄ／Ａ変換器５ａおよび５ｂの
動作可能な周波数の２倍の速度で変化するパルス信号Ｔ
Ｘを得ることができる。その結果、第９図および第１０
図に示した従来の回路ではＤ／Ａ変換器５によってパル
ス信号ＴＸの変化速度が制限されていたのであるが、上
記のように与えられたクロック信号φ１およびφ２の周
波数、すなわちＤ／Ａ変換器５ａおよび５ｂの動作可能
な周波数の２倍の速度で変化するパルス信号ＴＸを得る
ことができる。

第４図は、この発明の別の実施例を示す波形発生器の構
成を示す回路ブロック図である。第４図を参照して、こ
の波形発生器は、各々１つのアドレス発生器２およびメ
モリ装置３を含む。クロック発生器１から出力されたク
ロック信号φ１およびφ２がＯＲゲート８に与えられる
ので、ＯＲゲート８がクロック信号φ１およびφ２の２
倍の周波数を有するクロック信号φ３を出力する。クロ
ック信号φ３はアドレス発生器２とスイッチング回路９
とに与えられる。スイッチング回路９はメモリ装置３か
ら読出されたデータをクロック信号φ３に応答してラッ
チ回路４ａまたは４ｂのいずれかに選択的にかつ交互に
出力する。したがって、メモリ装置３として２倍の周波
数を有するクロック信号φ３に応答して動作可能なメモ
リ装置を適用すれば、第１図に示した波形発生器と同様
にしてパルス信号ＴＸを得ることができる。その結果、
アドレス発生器２およびメモリ装置３を形成するのに必
要な半導体基板上のエリアが第１図に示した波形発生器
と比較して減じられる。

第５図は、第１図および第４図に示したパルストランス
６の代わりに適用ｉ工能な差動増幅器の例を示す回路図
である。第５図を参照して、この差動増幅器７は、演算
増幅器７１と、演算増幅器７１の反転入力に接続された
抵抗７２と、増幅器７】の非反転入力に接続された抵抗
７３と、非反転入力と接地との間に接続された抵抗７４
と、帰還抵抗７５とを含む。抵抗７２を介して入力電圧
Ｖａが演算増幅器７１の反転入力に与えられる。抵抗７
３を介して入力電圧ｖｂが増幅器７〕の非反転入力に与
えられる。したがって、抵抗７２および７３の抵抗値を
Ｒ２、抵抗７４および７５の抵抗値をＲ６とすると、出
力電圧Ｖｏは次式により表わされる。

Ｖｏ−（Ｖｂ−Ｖａ）　　−Ｒ，／Ｒ２−（１）第５図
に示した差動増幅器７が第１図または第４図に示した波
形発生器に適用される場合では、入力端子ＶａとしてＤ
／Ａ変換器５ａからのアナログ電圧ＡＡが与えられ、入
力端子ｖｂとしてＤ／Ａ変換器５ｂからのアナログ電圧
ＡＢが与えられる。その結果、出力電圧Ｖｏとしてパル
ス信号ＴＸが得られる。なお、第５図に示した差動増幅
器７が適用される場合では、その利得は好ましくは１な
いし数倍程度に設定される。

上記の実施例では、２つのＤ／Ａ変換器５ａおよび５ｂ
が使用されているが、第５図に示した差動増幅器７を適
用する場合において差動増幅器の入力の数が増加されれ
ば、位相がずらされたさらに多くの入力電圧を与えるこ
とができる。その場合では、Ｄ／Ａｔ換器５ａおよび５
ｂの出力電圧の差を検出するだけでなく、和を検出する
ことによっても上記と同様の効果が得られる。

［発明の効果］ 以上のように、この発明によれば、互いに異なったタイ
ミングで周期的に得られる第１および第２の波形信号の
差を検出する差検出手段を設けたので、与えられたタイ
ミング信号の２倍の周波数で変化可能な特定の波形を有
するパルス信月を発生＝’ｉｌ能なデータ伝送用信号発
生器が得られた。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す波形発生器の回路
ブロック図である。第２図は、第１図に示したメモリ装
置においてストアされるべき波形データのサンプリング
タイミングを説明する波形図である。第３図は、第１図
に示した波形発生器の動作を説明するためのタイミング
図である。第４図は、この発明の別の実施例を示す波形
発生器の回路ブロック図である。第５図は、第１図およ
び第４図に示した波形発生器に適用可能な差動増幅器の
例を示す回路図である。第６図は、ＣＣＩＴＴによって
勧告されたユーザの端末と網終端装置との接続を示す概
念図である。第７図は、第６図に示したユーザ網インタ
ーフェイスとして適用される通信用ＬＳＩチップの回路
構成を示すブロック図である。第８図は、ＣＣＩＴＴの
勧告によって規定されているパルスマスクを示す波形図
である。第９図および第１０図は、各々従来の波形発生
器の例を示すブロック図である。 図において、１はクロック発生器、２．２ａ。 ２ｂはアドレス発生器、３．　３ａ、３ｂはメモリ装置
、４ａ、４ｂはラッチ回路、５ａ、５ｂはＤ／Ａ変換器
、６はパルストランス、７は差動増幅器である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 　データ伝送のために、特定の波形を有するパルス信号
   を発生する信号発生器であって、互いに異なったタイミ
   ングで繰返される周期的な第１および第２のタイミング
   信号を発生する手段と、 第１のタイミング信号に応答して前記特定の波形を構成
   するための第１の波形信号を発生する手段と、 第２のタイミング信号に応答して前記特定の波形を構成
   するための第２の波形信号を発生する手段と、 前記第１および第２の波形信号を受けるように接続され
   、第１および第２の波形信号の差を検出して前記特定の
   波形を有するパルス信号を出力する差検出手段とを含む
   、データ伝送用信号発生器。