WO2003044549A1 - Testeur de semi-conducteur - Google Patents

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WO2003044549A1
WO2003044549A1 PCT/JP2002/012122 JP0212122W WO03044549A1 WO 2003044549 A1 WO2003044549 A1 WO 2003044549A1 JP 0212122 W JP0212122 W JP 0212122W WO 03044549 A1 WO03044549 A1 WO 03044549A1
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period
cycle
timing
test
different
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PCT/JP2002/012122
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English (en)
French (fr)
Inventor
Hiroyasu Nakayama
Original Assignee
Advantest Corporation
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Publication date
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31922—Timing generation or clock distribution

Definitions

  • the present invention relates to a semiconductor test apparatus for testing a device under test (DUT) having a plurality of ports having different periods (frequency).
  • the present invention relates to a semiconductor test apparatus capable of generating a test pattern capable of testing a DUT having a plurality of ports having different periods without using a large number of timing memories for storing a finite timing set.
  • FIG. 1 is a conceptual configuration diagram of a semiconductor test apparatus.
  • the main components include a timing generator TG, a pattern generator: PG, a waveform shaper FC, pin electronics; PE, and a logic comparator DC.
  • the pin electronics PE includes a driver DR, a comparator CP, and others.
  • the semiconductor test apparatus is publicly known and well-known in the art, other signals and components and detailed description thereof will be omitted except for the main part according to the present application.
  • Figure 2 shows an example of a DUT that has two ports (two types of periods) that require different periods.
  • the DUT has a FIFO memory and a built-in PLL oscillator.
  • the built-in PLL oscillator receives the input clock CLKIN, generates a clock frequency converted to the ratio of NZM, and supplies the clock frequency to the read clock input terminal RCLK of FIF0.
  • Fig. 3 shows a timing chart for testing the DUT in Fig. 2 by setting the test cycle (test rate) as cycle N using a conventional semiconductor test equipment. It is.
  • the number of T S provided in the semiconductor test equipment is a finite number of about 1024, for example. If the conditions exceed this, there is a drawback that device testing becomes difficult. Alternatively, the number of T S needs to be increased.
  • the evening setting is provided in the LSI individually for each test channel. It must be switchable on the fly and be able to operate at the highest test rates, eg, 50 MHZ. For this reason, increasing the memory capacity of the timing set by a factor of two or four times has the disadvantage that the number of test channels that can be implemented in the LSI decreases. Furthermore, there is a drawback that increasing the memory capacity increases costs.
  • the timing chart in FIG. 4 is a timing chart for generating a test pattern corresponding to the cycle M and the cycle N by applying a timing set provided in an actual semiconductor test apparatus.
  • the test rate of the semiconductor test equipment is adjusted to the period N on the DATA OUT side.As a result, the other period M, CLK IN and DATA, use eight TSs, such as TS 1 to TS 8, and each cycle
  • the TS edge is sequentially switched, and the timing edge exists at each predetermined position Therefore, it is necessary to supply an application pattern with a predetermined delay.
  • FIG. 5 is a description example of a test pattern corresponding to the evening timing chart of FIG. This is an example of test pattern description when the test rate is set to the cycle N and cut out using this.
  • NOP is a sequence instruction indicating that, after executing the pattern of the address, the process proceeds to the next address, and "STOP" terminates the pattern generation after executing the pattern of the address.
  • the TS numbers TS1 to TS8 are delay data for specifying the amount of delay from each start point of the period ⁇ for each timing edge. Based on this TS, a timing pulse with a predetermined delay is generated for each cycle. These are all stored in a pattern memory (not shown) in the pattern generator PG.
  • FIG. 6 is a block diagram of a conventional timing generator TG, waveform shaper F C, and logic comparator D C showing one channel of the test channel. There are several hundred to several thousand test channels, depending on the system configuration.
  • the TG receives the timing set signal PGTS specifying the timing set from the PG shown in FIG. 1 via the test period generating unit 10 and outputs the delay information based on the timing set signal TTS.
  • the timing set memory TSM to be stored is accessed to supply a plurality of edge pulses TDT in which the evening pulse in the cycle is delayed by the variable delay means d22 to FC and DC. Also outputs the test rate clock TRATE indicating the test.
  • the FC includes the FIF 042 and the shaping unit 44.
  • the FI FO 42 receives the test pattern PAT 1 from the PG and stores it in the buffer with the rate clock RAT ECLK, and reads out the content stored in the FIF 0 at the timing of the test clock TRATE: FIF 0 output JP02 / 12122
  • the data 42 s is supplied to the shaping unit 44.
  • the shaping section 44 receives the FIFO output data 42 s, receives a plurality of the above-mentioned edge pulses TDT, and shapes the driver pulse DRP, which has been shaped into a predetermined applied waveform, via pin electronics. Supply to DUT.
  • the DC includes the FIF 052 and the comparison unit 54.
  • the FI FO 52 receives the expected value pattern PAT2 from the PG, stores it in a buffer with the rate clock RATE CLK, and reads out the stored contents at the time of the test rate clock TRATE. Supply 52 s overnight to the comparison unit 54.
  • the comparison unit 54 receives the FIF 0 output data 52 s, receives a plurality of the above-mentioned edge pulse TDTs as strobe signals, receives a comparison signal CPD which is a response signal from the DUT, and receives a predetermined comparison condition. Outputs the fail signal FL resulting from the pass / fail judgment.
  • the conventional configuration shown in FIG. 6 it is necessary to apply the test pattern shown in FIG. 5 to the waveform of the timing chart shown in FIG. As a result, even in the case of two types of periods and even in the simple case where the least common multiple period P is 8, eight T S numbers T S1 to T S 8 are consumed. If there are three types of periods, the least common multiple period 3 in the three types of periods becomes a large value. If this least common multiple period 1 exceeds 1,024, the test becomes impossible, and the timing set memory needs to be greatly increased by two or four times. In this respect, the conventional semiconductor test apparatus is not preferable and has a practical problem. Disclosure of the invention
  • An object of the present invention is to provide a semiconductor test apparatus capable of generating pulses (applied waveforms, etc.) of different periods without using a large number of evening memories for storing evening sets for a DUT having a plurality of ports. .
  • a pulse such as an applied waveform
  • a period conversion means capable of generating a timing edge pulse having a different period M different from the period N of the test rate without applying a plurality of the predetermined timing sets provided in the semiconductor test device. This is a conductor test device.
  • a pulse (an applied waveform, a strobe signal, etc.) of a different cycle can be applied to a DUT having a plurality of ports having different cycles (frequency) without using many timing memories for storing an evening set.
  • a semiconductor test device that can be generated can be realized.
  • a test cycle (test rate) of a semiconductor test apparatus is used as a reference timing, and a plurality of timing sets each of which can provide a predetermined amount of delay starting from the reference timing are provided for each test channel.
  • a semiconductor test apparatus having a configuration for generating a timing edge pulse given a predetermined delay based on the timing set, wherein a timing pulse of a different cycle M different from a cycle N of a test rate of the semiconductor test apparatus is provided.
  • a semiconductor test apparatus characterized by comprising a period conversion means capable of generating a timing edge pulse of a different period M without applying the timing set.
  • a test cycle (test rate) of a semiconductor test apparatus is set as a reference timing, and a plurality of timing sets capable of providing a predetermined delay amount starting from the reference timing are set for each test channel.
  • a semiconductor test apparatus having a configuration for generating a timing edge pulse with a predetermined delay based on the timing set, wherein the timing pulse having a different cycle M different from the cycle N of the test rate of the semiconductor test apparatus.
  • a timing-age pulse with a different period M is generated for the test channel that generates the clock, regardless of the timing set signal PGTS that specifies the timing set number generated from the power generator PG.
  • Period variable with different period designation means that can be controlled independently from the outside. Comprising means, that there is a semiconductor testing apparatus according to claim.
  • the test cycle generator 10 includes a test cycle generator 10.
  • the test cycle generator 10 generates a test cycle of a semiconductor test apparatus based on a timing set signal PGTS that specifies a timing set number (TS number) generated from the pattern generator PG.
  • PGTS timing set signal
  • the cycle converting means receives the rate clock of the cycle N: RATECLK and converts the generated rate to a predetermined different cycle M.
  • the above-mentioned period conversion clock TRATE CLK receives a delay amount of the period difference (M ⁇ N) between the test rate period N and the different period M, and gives a predetermined delay to each clock of the test rate to give the different period M
  • the semiconductor test apparatus described above is characterized in that the above-described semiconductor test apparatus generates a clock.
  • FIG. 8 shows a solution according to the present invention.
  • One aspect of the above-mentioned period conversion means is to generate a period less than the odd period (cumulative holding data 108 s) by cumulatively adding the period difference (M ⁇ N) between the period N of the test rate and the odd period M. Equipped with period difference accumulation means,
  • Equipped with a different period clock conversion means that receives the above rate clock RATE CLK having a period N, adds a delay amount corresponding to the data smaller than the different period and converts it into a different period M and outputs a period conversion clock T RAT ECLK. Further, there is provided the above-mentioned semiconductor test apparatus characterized by having the above.
  • FIG. 12 shows a solution according to the present invention.
  • the period conversion means d22b When the timing set memory TSM and the variable delay means d22b are provided in the timing generator TG of the test channel, the period conversion means
  • Cycle difference accumulating means for accumulating and adding the cycle difference (M ⁇ N) between the test rate cycle N and the different cycle M to generate data less than the different cycle (cumulative held data 108 s);
  • a predetermined TS number is selected and read based on the timing set signal TTS output from the timing set memory TSM.
  • a TS adding means for example, an adder 124) for outputting the resultant addition delay data (edge pulse delay data 124 s); / 12122
  • Thinning means that outputs a thinning clock 118 s, in which the clock of the cycle is thinned out, when the above-mentioned data less than the different cycle coincides with the different cycle M, which is cumulatively added in response to the rate clock RATE CLK having the cycle N (example)
  • clock gate 1 18 For example, clock gate 1 18
  • variable delay means d 22 b generates an edge pulse TDT by delaying the thinned clock 118 s by a predetermined time based on the addition delay data (edge pulse delay data 124 s) and outputs the pulse from the TG.
  • FIGS. 8 and 9 show a solution according to the present invention.
  • One embodiment of the above-described period difference accumulation means includes a reference period register 110, a period difference register 102, an adder 104, a flip-flop 108, and a comparison-subtractor 112.
  • the reference cycle register 110 is a register that holds the reference cycle data 110 s of the different cycle M,
  • the period difference register 102 is a register holding period difference data 102 s of a period difference (different period M—period N).
  • the adder 104 receives the period difference data 102 s and the period difference data 1 12 s to be cumulatively added, and outputs a cumulative addition data 10 4 s as a result of adding the two.
  • the flip-flop 108 receives the accumulated addition data 104 s and supplies the accumulated holding data 108 s latched by the late clock RATE CLK to the comparison / subtractor 112. ,
  • the comparison / subtractor 112 has a comparison function and a subtraction function, and receives the accumulated holding data 108 s and the reference period data 110 s. Then, the period difference data 1 12 s less than the reference period data 110 s is calculated and supplied to the adder 104, and the accumulated hold data 108 s is When the reference period is equal to or greater than 110 s, a thinning-out signal C 0 MP for thinning out the rate clock RATE CLK in a predetermined manner is generated and supplied to the clock gate 118. There is a semiconductor test device.
  • the above-mentioned period difference register 102 and the above-mentioned reference period register 110 are sent to The semiconductor test apparatus described above is characterized in that delay data corresponding to the different period M is externally set and controlled.
  • FIG. 8 and FIG. 9 show a solution according to the present invention.
  • One embodiment of the above-mentioned different-period clock conversion means includes a clock gate 118 and a period generator 120.
  • the cycle generating section 120 receives the above-mentioned thinned clock 118 s and outputs the thinned clock 118 s corresponding to the accumulated hold data 108 s.
  • the semiconductor test apparatus described above is characterized in that it outputs a period conversion clock TRATECLK converted to a period M with a delay amount.
  • FIG. 11 shows the solution means according to the present invention.
  • One embodiment of the above-described period difference accumulating means includes a period M register 103, a subtracter 105, an adder 104, a flip flop 108, and a comparison / subtractor 112.
  • the period M register evening 103 is a register evening that holds data of the different period M
  • the subtracter 105 receives the data of the different cycle M and the data of the cycle N which is the test rate, and calculates a period difference of 102 s of the cycle difference between the two (a different cycle M-cycle N). To do
  • the adder 104 receives the above-described period difference of 102 s and the cumulatively added period difference of 1 12 s and outputs a cumulatively added data of 104 s as a result of adding the two. ,
  • the flip flop 108 receives the cumulative addition data 104 s and supplies the cumulative holding data 108 s latched by the late clock RATE CLK to the comparison / subtractor 112.
  • the comparison / subtractor 112 has a comparison function and a subtraction function, and receives the accumulated holding data 108 s and the reference cycle data 110 s, and receives the reference cycle data 1 When a period difference of less than 10 s is calculated and supplied to the adder 104 and the accumulated holding data is equal to or greater than the reference period data 110 s.
  • the semiconductor test apparatus described above is characterized in that a thinning signal C0MP for thinning out the rate clock RATECLK in a predetermined manner is generated and supplied to the clock gate 118.
  • the delay data corresponding to the different cycle M is externally transmitted to the above-mentioned cycle M register 103 based on independent control separate from the test pattern stored in the pattern generator PG. Control settings from PC leak 2/12122
  • the above-mentioned semiconductor test apparatus is characterized in that the above-mentioned different cycle designation means for performing setting control from the outside performs a setting control independently of a test pattern by applying a test bus provided in the semiconductor test apparatus.
  • the above-mentioned semiconductor test device comprising at least one test channel.
  • the means of the present invention may be, if desired, practicable other constituent means by appropriately combining the respective element means in the above-mentioned solving means.
  • the reference numerals given to the respective elements correspond to the reference numerals shown in the embodiments of the invention, the present invention is not limited to this, and other practical equivalents are applied. It may be used as a means.
  • Figure 1 is a conceptual diagram of the semiconductor test equipment.
  • Figure 2 shows an example of a DUT with two ports with different periods (two types of periods).
  • Figure 3 is a conventional timing chart for testing the DUT shown in Figure 2 with the test cycle (test rate) set as the cycle N.
  • Fig. 4 shows a timing chart that generates test patterns corresponding to the periods M and N by applying the timing set provided in the actual semiconductor test equipment ( FIG. 5 corresponds to the timing chart in Fig. 4). Description example of test pattern.
  • FIG. 6 shows the main configuration of a semiconductor test device that can generate a test pattern that indicates one of the test channels.
  • FIG. 7 is a block diagram of a main part of one of the tester channels of the present invention, which additionally includes the period conversion means according to the present invention.
  • FIG. 8 is a first internal configuration example of the period conversion means of the present invention.
  • FIG. 9 is a timing chart showing an example of an operation for generating the DAT IN of FIG. 3 based on the test pattern of FIG.
  • Figure 10 shows an example of a test pattern generated when one T S number T S1 is applied.
  • FIG. 11 is a second internal configuration example of the period conversion means of the present invention.
  • FIG. 12 is a third internal configuration example of the period conversion means of the present invention.
  • FIG. 13 is a timing chart illustrating the operation of FIG.
  • Figure 14 shows an example of the internal principle configuration of the period generator. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 7, FIG. 8, FIG. 9, FIG. 10, FIG. 11, FIG. 12, FIG. Elements corresponding to those of the conventional configuration are denoted by the same reference numerals, and description of overlapping parts is omitted.
  • FIG. 7 is a block diagram of a main part of one of the test channels, in which the period conversion means 100 according to the present invention is additionally provided.
  • the other components, the evening timing generator TG and the waveform shaper FC, are included.
  • the description of the logical comparator DC is omitted because it is the same as the conventional one.
  • the test period (test rate) of the semiconductor test equipment is applied to the cycle N of 7 ns.
  • FIG. 8 shows a first internal configuration example of the period conversion means 100.
  • the internal components are a reference period register 110, a period difference register 102, an adder 104,
  • the circuit includes a flip-flop 108, a comparator / subtractor 112, a clock gate 118, and a period generator 120.
  • the test pattern in FIG. 10 is an example in which one TS number TS1 is applied
  • FIG. 9 is a timing chart showing an operation example in which the DAT AIN in FIG. 3 is generated based on the test pattern in FIG. It is a chart. A description will be given below with reference to these figures.
  • the reference period register 110 is a register holding the reference period data 110 s of the period N of 7 ns.
  • the adder 104 is a two-input add-on adder.
  • the adder 104 receives the cycle difference data 102 s and the cycle difference data 1 12 s output from the subtractor 1 12. And outputs the cumulative addition data 104 s resulting from the addition.
  • the flip 7 loop 108 receives the accumulated addition data 104 s and outputs accumulated holding data 108 s latched by RATE CLK. Therefore, the cumulative addition is sequentially performed for each RATE CLK, and becomes “Ins”, “2ns”, “3ns”,..., “7ns” as shown in FIG. Supply to vessel 1 12
  • the comparison / subtractor 112 has a comparison function and a subtraction function, and receives the accumulated holding data 108 s at the A input terminal and receives the reference period data 110 s at the B input terminal. First, when A—B ⁇ 0, the cumulative 0212122
  • Residual data (fractional data), which is 1 ns "X cycles, is supplied to the adder 104 and the cycle generator 120.
  • the clock gate 118 supplies the RATE CLK to the cycle generation section 120 as it is in the normal cycle of the negative of the thinning signal COMPMP.
  • the RATE CLK of the cycle is deleted as shown in FIG. 9E.
  • the decimated clock 118 s output in this manner is supplied to the cycle generator 120. Note that "a 7" of the test pattern PAT 1 shown in Fig. 9D is not used, but the "b 8" pattern on the D ATAOUT side is required as shown in Fig. 10; Must be inserted. According to this, the averaged number of pulses decimated is converted from the number of pulses of 7 ns in the period N to the number of pulses equivalent to 8 ns in the period M.
  • the cycle generating section 120 receives the thinned-out clock 118 s and converts it into a pulse train having a uniform cycle of 8 ns, which is delayed by the variable delay means d 20 and output. That is, upon receiving the inputted thinned-out clock 118 s, a predetermined delay was made based on the period difference 112 s.
  • the period conversion clock TRAT EC LK is output as shown in Figs. 9F to 9M. That is, in the first position of FIG. 9F, the decimated clock 118 s is delayed by O ns, in the position of FIG. 9G, the decimated clock 118 s is delayed by I ns, and in the position of FIG. 9H, the delay is 2 ns.
  • FIG. 14 shows an example of the internal principle configuration of the cycle generator 120 for reference.
  • the test rate of 7 can be obtained by using one timing set without using different timing set numbers TS1 to TS8 for each cycle as in the related art.
  • a period conversion clock TRAT ECLK with a period of 8 ns different from the ns period, so that a driver pulse: DRP or strobe signal based on this can be generated.
  • the timing set to be used is necessary only when you want to specify the initial offset phase.If this specification is unnecessary and another timing set can be used, the timing set The used number is zero.
  • FIG. 11 shows a second internal configuration example of the period conversion means 10 Ob, which is a configuration example obtained by modifying the main block configuration of FIG. This is a configuration example in which the set values of period M and period N are applied as they are.
  • the test cycle generator 10 shown in FIG. 1 outputs test cycle data of “7 ns”, which is a test rate of the semiconductor test equipment, and receives this as a cycle N of “7 ns”.
  • the cycle difference output means 102b includes a cycle M register 103 and a subtractor 105. Set the value of period M register 103 to "8 ns" which is period M. As a result, the period difference data 102 s output from the period difference output means 102 b subtracts M ⁇ N and outputs “Ins” data. It has the same function as 102. Also in this configuration example, the same operation as in FIG. 7 is realized, and a predetermined period conversion clock TRATEC LK can be output.
  • test cycle data received as input is a test rate and a cycle N. Since the cycle N, which is the test rate of the semiconductor test equipment, can be switched on-the-fly, there is an advantage that it is possible to generate a different cycle M in synchronization with the dynamic change of the test rate. .
  • FIG. 12 shows a third internal configuration example of the period conversion means 100c, which is a configuration example obtained by modifying the main block configuration of FIG.
  • FIG. 13 is a timing chart for explaining the operation of the configuration example shown in FIG.
  • the TS delay data TS M d of the timing set in FIG. 13 is “0.5 ns” —a constant case.
  • variable delay means d20 incorporated in the cycle generation section 120 shown in FIG. 8 is deleted and integrated into one as the variable delay section 122 on the TG side.
  • an adder 124 is provided inside to directly generate an edge pulse TDT having a period of 8 ns from the output terminal of the TG and a delay amount of the timing set.
  • the timing set memory TSM shown in FIG. 12 receives the evening set signal TTS from the test cycle generator 10 and The read “0.5 ns” TS delay data T SMd (see FIG. 13F) is supplied to the B input terminal of the adder 124.
  • the adder 124 receives the above-described period difference data 112 s at the A input terminal, and supplies an edge pulse delay data 124 s obtained as a result of adding the two delay data to the variable delay unit 122.
  • variable delay unit 122 When the variable delay unit 122 receives the above-described thinned-out clock 118 s, the edge pulse TDT delayed by the variable delay means d 22 b by the delay amount corresponding to the edge pulse delay data 124 s (see FIG. H). As a result, the DATA IN waveform (see Figure 13J) converted to the 8 ns period to be applied to the DUT can be supplied via FC.
  • the internal configuration of the variable delay unit 122 is the same as the internal configuration example of FIG. According to the example of the invention shown in FIG. 12, the two variable delay means d20 and d22 can be integrated into one, so that a great advantage can be obtained at a lower cost.
  • the simplification in the case of two ports requiring different periods was a specific example, but the present invention consumes a large number of TSs even in three or more different periods.
  • the advantage is that it can be implemented without any problems and the scope of application of the DUT, which is becoming more complicated, can be expanded.
  • the present invention has the following effects. According to the present invention as described above, according to the present invention, a different timing set is not used for each cycle as in the related art. Number of used 1 timing The set makes it possible to easily generate a period conversion clock TRATE CLK having a period different from the test period (test rate) of the semiconductor test equipment. Therefore, there is a great advantage that a DUT having multiple ports with different periods can be easily tested without increasing the capacity of the evening memory.

Description

明 細 書 半導体試験装置 技術分野
この発明は、 周期 （周波数） の異なる複数ポートを持つ被試験デバイ ス （DUT) を試験する半導体試験装置に関する。 特に、 有限のタイミ ングセッ トを格納するタイミングメモリを多数使用することなく、 周期 の異なる複数ポートを備える DUTを試験可能とする試験パターンを発 生できる半導体試験装置に関する。 背景技術
図 1は半導体試験装置の概念構成図である。 この要部構成要素は夕ィ ミング発生器 TGと、 パターン発生器: PGと、 波形整形器 FCと、 ピン エレク トロニクス； PEと、 論理比較器 D Cとを備える。 前記ピンエレク トロニクス PEには、 ドライバ DRやコンパレー夕 CP、 その他を備え る。 ここで、 半導体試験装置は公知であり技術的に良く知られている為、 本願に係る要部を除き、 その他の信号や構成要素、 及びその詳細説明に ついては省略する。
図 2は異なる周期を必要とするポートが 2つ （2種類の周期） を備え る DUTの一例である。 DUT内部には F I FOメモリと内蔵 PLL発 振器を備える。 前記内蔵 P L L発振器は入力クロック C LK I Nを受け て NZMの比率に変換したクロック周波数を生成して、 F I F 0の読出 しクロヅク入力端 R C L Kへ供給している。
図 3は従来の半導体試験装置を適用して試験周期 （テストレート） を 周期 Nとして設定して図 2の DUTを試験する場合のタイミングチヤ一 トである。
図 3に示すように、 テストレートを周期 N単位で切り出すと、 DAT A I Nと CLK I Nは周期 Mで動作しているため、 サイクル毎に異なつ たタイミングセヅ ト番号 （T S番号） T S 1〜T S 8を割りつけなけれ ばならない。 但し、 この場合には周期 Mx 7回と周期 Nx 8回で一巡す る簡明な周期 （最小公倍数周期 P) であるため、 8個の TS番号 T S 1 〜T S 8の適用で済んでいる。 しかし実際の DUT試験では、 多様な周 期条件が必要となる。 使用するタイミングセッ ト個数 （T S個数） は、 (周期 Μと周期 Νの最小公倍数の周期） Ζ周期 Νの個数のタイ ミングセ ヅ ト数 '（T S個数） が必要となる。
一方で、 半導体試験装置が備える T S個数は例えば 1024個程度の 有限個数である。 もしも、 これを越えるような条件の場合においては、 デバイス試験が困難となってしまう難点がある。 あるいは、 T S個数を 増やす必要がある。 夕イミングセヅ トは各テス夕 ヤンネル毎に個々に L S Iに内蔵して備えている。 且つ、 オンザフライで切り替え可能であ る必要があり、 最高のテストレート、 例えば 50 OMH zで動作できる 必要がある。 この為、 タイミングセッ トのメモリ容量を 2倍、 4倍等に 増加することは、 L S Iに実装できるテス夕チャンネル数が減少してし まう難点がある。 更に、 メモリ容量の増加はコスト高となってくる難点 がある。
図 4のタイミングチャートは、 実際の半導体試験装置が備えるタイミ ングセッ トを適用して周期 Mと周期 Nに対応する試験パターンを発生す るタイミングチャートである。 半導体試験装置のテストレートは、 DA T A OUT側の周期 Nに合わせる結果、 他方の周期 Mの CLK I Nと D ATAI Nは T S 1〜TS 8のように 8個の T Sを使用し、 各サイクル 毎に T S番号を順次切り替えてタイミングエッジが各々所定位置に存在 するように、 所定に遅延させた印加パターンを供給する必要がある。 図 5は図 4の夕イ ミングチャートに対応するテス トパターンの記述例 である。 これはテス トレートを周期 Nとし、 これで切り出したときのテ ス トパターンの記述例である。 この記述において、 「NOP」 はそのァ ドレスのパターンを実行したら、 次のアドレスに進むことを示すシ一ケ ンス命令であり、 「S T OP」 はそのアドレスのパターンを実行したら パターン発生を終了する命令である。 T S番号 T S 1〜T S 8は各タイ ミングエッジ毎に、 周期 Νの各始点からの遅延量を指定する遅延データ である。 この. T Sに基づいて各サイクル毎に所定遅延したタイ ミングの パルスを発生する。 尚、 これらは全てパターン発生器 P G内のパターン メモリ （図示せず） に格納される。
図 6はテス夕チヤンネルの 1チャンネルを示す、 従来のタイ ミング発 生器 TG、 波形整形器 F C、 論理比較器 D Cのブロック図である。 尚、 テス夕チャンネルはシステム構成にもよるが数百〜数千チャンネル備え ている。
本願に係る T Gは、 図 1に示す PGからのタイミングセッ トを指定す るタイミングセッ ト信号 P GT Sを試験周期発生部 10を介して受ける 夕イ ミングセッ ト信号 T T Sに基づいて、 遅延情報を格納するタイミン グセヅ トメモリ T S Mをアクセスして当該サイクルにおける夕イミング パルスを可変遅延手段 d 22で所定に遅延した複数のエッジパルス TD Tを F Cと D Cへ供給する。 またテス トレ一トを示すテストレートクロ ヅク TRATEを出力する。
本願に係る FCは、 F I F 042と整形部 44とを備える。 F I FO 42は P Gからの試験パターン PAT 1を受けてレートクロヅク RAT E C L Kでバッファ格納し、 上記テス トレ一トクロヅク TR ATEの夕 ィミングで、 前記 F I F 0で格納された内容を読み出した: F I F 0出力 JP02/12122
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データ 42 sを整形部 44へ供給する。
整形部 44は前記 F I FO出力デ一夕 42 sを受け、 上記エッジパル ス T D Tの所定複数本を受けて、 所定の印加波形となるように波形整形 したドライバパルス DRPをピンエレク トロ二クスを介して DUTへ供 給する。
本願に係る DCは、 F I F 052と比較部 54とを備える。 F I FO 52は P Gからの期待値パターン P AT 2を受けてレートクロック RA TE C L Kでバヅファ格納し、 上記テストレ一トクロック TRATEの 夕イミングで、 前記で格納された内容を読み出した F I F 0出力デ一夕 52 sを比較部 54へ供給する。
比較部 54は前記 F I F 0出力デ一夕 52 sを受け、 上記ェヅジパル ス TDTの所定複数本をストローブ信号として受け、 DUTからの応答 信号であるコンパレ一夕信号 C P Dを受けて、 所定の比較条件で良否判 定した結果のフェイル信号 F Lを出力する。
上述説明したように図 6の従来構成によれば、 図 4に示すタイミング チヤ一トの波形は図 5のテス トパターンを適用する必要がある。 この結 果、 2種類の周期の場合で且つ最小公倍数周期 Pが 8となる単純な場合 でも 8個の T S番号 T S 1 ~T S 8を消費してしまう。 もしも、 3種類 の周期となる場合には 3種類の周期における最小公倍数周期 Ρは大きな 数値となってくる。 もしも、 この最小公倍数周期 Ρが 1 024を越える ような場合には、 試験不可能となってしまい、 タイミングセッ トメモリ を 2倍、 4倍と大幅に増加する必要性がある。 この点で従来構成の半導 体試験装置は好ましくなく実用上の難点がある。 発明の開示
そこで、 本発明が解決しょうとする課題は、 周期 （周波数） の異なる 複数ポ一トを持つ D U Tに対して、 夕イミングセッ トを格納する夕ィミ ングメモリを多数使用することなく、 異なる周期のパルス （印加波形 等） が発生可能な半導体試験装置を提供することである。
また、 本発明が解決しょうとする課題は、 周期 （周波数） の異なる夕 ィミングのパルス (印加波形等） を容易に発生可能な半導体試験装置を 提供することである。
第 1の解決手段を示す。
上記課題を解決するために、 半導体試験装置の試験周期 （テス トレー ト） である周期 Nとは異なる異周期 Mのタイミングエッジパルスの発生 を行うことが求められる半導体試験装置において、
半導体試験装置が備える所定複数個の上記タイミングセッ トを適用す ること無く、 テストレートの周期 Nとは異なる異周期 Mのタイミングェ ッジパルスが発生できる周期変換手段を備える、 ことを特徴とする半導 体試験装置である。
上記発明によれば、 周期 （周波数） の異なる複数ポートを持つ D U T に対して、 夕イミングセッ トを格納するタイミングメモリを多数使用す ることなく、 異なる周期のパルス （印加波形やストローブ信号等） が発 生可能な半導体試験装置が実現できる。
次に、 第 2の解決手段を示す。
上記課題を解決するために、 半導体試験装置の試験周期 （テストレー ト） を基準タイミングとし、 前記基準タイミングを起点として所定の遅 延量を付与できるタイミングセットを各テス夕チヤンネル毎に所定複数 個を備え、 前記タイミングセッ トに基づいて所定に遅延付与されたタイ ミングエッジパルスを発生する構成を備える半導体試験装置において、 半導体試験装置のテストレ一卜の周期 Nとは異なる異周期 Mのタイミ ングェヅジパルスの発生を行うテス夕チャンネルに対して、 多数個の上 記タイミングセッ トを適用すること無く異周期 Mのタイミングエツジパ ルスが発生できる周期変換手段を備える、 ことを特徴とする半導体試験 装置がある。
次に、 第 3の解決手段を示す。
上記課題を解決するために、 半導体試験装置の試験周期 （テス トレー ト） を基準タイミングとし、 前記基準タイミングを起点として所定の遅 延量を付与できるタイミングセッ トを各テス夕チャンネル毎に所定複数 個を備え、 前記タイミングセッ トに基づいて所定に遅延付与されたタイ ミングエッジパルスを発生する構成を備える半導体試験装置において、 半導体試験装置のテストレートの周期 Nとは異なる異周期 Mのタイミ ングェヅジパルスの発生を行うテス夕チャンネルに対して、 パ夕一ン発 生器 P Gから発生するタイミングセッ ト番号を指定する夕ィミングセッ ト信号 P G T Sに依存すること無く異周期 Mのタイミングェヅジパルス が発生でき、 且つ異周期 Mの指定が外部から独立して制御可能な異周期 指定手段を備える周期変換手段を備える、 ことを特徴とする半導体試験 装置がある。
次に、 第 4の解決手段を示す。
試験周期発生部 1 0を備え、 前記試験周期発生部 1 0はパターン発生 器 P Gから発生するタイミングセッ ト番号 （T S番号） を指定するタイ ミングセッ ト信号 P G T Sに基づいて、 半導体試験装置の試験周期 （テ ス トレート） となる所定周期 Nのレ一トクロック R A T E C L Kを発生 するとき、 上記周期変換手段は、 前記周期 Nのレ一トクロック： R A T E C L Kを受けて所定の異周期 Mに変換生成した周期変換クロック T R A T E C L Kを出力し、 これを当該テス夕チヤンネルの後段のタイミング 発生器 T Gへ供給する、 ことを特徴とする上述半導体試験装置がある。 次に、 第 5の解決手段を示す。 上述周期変換クロック TRATE CLKはテス トレートの周期 Nと異 周期 Mとの周期差 （M— N) の遅延量を受けて、 テストレートの各クロ ック毎に所定に遅延付与して異周期 Mのクロックを生成する、 ことを特 徴とする上述半導体試験装置がある。
次に、 第 6の解決手段を示す。 ここで第 8図は、 本発明に係る解決手 段を示している。
上述周期変換手段の一態様は、 テストレートの周期 Nと異周期 Mとの 周期差 （M— N) を累積加算した異周期未満デ一夕 （累積保持デ一夕 1 08 s) を生成する周期差累積手段を具備し、
周期 Nの上記レートクロック RATE C L Kを受けて上記異周期未満 データに対応する遅延量を付与して異周期 Mに変換した周期変換ク口ッ ク T RAT E C L Kを出力する異周期クロック変換手段を具備し、 以上を備えることを特徴とする上述半導体試験装置がある。
次に、 第 7の解決手段を示す。 ここで第 1 2図は、 本発明に係る解決 手段を示している。
当該テス夕チャンネルのタイミング発生器 T G内にタイミングセヅ ト メモリ T SMと可変遅延手段 d 22bとを備えるとき、 上記周期変換手 段は、
テストレートの周期 Nと異周期 Mとの周期差 （M— N) を累積加算し て異周期未満データ （累積保持データ 108 s) を生成する周期差累積 手段を具備し、
上記タイミングセッ トメモリ T S Mから出力されるタイミングセッ ト 信号 T T Sに基づいて所定の T S番号が選択されて読み出された T S遅 延データ T SMdと、 上記異周期未満データとを受けて両者を加算した 結果の加算遅延データ （エッジパルス遅延デ一夕 124 s) を出力する T S加算手段 （例えば加算器 124) を具備し、 /12122
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周期 Nのレートクロック RATE CLKを受けて累積加算される上記 異周期未満デ一夕が異周期 Mと一致するときには当該サイクルのクロッ クを間引き除去した間引きクロック 1 18 sを出力する間引き手段 （例 えばクロックゲート 1 18) を具備し、
上記可変遅延手段 d 22 bは上記加算遅延デ一夕 （エッジパルス遅延 デ一夕 124 s) に基づいて上記間引きクロック 1 18 sを所定に遅延 したエッジパルス TD Tを生成して T Gから出力し、 当該 T Gの後段に 備える波形整形器 F Cへ供給する、 ことを特徴とする上述半導体試験装 置がある。
次に、 第 8の解決手段を示す。 ここで第 8図と第 9図は、 本発明に係 る解決手段を示している。
上述周期差累積手段の一態様は、 基準周期レジス夕 1 10と、 周期差 分レジス夕 102と、 加算器 104と、 フリ ップ ·フロヅプ 108と、 比 較 ·減算器 1 12とを備え、
上記基準周期レジス夕 1 10は異周期 Mの基準周期デ一夕 1 10 sを 保持するレジスタであり、
上記周期差分レジス夕 102は周期差である （異周期 M—周期 N) の 周期差データ 102 sを保持するレジス夕であり、
上記加算器 104は上記周期差データ 102 sと累積加算される周期 差データ 1 12 sとを受けて両者を加算した結果の累積加算デ一夕 10 4 sを出力するものであり、
上記フリヅプ'フロヅプ 108は上記累積加算デ一夕 104 sを受けて 上記レ一トクロック RATE CLKによりラツチ保持した累積保持デ一 夕 1 08 sを上記比較 ·減算器 1 12へ供給するものであり、
上記比較 ·減算器 1 12は比較機能と減算機能とを備えるものであつ て、 上記累積保持データ 108 sと上記基準周期デ一夕 1 10 sとを受 けて、 上記基準周期デ一夕 1 1 0 s未満の周期差データ 1 1 2 sを算出 して上記加算器 1 04へ供給するものであり、 且つ、 上記累積保持デ一 夕 1 08 sが上記基準周期デ一夕 1 1 0 sより等しいか大きいときには 上記レートクロック RATE CLKを所定に間引く間引き信号 C 0 M P を発生してクロヅクゲート 1 1 8へ供給するものである、 ことを特徴と する上述半導体試験装置がある。
次に、 第 9の解決手段を示す。
上述異周期指定手段の一態様としては、 パターン発生器 P Gに格納す るテストパターンとは別個の独立した制御に基づいて、 上記周期差分レ ジス夕 1 02と上記基準周期レジス夕 1 1 0へ異周期 Mに対応する遅延 データを外部から設定制御する、 ことを特徴とする上述半導体試験装置 がある。
次に、 第 1 0の解決手段を示す。 ここで第 8図と第 9図は、 本発明に 係る解決手段を示している。
上述異周期クロック変換手段の一態様は、 クロックゲート 1 1 8と、 周期発生部 1 2 0とを備え、
上記クロックゲート 1 18は上記レ一トクロック RATE C L Kを受 けて上記周期発生部 1 20へ供給するとき、 累積加算される上記累積保 持データ 1 08 sが異周期 Mと一致するときには当該サイクルのクロッ クを間引き除去した間引きクロック 1 1 8 sを出力するものであり、 上記周期発生部 1 20は上記間引きクロック 1 1 8 sを受けて上記累 積保持デ一夕 1 08 sに対応する遅延量を付与して周期 Mに変換した周 期変換クロック TR AT E C LKを出力するものである、 ことを特徴と する上述半導体試験装置がある。
次に、 第 1 1の解決手段を示す。 ここで第 1 1図は、 本発明に係る解 決手段を示している。 上述周期差累積手段の一態様は、 周期 Mレジス夕 103と、 減算器 1 05と、 加算器 104と、 フ リップ 'フロップ 108と、 比較 ·減算器 1 12とを備え、
上記周期 Mレジス夕 1 03は異周期 Mのデータを保持するレジス夕で あり、
上記減算器 105は上記異周期 Mのデータとテス トレートである周期 Nのデ一夕とを受けて両者の周期差である （異周期 M—周期 N) の周期 差デ一夕 102 sを算出するものであり、
上記加算器 1 04は上記周期差デ一夕 102 sと累積加算される周期差 デ一夕 1 12 sとを受けて両者を加算した結果の累積加算デ一夕 104 sを出力するものであり、
上記フリップ 'フロヅプ 108は上記累積加算データ 104 sを受けて 上記レ一トクロック RATE CLKによりラツチ保持した累積保持デー 夕 108 sを上記比較 ·減算器 112へ供給するものであり、
上記比較 ·減算器 1 12は比較機能と減算機能とを備えるものであつ て、 上記累積保持デ一夕 108 sと上記基準周期データ 1 10 sとを受 けて、 上記基準周期デ一夕 1 10 s未満の周期差デ一夕 1 12 sを算出 して上記加算器 104へ供給するものであり、 且つ、 上記累積保持デ一 夕 108 sが上記基準周期データ 1 10 sより等しいか大きいときには 上記レ一トクロック R A T E C LKを所定に間引く間引き信号 C 0 MP を発生してクロヅクゲ一ト 1 1 8へ供給するものである、 ことを特徴と する上述半導体試験装置がある。
次に、 第 1 2の解決手段を示す。
上述異周期指定手段の一態様としては、 パターン発生器 PGに格納す るテストパターンとは別個の独立した制御に基づいて、 上記周期 Mレジ ス夕 103へ異周期 Mに対応する遅延データを外部から設定制御する、 PC漏 2/12122
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ことを特徴とする上述半導体試験装置がある。
次に、 第 1 3の解決手段を示す。
外部から設定制御する上記異周期指定手段は半導体試験装置が備える テス夕バスを適用してテストパターンとは独立して設定制御を行う、 こ とを特徴とする上述半導体試験装置がある。
次に、 第 1 4の解決手段を示す。
上述周期変換手段の一態様としては、 少なくとも 1テス夕チャンネル を備える、 ことを特徴とする上述半導体試験装置がある。
尚、 本願発明手段は、 所望により、 上記解決手段における各要素手段 を適宜組み合わせて、 実用可能な他の構成手段としても良い。 また、 上 記各要素に付与されている符号は、 発明の実施の形態等に示されている 符号に対応するものの、 これに限定するものではなく、 実用可能な他の 均等物を適用した構成手段としても良い。 図面の簡単な説明
図 1は、 半導体試験装置の概念構成図。
図 2は、 周期の異なる 2ポート （ 2種類の周期） を備える D U Tの一 例。
図 3は、 従来の、 試験周期 （テストレート） を周期 Nとして設定して 図 2の D U Tを試験する場合のタイミングチャート。
図 4は、 実際の半導体試験装置が備えるタイ ミングセッ トを適用して 周期 Mと周期 Nに対応する試験パターンを発生するタイミングチヤ一ト( 図 5は、 図 4のタイミングチヤ一トに対応するテストパターンの記述 例。
図 6は、 テス夕チャンネルの 1チャンネルを示す試験パターンを発生 できる半導体試験装置の要部構成図。 図 7は、 本発明の、 テスタチャンネルの 1チャンネルにおいて、 本願 に係る周期変換手段を追加して備える要部プロック図。
図 8は、 本発明の、 周期変換手段の第 1の内部構成例。
図 9は、 図 1 0のテストパ夕一ンに基づき図 3の D A T A I Nを発生 する動作例を示すタイミングチヤ一ト。
図 1 0は、 1つの T S番号 T S 1を適用して発生する場合のテストパ ターン例。
図 1 1は、 本発明の、 周期変換手段の第 2の内部構成例。
図 1 2は、 本発明の、 周期変換手段の第 3の内部構成例。
図 1 3は、 図 1 2の動作を説明するタイミングチャート。
図 1 4は、 周期発生部の内部原理構成例。 発明を実施するための最良の形態
以下に本発明を適用した実施の形態の一例を図面を参照しながら説明 する。 また、 以下の実施の形態の説明内容によって特許請求の範囲を限 定するものではないし、 更に、 実施の形態で説明されている要素や接続 関係が解決手段に必須であるとは限らない。 更に、 実施の形態で説明さ れている要素や接続関係の形容/形態は、 一例でありその形容/形態内 容のみに限定するものではない。
本発明について、 図 7と図 8と図 9と図 1 0と図 1 1と図 1 2と図 1 3と図 1 4とを参照して以下に説明する。 尚、 従来構成に対応する要素 は同一符号を付し、 また重複する部位の説明は省略する。
図 7はテス夕チャンネルの 1チャンネルにおいて、 本願に係る周期変 換手段 1 0 0を追加して備える要部プロック図であり、 他の構成要素で ある夕イミング発生器 T Gと波形整形器 F Cと論理比較器 D Cとは従来 と同一であるので説明を省略する。 ここで、 周期 M = 8 n s、 周期 N = 7 n sとした具体数値例を適用して説明する。 また、 周期 Nの 7nsは 半導体試験装置の試験周期 （テス トレート） を適用する。
図 8は周期変換手段 1 00の第 1の内部構成例である。 この内部構成 要素は、 基準周期レジス夕 1 10と、 周期差分レジス夕 102と、 加算 器 104と、
フリ ヅプ'フロヅプ 108と、 比較 ·減算器 1 12と、 クロックゲート 1 1 8と、 周期発生部 1 20とを備える。 また、 図 10のテストパ夕一 ンは 1つの T S番号 T S 1を適用して発生する例であり、 図 9は図 10 のテス トパターンに基づき図 3の DAT A I Nを発生する動作例を示す タイミングチャートである。 これらの図を参照して以下に説明する。 基準周期レジス夕 1 10は、 周期 Nである 7 n sの基準周期データ 1 10 sを保持するレジス夕である。
周期差分レジス夕 102は、 周期 M—周期 Nの差分である周期差デ一 夕 102 sを保持するレジス夕である。 即ち、 8ns— 7ns = l . 0 nsの値を保持する。
加算器 104は、 2入力デ一夕の加算器であって、 上記周期差デ一夕 102 sと比較 ·減算器 1 12から出力される周期差デ一夕 1 12 sと を受けて、 両者を加算した結果の累積加算データ 104 sを出力する。 フリップ ·7ロヅプ 108は、 上記累積加算デ一夕 104 sを受けて、 RATE CLKによりラツチした累積保持データ 108 sを出力する。 従って、 RATE CLK毎に順次累積加算されて、 図 9に示すように" I ns" , ，， 2 ns" , " 3 ns" , ……、 " 7ns" となる。 この出 力を比較 ·減算器 1 12へ供給する。
比較 ·減算器 1 12は、 比較機能と減算機能とを備えるものであって、 上記累積保持データ 108 sを A入力端に受け、 上記基準周期デ一夕 1 10 sを B入力端に受けて、 第 1に、 A— B< 0のときには前記累積保 0212122
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持デ一夕 108 sを周期差デ一夕 1 12 sとして出力する。 ここで、 演 算式の Aとは A入力端のデータであり、 Bとは B入力端のデ一夕である。 第 2に、 A— B> = 0のときには A— Bの減算処理をした残りの残余 デ一夕を周期差デ一夕 1 1 2 sとして出力し、 且つ間引き信号 CO MP (図 9B参照） を発生してクロックゲート 1 1 8へ供給する。 この結果 図 9 Aに示す" 7ns" が図 9 Cに示す次のサイクルでは" 7 ns" ― " 1 n s" =" 0 n s" となる。
ここで、 もしも周期差デ一夕 102 sの値が" 1 n s" から" 1. 0 I ns" と仮定した場合には、 間引き信号 COMPが発生する図 9 Cの サイクルでは、 " 0. 0 1 ns" Xサイクル数、 となる残余データ （端 数デ一夕） が加算器 104と周期発生部 120へ供給されることになる。
クロックゲート 1 18は、 第 1に、 間引き信号 C OMPがネゲ一卜の 定常時のサイクルには RATE CLKをそのまま周期発生部 120へ供 給する。 第 2に、 図 9Bに示すように、 間引き信号 COMPがアサート のサイクル （間引きサイクル） では、 図 9 Eに示すように、 当該サイク ルの RATE C L Kが削除される。 このようにして出力される間引きク ロック 1 18 sは周期発生部 120へ供給する。 尚、 図 9 Dに示す試験 パ夕一ン PAT 1の" a 7" は使用されないが、 図 10に示すように D ATAOUT側の" b 8" パターンが必要である為、 ダミ一サイクル用 として挿入しておく必要がある。 これによれば、 間引きされた平均的な パルス数は周期 Nの 7 n sのパルス数から周期 Mの 8 n s相当のパルス 数に変換される。
周期発生部 120は、 入力される上記間引きクロック 1 18 sを受け て可変遅延手段 d 20で所定に遅延した 8nsの均一周期のパルス列に 変換して出力するものである。 即ち、 入力される上記間引きクロック 1 1 8 sを受けて、 上記周期差デ一夕 112 sに基づいて所定に遅延した 周期変換クロヅク TRAT E C LKを図 9 F〜図 9 Mに示すように出力 する。 即ち、 最初の図 9 F位置では間引きクロック 1 1 8 sを O n s遅 延し、 図 9 G位置では間引きクロヅク 1 1 8 sを I n s遅延し、 図 9 H 位置では 2 n s遅延し、 図 9 J位置では 3 n s遅延し、 同様に順次遅延 量が増えていき図 9 K位置では 6 n s遅延し、 次の図 9 L位置のサイク ルでは間引きクロヅク 1 1 8 sが存在しないのパルス出力無しとなる。 そして図 9 M位置からは再び遅延 0 n sから遅延が行われる。 この繰り 返しの結果、 周期 Mの 8 n sの均一周期のパルス列に変換される。 尚、 図 1 4に周期発生部 1 2 0の内部原理構成例を参考に示す。
上述した図 8の発明構成によれば、 従来のように各サイクル毎に異な るタイミングセッ ト番号 T S 1〜T S 8を使用すること無く、 使用個数 1個のタイミングセッ トにより、 テストレートの 7 n s周期とは異なる 8 n s周期の周期変換クロック TRAT E C L Kを発生することが可能 となる結果、 これに基づく ドライバパルス： D R Pやストローブ信号が発 生できることとなる。 尚、 1個使用するタイミングセッ トは当初のオフ セッ ト位相を指定したい場合にのみ必要であり、 もしこの指定が不要で あり、 他のタイミングセッ トを流用できる場合には、 タイミングセッ ト の使用個数はゼロとなる。
従って、 T G内に備えるタイミングセッ トメモリ T SMの容量を増や すことなく周期の異なる複数ポートを備える D U Tが容易に試験可能な 半導体試験装置が実現できる大きな利点が得られる。 また、 T S個数を 多数必要としないので、 D U Tの適用対象 ·適用品種が拡大できる大き な利点が得られる。
次に、 図 1 1は周期変換手段 1 0 O bの第 2の内部構成例であり、 図 8の要部プロック構成を変形した構成例である。 これは周期 Mと周期 N の設定値をそのまま適用する構成例である。 PC蘭 2/12122
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図 1に示す試験周期発生部 10から半導体試験装置のテストレ一トで ある" 7 ns" の試験周期データを出力し、 これを周期 Nの" 7ns" として受ける。
周期差分出力手段 102 bは、 周期 Mレジス夕 103と減算器 105 とを備える。 周期 Mレジス夕 103の設定値は周期 Mである" 8ns" を設定する。 この結果、 周期差分出力手段 102 bの出力である周期差 デ一夕 102 sは、 M— Nの減算が行われて" I ns" のデータが出力 されるので、 図 7の周期差分レジス夕 102と同一機能となる。 この構 成例においても、 図 7と同じ動作が実現されて所定の周期変換クロック TR AT E C LKが出力できる。
更に、 入力として受ける試験周期データはテストレ一トであり周期 N である。 半導体試験装置のテストレートである周期 Nは、 オンザフライ で切り替えできるからして、 テス トレートの動的な変更に同期連動した 形態で、 異周期 Mの発生をすることが可能となる利点が得られる。
次に、 図 1 2は周期変換手段 100 cの第 3の内部構成例であり、 図 8の要部プロック構成を変形した構成例である。 図 13はこの構成例図 1 2の動作を説明するタイミングチヤ一トである。 ここで、 図 13にお けるタイミングセッ トの T S遅延デ一夕 T S M dは" 0. 5ns" —定 の場合と仮定する。
この構成例では、 図 8に示す周期発生部 1 20に内蔵していた可変遅 延手段 d 20を削除して、 T G側の可変遅延部 122として 1つに統合 し、 更に周期変換手段 100 c内に加算器 124を備えて、 TGの出力 端から周期 8 nsで且つタイミングセッ トの遅延量を付与したエツジパ ルス T D Tを直接的に発生する例である。
図 12に示すタイミングセッ トメモリ T SMは、 試験周期発生部 10 からの夕イミングセット信号 T T Sを受けて、 これに基づく遅延情報を 読み出した" 0. 5 n s"の T S遅延データ T SMd (図 13 F参照） を加算器 124の B入力端へ供給する。
加算器 124は上述周期差デ一夕 1 12 sを A入力端に受けて、 両遅 延デ一夕を加算した結果のエッジパルス遅延デ一夕 124 sを可変遅延 部 1 22へ供給する。
可変遅延部 122は上述間引きクロック 1 18 sを受けたときに、 可 変遅延手段 d 22 bにより上記エツジパルス遅延デ一夕 124 sに対応 する遅延量で遅延させたエッジパルス TDT (図 13 G、 H参照） を発 生する。 この結果、 DUTへ印加する 8 ns周期に変換された DATA I N波形 （図 13 J参照） が F Cを介して供給できることとなる。 尚、 可変遅延部 1 22の内部構成も図 14の内部原理構成例と同様である。 上述した図 12の発明構成例によれば、 2個の可変遅延手段 d 20、 d 22を 1個にまとめることができるので、 より安価に構成できる大き な利点が得られる。
尚、 本発明の技術的思想は、 上述実施の形態の具体構成例、 接続形態 例に限定されるものではない。 更に、 本発明の技術的思想に基づき、 上 述実施の形態を適宜変形して広汎に応用してもよい。
例えば、 上述実施例の DUTでは、 異なる周期を必要とするポートが 2つの場合の簡明は具体例であつたが、 本発明では 3以上の多数の異な る周期においても T S使用個数を多数消費すること無く実施でき、 複雑 化する D UTの適用対象が拡大できる利点が得られる。 産業上の利用可能性
本発明は、 上述の説明内容からして、 下記に記載される効果を奏する 上述説明したように本発明によれば、 従来のように各サイクル毎に異 なるタイミングセッ トを使用すること無く、 使用個数 1個のタイミング セッ トにより、 半導体試験装置の試験周期 （テストレート） とは異なる 周期の周期変換クロック TRATE CLKを容易に発生することが可能 となる。 従って、 夕イミングメモリの容量を増やすことなく周期の異な る複数ポートを備える DUTが容易に試験可能となる大きな利点が得ら れる。
従って、 本発明の技術的効果は大であり、 産業上の経済効果も大であ る。

Claims

請 求 の 範 囲
1 . 半導体試験装置の試験周期 （テス トレ一ト） である周期 Nとは異 なる異周期 Mのタイ ミングェッジパルスの発生を行うことが求められる 半導体試験装置において、
半導体試験装置が備える所定複数個の該タイ ミングセツ トを適用する こと無く、 テストレ一トの周期 Nとは異なる異周期 Mのタイ ミングエツ ジパルスが発生できる周期変換手段を備える、 ことを特徴とする半導体 試験装置。
2 . 半導体試験装置の試験周期を基準タイミングとし、 前記基準タイ ミングを起点として所定の遅延量を付与できるタイ ミングセッ トを各テ ス夕チャンネル毎に所定複数個を備え、 前記タイミングセッ トに基づい て所定に遅延付与された夕ィ ミングエッジパルスを発生する構成を備え る半導体試験装置において、
半導体試験装置のテス トレートの周期 Nとは異なる異周期 Mのタイ ミ ングェヅジパルスの発生を行うテス夕チャンネルに対して、 多数個の該 タイ ミングセッ トを適用すること無く異周期 Mのタイ ミングエッジパル スが発生できる周期変換手段を備える、 ことを特徴とする半導体試験装
3 . 半導体試験装置の試験周期を基準タイミングとし、 前記基準タイ ミングを起点として所定の遅延量を付与できるタイ ミングセッ トを各テ ス夕チャンネル毎に所定複数個を備え、 前記タイミングセッ トに基づい て所定に遅延付与されたタイ ミングエツジパルスを発生する構成を備え る半導体試験装置において、
半導体試験装置のテストレ一トの周期 Nとは異なる異周期 Mのタイ ミ ングェッジパルスの発生を行うテス夕チャンネルに対して、 パターン発 生器 P Gから発生するタイミングセット番号を指定するタイミングセッ ト信号に依存すること無く異周期 Mのタイミングエッジパルスが発生で き、 且つ異周期 Mの指定が外部から独立して制御可能な異周期指定手段 を備える周期変換手段を備える、 ことを特徴とする半導体試験装置。
4 . 試験周期発生部を備え、 前記試験周期発生部はパターン発生器 P Gから発生するタイミングセッ ト番号 （T S番号） を指定するタイミン グセッ ト信号に基づいて、 半導体試験装置の試験周期 （テス トレート） となる所定周期 Nのレートクロックを発生するとき、 該周期変換手段は、 前記周期 Nのレ一トクロックを受けて所定の異周期 Mに変換生成した周 期変換クロックを出力し、 これを当該テス夕チャンネルの後段のタイミ ング発生器 T Gへ供給する、 ことを特徴とする請求項 1乃至 3記載の半 導体試験装置。
5 . 該周期変換クロックはテストレートの周期 Nと異周期 Mとの周期 差 （M— N ) の遅延量を受けて、 テストレートの各クロック毎に所定に 遅延付与して異周期 Mのクロックを生成する、 ことを特徴とする請求項 4記載の半導体試験装置。
6 . 該周期変換手段は、 テス トレートの周期 Nと異周期 Mとの周期差 ( M - N ) を累積加算した異周期未満デ一夕を生成する周期差累積手段 と、
周期 Nの該レートクロックを受けて該異周期未満デ一夕に対応する遅 延量を付与して異周期 Mに変換した周期変換ク口ックを出力する異周期 ク口ック変換手段と、 を備えることを特徴とする請求項 1乃至 3記載の半導体試験装置。
7 . 当該テス夕チャンネルのタイミング発生器 T G内にタイミングセ ッ トメモリ T S Mと可変遅延手段とを備えるとき、 該周期変換手段は、 テストレートの周期 Nと異周期 Mとの周期差 （M— N ) を累積加算し て異周期未満データを生成する周期差累積手段と、
該タイミングセッ トメモリ T S Mから出力されるタイミングセッ ト信 号に基づいて所定の T S番号が選択されて読み出された T S遅延データ と、 該異周期未満データとを受けて両者を加算した結果の加算遅延デー 夕を出力する T S加算手段と、
周期 Nのレートクロックを受けて累積加算される該異周期未満データ が異周期 Mと一致するときには当該サイクルのクロックを間引き除去し た間引きクロックを出力する間引き手段と、
該可変遅延手段は該加算遅延データに基づいて該間引きクロックを所 定に遅延したエッジパルスを生成して T Gから出力し、 当該 T Gの後段 に備える波形整形器 F Cへ供給する、 ことを特徴とする請求項 1乃至 3 記載の半導体試験装置。
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