JP2002529744A - アナログクロックモジュール - Google Patents
アナログクロックモジュールInfo
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/30—Marginal testing, e.g. by varying supply voltage
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- Selective Calling Equipment (AREA)
- Television Signal Processing For Recording (AREA)
- Transition And Organic Metals Composition Catalysts For Addition Polymerization (AREA)
Abstract
(57)【要約】
所定の周波数のディジタル波形を生成するためのディジタルクロック源および直接ディジタル合成装置を含んだアナログクロック装置が開示される。合成装置は、ディジタル波形を受け取るための入力を有し、結果として生じるアナログ波形を生成するように動作する。予測論理がディジタルクロック源および合成装置に結合されて、ディジタル波形とアナログ波形の間の相対的な位相関係を決定する。予測論理は、前記ディジタルクロック源のクロック周波数に近いクロック周波数を有する予測クロックに応答する。
Description
【０００１】発明の分野 本発明は、一般的に、混合信号集積回路を試験するための自動試験装置に関し
、より詳細には、ディジタルクロック源から予側可能なアナログ波形を生成する
ためのアナログクロックモジュールに関する。発明の背景 混合信号集積回路は、単一チップ構造にアナログとディジタルの信号処理能力
を実現する。単一の混合信号ＩＣ上にディジタルデバイスとアナログデバイスを
小型化することができることは、ビデオおよび無線周波（ＲＦ）通信の市場にか
なりの経済的影響を及ぼした。
、より詳細には、ディジタルクロック源から予側可能なアナログ波形を生成する
ためのアナログクロックモジュールに関する。発明の背景 混合信号集積回路は、単一チップ構造にアナログとディジタルの信号処理能力
を実現する。単一の混合信号ＩＣ上にディジタルデバイスとアナログデバイスを
小型化することができることは、ビデオおよび無線周波（ＲＦ）通信の市場にか
なりの経済的影響を及ぼした。
【０００２】 従来のディジタルＩＣと同様に、混合信号ＩＣは、一般に、許容できる動作を
検証するために広範な試験にかけられる。一般に、通常「テスタ」と呼ばれる自
動試験システムで、各々の被試験装置（ＤＵＴ）に対して試験が行われる。テス
タでは、一般に、選択されたＤＵＴのピンにディジタルパターンまたはベクトル
を加えて各ＤＵＴを調べ、様々なシナリオの下で実際の動作条件または期待され
る動作条件をシミュレートする。試験入力信号に応答してＩＣで生成された出力
を、テスタで取り込んで、期待される出力と比較して、欠陥が存在するかどうか
を決定する。
検証するために広範な試験にかけられる。一般に、通常「テスタ」と呼ばれる自
動試験システムで、各々の被試験装置（ＤＵＴ）に対して試験が行われる。テス
タでは、一般に、選択されたＤＵＴのピンにディジタルパターンまたはベクトル
を加えて各ＤＵＴを調べ、様々なシナリオの下で実際の動作条件または期待され
る動作条件をシミュレートする。試験入力信号に応答してＩＣで生成された出力
を、テスタで取り込んで、期待される出力と比較して、欠陥が存在するかどうか
を決定する。
【０００３】 ディジタルＩＣに関しては、ベクトルが通常プログラムされ、もっぱらディジ
タル領域で実行される。対照的に、混合信号装置は、ディジタルパターンだけで
なく、アナログ波形からも試験入力を必要とする。繰り返される決定論的な（決
定性）試験手順を行うために、ディジタル信号、アナログ信号および指令または
演算コード（ｏｐｃｏｄｅ）パターンを、予測できる態様で混合信号装置に加え
なければならない。一般に、これには、ディジタルクロックに対して決定論的な
位相関係を有するアナログ信号発生器またはクロックを実現することが含まれる
。
タル領域で実行される。対照的に、混合信号装置は、ディジタルパターンだけで
なく、アナログ波形からも試験入力を必要とする。繰り返される決定論的な（決
定性）試験手順を行うために、ディジタル信号、アナログ信号および指令または
演算コード（ｏｐｃｏｄｅ）パターンを、予測できる態様で混合信号装置に加え
なければならない。一般に、これには、ディジタルクロックに対して決定論的な
位相関係を有するアナログ信号発生器またはクロックを実現することが含まれる
。
【０００４】 アナログとディジタルクロックの間に予測可能な位相関係を必要とする重要な
理由には、ディジタルドメイン（領域）とアナログ領域の間の演算コードまたは
命令の受渡しが含まれる。一般に、ディジタル波形およびアナログ波形および関
連した命令集合は、ディジタル領域に常駐する（レジデント）ソフトウェアから
生じる。アナログ計器がディジタルクロックに対して適正なタイミングで指令を
処理するために、命令がディジタル領域からアナログ領域に適切に「トス（ｔｏ
ｓｓ）」されなければならない。このようにして、ディジタルタイミング、アナ
ログタイミング、波形間のそれぞれの位相の組合せが、一貫性があり、試験ごと
に予測可能でなければならない。
理由には、ディジタルドメイン（領域）とアナログ領域の間の演算コードまたは
命令の受渡しが含まれる。一般に、ディジタル波形およびアナログ波形および関
連した命令集合は、ディジタル領域に常駐する（レジデント）ソフトウェアから
生じる。アナログ計器がディジタルクロックに対して適正なタイミングで指令を
処理するために、命令がディジタル領域からアナログ領域に適切に「トス（ｔｏ
ｓｓ）」されなければならない。このようにして、ディジタルタイミング、アナ
ログタイミング、波形間のそれぞれの位相の組合せが、一貫性があり、試験ごと
に予測可能でなければならない。
【０００５】 本発明の譲受人であるＴｅｒａｄｙｎｅ Ｉｎｃ．から入手可能なＣａｔａｌ
ｙｓｔモデルのような、混合信号テスタについての１つの提案では、高速ディジ
タルクロックの直接ディジタル合成（ＤＤＳ：ｄｉｒｅｃｔ−ｄｉｇｉｔａｌ−
ｓｙｎｔｈｅｓｉｓ）によりアナログクロックが生成される。アナログクロック
を生成するＤＤＳ技術は、当技術分野ではよく知られており、一般に、カウンタ
が後続のクロック周期の各々の合計値を増分的に増加するように、カウンタをデ
ィジタルクロックで駆動することを含む。計数値は、アナログ正弦波をディジタ
ル表現するためのルックアップテーブルまたはメモリと参照される。それから、
ディジタル表現はディジタルーアナログ変換器（ＤＡＣ）に送られて、アナログ
信号が生成される。アナログ信号の他の調整は、所望のアナログクロックを形成
するために行われることが多い。
ｙｓｔモデルのような、混合信号テスタについての１つの提案では、高速ディジ
タルクロックの直接ディジタル合成（ＤＤＳ：ｄｉｒｅｃｔ−ｄｉｇｉｔａｌ−
ｓｙｎｔｈｅｓｉｓ）によりアナログクロックが生成される。アナログクロック
を生成するＤＤＳ技術は、当技術分野ではよく知られており、一般に、カウンタ
が後続のクロック周期の各々の合計値を増分的に増加するように、カウンタをデ
ィジタルクロックで駆動することを含む。計数値は、アナログ正弦波をディジタ
ル表現するためのルックアップテーブルまたはメモリと参照される。それから、
ディジタル表現はディジタルーアナログ変換器（ＤＡＣ）に送られて、アナログ
信号が生成される。アナログ信号の他の調整は、所望のアナログクロックを形成
するために行われることが多い。
【０００６】 ディジタルマスタクロックとＤＤＳ生成アナログクロックとの間の相対的な位
相を予測するために、上記のテスタはＤＤＳモジュールを５００ＭＨｚディジタ
ル信号で駆動する。ここでその５００ＭＨｚディジタル信号は、今度は、１００
ＭＨｚのマスタ発振器に対して参照される。５００ＭＨｚクロックは、基準の１
００ＭＨｚクロックの周期内に、アナログクロックエッジを生成する可能性のあ
る５つの立上りエッジを形成する。プロセッサはそのクロックエッジを評価して
、どのディジタルエッジがアナログエッジと一致しているかを決定する。それか
ら、この情報は演算コード渡し（パス）装置に送られて、アナログエッジを含む
ディジタルマスタ発振器の１００ＭＨｚ周期の間に、マイクロコードを「トス」
しないようにする。
相を予測するために、上記のテスタはＤＤＳモジュールを５００ＭＨｚディジタ
ル信号で駆動する。ここでその５００ＭＨｚディジタル信号は、今度は、１００
ＭＨｚのマスタ発振器に対して参照される。５００ＭＨｚクロックは、基準の１
００ＭＨｚクロックの周期内に、アナログクロックエッジを生成する可能性のあ
る５つの立上りエッジを形成する。プロセッサはそのクロックエッジを評価して
、どのディジタルエッジがアナログエッジと一致しているかを決定する。それか
ら、この情報は演算コード渡し（パス）装置に送られて、アナログエッジを含む
ディジタルマスタ発振器の１００ＭＨｚ周期の間に、マイクロコードを「トス」
しないようにする。
【０００７】 このシステムは、意図された用途に対しては充分に動作するが、エッジ予測技
術でより細かい分解能を実現するために５００ＭＨｚクロックを実現することで
、いくつかの問題が生じる。第１に、５００ＭＨｚの波形の生成に、比較的低速
のモジュールの組合せが、より高周波の信号を作るために多重化されインタリー
ブされて使用されることになる。これは、ハードウェアの点で相当に高価になる
ことが多いだけでなく、そのような高周波装置の較正を制御および維持すること
に時間を費やすことでさらにコストがかかる。さらに、動作速度が増すにつれて
、５倍のクロックを作ることが技術的な問題になり、この問題自身が本発明の用
途の範囲を制限する。
術でより細かい分解能を実現するために５００ＭＨｚクロックを実現することで
、いくつかの問題が生じる。第１に、５００ＭＨｚの波形の生成に、比較的低速
のモジュールの組合せが、より高周波の信号を作るために多重化されインタリー
ブされて使用されることになる。これは、ハードウェアの点で相当に高価になる
ことが多いだけでなく、そのような高周波装置の較正を制御および維持すること
に時間を費やすことでさらにコストがかかる。さらに、動作速度が増すにつれて
、５倍のクロックを作ることが技術的な問題になり、この問題自身が本発明の用
途の範囲を制限する。
【０００８】 必要とされながら今まで利用することができないものとして、ディジタルクロ
ックからアナログクロックを生成し、かつそれぞれのクロックの間の相対的な位
相関係を予測する経済的な方法を実現するアナログクロックモジュールがある。
さらに、比較的安定な較正を維持し、かつ自動的に較正するアナログクロックが
必要とされている。さらに、ディジタルクロックに関してアナログクロックを操
作するために、独立して調整可能な制御を有するそのようなアナログクロックが
必要とされている。本発明のアナログモジュールは、これらの要求を満たすもの
である。発明の概要 本発明のアナログクロックモジュールは、ディジタルクロックから比較的経済
的で安定なアナログクロックを生成し、さらにその２つのクロックの間の相対的
な位相関係を予測するための好都合な方法を提供する。これは、アナログクロッ
クの較正の必要が少なく、さらに動作中の自動較正を可能にする方法で行われる
。さらに、本発明は、ハードウェアコストを最小限にし、さらに混合信号装置の
性能を向上させるために、単一集積回路構造で実施するのが好都合である。
ックからアナログクロックを生成し、かつそれぞれのクロックの間の相対的な位
相関係を予測する経済的な方法を実現するアナログクロックモジュールがある。
さらに、比較的安定な較正を維持し、かつ自動的に較正するアナログクロックが
必要とされている。さらに、ディジタルクロックに関してアナログクロックを操
作するために、独立して調整可能な制御を有するそのようなアナログクロックが
必要とされている。本発明のアナログモジュールは、これらの要求を満たすもの
である。発明の概要 本発明のアナログクロックモジュールは、ディジタルクロックから比較的経済
的で安定なアナログクロックを生成し、さらにその２つのクロックの間の相対的
な位相関係を予測するための好都合な方法を提供する。これは、アナログクロッ
クの較正の必要が少なく、さらに動作中の自動較正を可能にする方法で行われる
。さらに、本発明は、ハードウェアコストを最小限にし、さらに混合信号装置の
性能を向上させるために、単一集積回路構造で実施するのが好都合である。
【０００９】 前述の利点を実現するために、本発明は、一形態で、所定の周波数のディジタ
ル波形を生成するディジタルクロック源と直接ディジタル合成装置とを含むアナ
ログクロック装置を備える。合成装置は、ディジタル波形を受け取るための入力
を有し、結果として生じるアナログ波形を生成するように動作する。予測論理は
、ディジタルクロック源および合成装置に結合されて、ディジタル波形とアナロ
グ波形の間の相対的な位相関係を決定する。予測論理は、前記ディジタルクロッ
ク源のクロック周波数に近いクロック周波数を有する予測クロックに応答する。
ル波形を生成するディジタルクロック源と直接ディジタル合成装置とを含むアナ
ログクロック装置を備える。合成装置は、ディジタル波形を受け取るための入力
を有し、結果として生じるアナログ波形を生成するように動作する。予測論理は
、ディジタルクロック源および合成装置に結合されて、ディジタル波形とアナロ
グ波形の間の相対的な位相関係を決定する。予測論理は、前記ディジタルクロッ
ク源のクロック周波数に近いクロック周波数を有する予測クロックに応答する。
【００１０】 別の形態では、本発明は、所定の周波数のディジタル波形を生成するためのデ
ィジタルクロック源と、ディジタル波形を受け取るためのクロック入力を有する
直接ディジタル合成装置とを含むアナログクロック装置を備える。合成装置は、
アナログ波形を生成するように動作し、複数の独立して調整可能な波形パラメー
タ入力をさらに含む。
ィジタルクロック源と、ディジタル波形を受け取るためのクロック入力を有する
直接ディジタル合成装置とを含むアナログクロック装置を備える。合成装置は、
アナログ波形を生成するように動作し、複数の独立して調整可能な波形パラメー
タ入力をさらに含む。
【００１１】 さらに別の形態では、本発明は、所定の周波数のディジタル波形を生成するた
めのディジタルクロック源と、ディジタル波形を受け取るための入力を有する直
接ディジタル合成装置とを含むアナログクロック装置を備える。合成装置は、ア
ナログ波形を生成するように動作する。ディジタル領域からアナログ領域への演
算コードの決定論的なハンドオフ（受渡し）の同期をとるための演算コード渡し
（パス）回路が含まれる。
めのディジタルクロック源と、ディジタル波形を受け取るための入力を有する直
接ディジタル合成装置とを含むアナログクロック装置を備える。合成装置は、ア
ナログ波形を生成するように動作する。ディジタル領域からアナログ領域への演
算コードの決定論的なハンドオフ（受渡し）の同期をとるための演算コード渡し
（パス）回路が含まれる。
【００１２】 本発明の他の形態は、アナログ計器の混合信号自動テスタとのインタフェース
をとるためのアナログ制御拡張装置を備える。アナログ制御拡張装置は、テスタ
とやりとりするそれぞれの入力および出力を有するメインフレーム分配モジュー
ルと、マインフレーム分配モジュールに結合された制御ベクトルモジュールとを
含む。アナログクロック装置は制御ベクトルモジュールに応答して、結果として
生じるアナログクロック信号を生成する。アナログクロック装置は、所定の周波
数のディジタル波形を生成するためのディジタルクロック源、および直接ディジ
タル合成装置を含む。合成装置は、ディジタル波形を受け取るための入力を有し
、結果として生じるアナログ波形を生成するように動作する。予測論理は、ディ
ジタルクロック源と合成装置に結合されて、ディジタル波形とアナログ波形の間
の相対的な位相関係を決定する。予測論理は、前記ディジタルクロック源のクロ
ック周波数に近いクロック周波数を有する予測クロックに応答する。
をとるためのアナログ制御拡張装置を備える。アナログ制御拡張装置は、テスタ
とやりとりするそれぞれの入力および出力を有するメインフレーム分配モジュー
ルと、マインフレーム分配モジュールに結合された制御ベクトルモジュールとを
含む。アナログクロック装置は制御ベクトルモジュールに応答して、結果として
生じるアナログクロック信号を生成する。アナログクロック装置は、所定の周波
数のディジタル波形を生成するためのディジタルクロック源、および直接ディジ
タル合成装置を含む。合成装置は、ディジタル波形を受け取るための入力を有し
、結果として生じるアナログ波形を生成するように動作する。予測論理は、ディ
ジタルクロック源と合成装置に結合されて、ディジタル波形とアナログ波形の間
の相対的な位相関係を決定する。予測論理は、前記ディジタルクロック源のクロ
ック周波数に近いクロック周波数を有する予測クロックに応答する。
【００１３】 本発明の他の特徴および利点は、添付の図面に関連した下記の詳細な説明から
明らかになるであろう。発明の詳細な説明 ここで図１を参照して、本発明の一実施形態に従った混合信号テスタは、一般
的に２０で示され、欠陥判定のために、ＤＵＴ２２とやりとりするアナログおよ
びディジタルの試験信号を生成しまた受け取る。テスタは、ＤＵＴとのやりとり
の試験信号の印加および処理を制御するために、コンピュータのようなディジタ
ルメインフレーム試験コントローラ２４を含む。ピン電子装置（回路）２６は、
試験コントローラに応答し、ＤＵＴに加えるためのディジタルおよびアナログの
必要な試験信号を生成する。ピン電子回路は、アナログ制御インタフェース２８
を含み、そのアナログインタフェースは、複数のアナログ計器カード３０をコン
トローラに結合し、さらにアナログ波形３２を生成する。複数のディジタルチャ
ネルカード３４は、アナログ試験信号に関して、決定論的態様でＤＵＴに加える
ためのディジタルパターン３６を生成する。ＤＵＴの性能および欠陥の基準は、
様々な入力信号および出力信号に関して解析することが可能である。
明らかになるであろう。発明の詳細な説明 ここで図１を参照して、本発明の一実施形態に従った混合信号テスタは、一般
的に２０で示され、欠陥判定のために、ＤＵＴ２２とやりとりするアナログおよ
びディジタルの試験信号を生成しまた受け取る。テスタは、ＤＵＴとのやりとり
の試験信号の印加および処理を制御するために、コンピュータのようなディジタ
ルメインフレーム試験コントローラ２４を含む。ピン電子装置（回路）２６は、
試験コントローラに応答し、ＤＵＴに加えるためのディジタルおよびアナログの
必要な試験信号を生成する。ピン電子回路は、アナログ制御インタフェース２８
を含み、そのアナログインタフェースは、複数のアナログ計器カード３０をコン
トローラに結合し、さらにアナログ波形３２を生成する。複数のディジタルチャ
ネルカード３４は、アナログ試験信号に関して、決定論的態様でＤＵＴに加える
ためのディジタルパターン３６を生成する。ＤＵＴの性能および欠陥の基準は、
様々な入力信号および出力信号に関して解析することが可能である。
【００１４】 さらに、図２を参照して、アナログ波形とディジタル波形との間の決定論的で
繰り返し可能な特性を得るために、アナログ制御インタフェース２８はメインフ
レーム分配モジュール３８を使用し、その分配モジュール３８が複数の制御信号
を制御ベクトルモジュール４０の入力に分配する。制御インタフェース４２は、
制御ベクトルモジュールから制御信号ＣＮＴＬを、さらに分配モジュールからデ
ィジタル剰余信号ＲＥＳを収集し、一般的に５０で示されるアナログクロックモ
ジュールに剰余信号を順次に供給する。データバスインタフェース４４は、試験
コントローラデータバス４５と制御ベクトルモジュール、制御インタフェースお
よびアナログ計器カードとの間に複数のデータ経路を設定する。トリガ論理４６
は、アナログ計器レジスタ、アナログクロックモジュール、およびアナログ計器
カードのためのトリガ信号を設定しまた駆動する。
繰り返し可能な特性を得るために、アナログ制御インタフェース２８はメインフ
レーム分配モジュール３８を使用し、その分配モジュール３８が複数の制御信号
を制御ベクトルモジュール４０の入力に分配する。制御インタフェース４２は、
制御ベクトルモジュールから制御信号ＣＮＴＬを、さらに分配モジュールからデ
ィジタル剰余信号ＲＥＳを収集し、一般的に５０で示されるアナログクロックモ
ジュールに剰余信号を順次に供給する。データバスインタフェース４４は、試験
コントローラデータバス４５と制御ベクトルモジュール、制御インタフェースお
よびアナログ計器カードとの間に複数のデータ経路を設定する。トリガ論理４６
は、アナログ計器レジスタ、アナログクロックモジュール、およびアナログ計器
カードのためのトリガ信号を設定しまた駆動する。
【００１５】 図３を特に参照して、一実施形態に従ったアナログクロックモジュール５０は
、ディジタルクロック源４８からアナログ波形を生成するための直接ディジタル
合成装置（ＤＤＳ）５２を含む。予測論理７２によって、直接的経済的な方法で
、ディジタルクロックとアナログクロックの間の位相関係の正確な予測が可能に
なる。
、ディジタルクロック源４８からアナログ波形を生成するための直接ディジタル
合成装置（ＤＤＳ）５２を含む。予測論理７２によって、直接的経済的な方法で
、ディジタルクロックとアナログクロックの間の位相関係の正確な予測が可能に
なる。
【００１６】 さらに図３を参照して、ＤＤＳ５２は、４８ビット累算器（アキュムレータ）
５６へのディジタル入力源として、１００ＭＨｚのディジタルクロック４８を使
用する。累算器は、ディジタル入力源からの受け取られる１００ＭＨｚ周期ごと
に絶え間なく増分値を加算する。ＤＳＳプロセッサ５８は、増分的に加算された
４８ビット数値位相出力を累算器から受け取り、その出力を４分の１波長正弦関
数ルックアップテーブル６０と照合する。それから、ルックアップ値が１２ビッ
ト高速ディジタルーアナログ変換器（ＤＡＣ）６２に供給され、そのＤＡＣ６２
は、約１６ＭＨｚから２５ＭＨｚの範囲内の周波数のアナログ正弦波に沿った階
段状信号を出力する。
５６へのディジタル入力源として、１００ＭＨｚのディジタルクロック４８を使
用する。累算器は、ディジタル入力源からの受け取られる１００ＭＨｚ周期ごと
に絶え間なく増分値を加算する。ＤＳＳプロセッサ５８は、増分的に加算された
４８ビット数値位相出力を累算器から受け取り、その出力を４分の１波長正弦関
数ルックアップテーブル６０と照合する。それから、ルックアップ値が１２ビッ
ト高速ディジタルーアナログ変換器（ＤＡＣ）６２に供給され、そのＤＡＣ６２
は、約１６ＭＨｚから２５ＭＨｚの範囲内の周波数のアナログ正弦波に沿った階
段状信号を出力する。
【００１７】 続けて図３を参照して、ＤＡＣ６２からのアナログ出力信号を改善する（正確
にする）ために、いくつかの信号調整構成要素を含む信号調整装置６３がＤＡＣ
の出力で使用される。信号調整装置は、ＤＡＣ出力に配置された７極の楕円フィ
ルタで構成される帯域フィルタ６４を含む。本発明者は、出力から１／４および
１／３クロック高調波を除去するために、出力周波数をクロック周波数の４分の
１に制限すべきであると決定した。さらに、フィルタの出力は、２５ＭＨｚにシ
ャープカットオフを持たなければならない。
にする）ために、いくつかの信号調整構成要素を含む信号調整装置６３がＤＡＣ
の出力で使用される。信号調整装置は、ＤＡＣ出力に配置された７極の楕円フィ
ルタで構成される帯域フィルタ６４を含む。本発明者は、出力から１／４および
１／３クロック高調波を除去するために、出力周波数をクロック周波数の４分の
１に制限すべきであると決定した。さらに、フィルタの出力は、２５ＭＨｚにシ
ャープカットオフを持たなければならない。
【００１８】 フィルタ処理されたアナログ出力は、クリッピング増幅器６６に給電してクロ
ックエッジのレート（速度）を許容できる速度まで大きくする。さらに、増幅器
は、位相ロックループ（ＰＬＬ）乗算器６８に入力するために、アナログ信号レ
ベルをエミッタ結合論理（ＥＣＬ）のクロックレベルに変換する。
ックエッジのレート（速度）を許容できる速度まで大きくする。さらに、増幅器
は、位相ロックループ（ＰＬＬ）乗算器６８に入力するために、アナログ信号レ
ベルをエミッタ結合論理（ＥＣＬ）のクロックレベルに変換する。
【００１９】 位相ロックループ（ＰＬＬ）乗算器６８は、本発明において重要な役割を果た
し、クリッピング増幅器６６の出力に連結されて、約６４ＭＨｚから１００ＭＨ
ｚの範囲内のレベルまでアナログ信号周波数を逓倍する。以下に説明するように
、これによって、追加のクロックエッジが生成されて、そのエッジから、生成さ
れたアナログクロックエッジの位置をディジタル源のクロックエッジに対して予
測する。ＰＬＬ出力は、アナログマスタクロック（ＡＭＣ）を規定し、分周器７
０を駆動し、その分周器７０がＰＬＬで逓倍された周波数を所望のレベルに減少
させ、プログラムされたアナログクロック出力３２を確定する。
し、クリッピング増幅器６６の出力に連結されて、約６４ＭＨｚから１００ＭＨ
ｚの範囲内のレベルまでアナログ信号周波数を逓倍する。以下に説明するように
、これによって、追加のクロックエッジが生成されて、そのエッジから、生成さ
れたアナログクロックエッジの位置をディジタル源のクロックエッジに対して予
測する。ＰＬＬ出力は、アナログマスタクロック（ＡＭＣ）を規定し、分周器７
０を駆動し、その分周器７０がＰＬＬで逓倍された周波数を所望のレベルに減少
させ、プログラムされたアナログクロック出力３２を確定する。
【００２０】 本発明の重要な態様は、アナログクロック３２と１００ＭＨｚディジタルクロ
ック源４８の相対的な位相を、経済的で正確な方法で予測できることである。い
ったん予測されると、決定論的な関係によって、特定の１００ＭＨｚクロック周
期がアナログクロック周期の立上りエッジと一致するかどうかを評価することが
できるようになる。ディジタル領域からアナログ領域に演算コード（ｏｐｃｏｄ
ｅ）を適切にパスして（渡して）アナログ計器を制御することに関して、これは
重要である。
ック源４８の相対的な位相を、経済的で正確な方法で予測できることである。い
ったん予測されると、決定論的な関係によって、特定の１００ＭＨｚクロック周
期がアナログクロック周期の立上りエッジと一致するかどうかを評価することが
できるようになる。ディジタル領域からアナログ領域に演算コード（ｏｐｃｏｄ
ｅ）を適切にパスして（渡して）アナログ計器を制御することに関して、これは
重要である。
【００２１】 さらに図３を参照して、本発明の予測の特徴を実現するために、分周器７０の
１つの出力が予測論理７２に供給され、その予測論理７２が同様に累算器５６お
よびＰＬＬ６８からのそれぞれの出力も受け取る。累算器値は、予測プロセッサ
により出力分周器の状態と組み合わされて、イベント信号インジケータ（標識）
ＡＣＫＬを生成する。
１つの出力が予測論理７２に供給され、その予測論理７２が同様に累算器５６お
よびＰＬＬ６８からのそれぞれの出力も受け取る。累算器値は、予測プロセッサ
により出力分周器の状態と組み合わされて、イベント信号インジケータ（標識）
ＡＣＫＬを生成する。
【００２２】 予測論理７２および関連した処理をより完全に理解するために、図４は、逓倍
されたＰＬＬ信号からのサイクルの変化に従って区分けされたブロック図を示す
。論理は一般に累算器５６内に実現された複数の加算器７４、７５および７７を
含む。加算器は、６７で時間と位相調整、６９と７１で剰余値と較正値、および
７３で増分位相値の調整制御を独立に可能にするために好都合な入力を供給する
。合計された入力は、８１で位置合わせ指令で駆動されるマルチプレクサ７９に
供給され、そのマルチプレクサは多重化された値を累算器レジスタ８３に出力す
る。累算器レジスタの出力は帰還されて加算器７７で増分位相値と組み合わされ
る合計された入力を供給する。
されたＰＬＬ信号からのサイクルの変化に従って区分けされたブロック図を示す
。論理は一般に累算器５６内に実現された複数の加算器７４、７５および７７を
含む。加算器は、６７で時間と位相調整、６９と７１で剰余値と較正値、および
７３で増分位相値の調整制御を独立に可能にするために好都合な入力を供給する
。合計された入力は、８１で位置合わせ指令で駆動されるマルチプレクサ７９に
供給され、そのマルチプレクサは多重化された値を累算器レジスタ８３に出力す
る。累算器レジスタの出力は帰還されて加算器７７で増分位相値と組み合わされ
る合計された入力を供給する。
【００２３】 ディジタルクロック源論理からアナログクロック領域にハンドオフ（受渡し）
するために、予測論理７２は、一致するアナログエッジのないことが保証される
ウィンドウを定義してデータが更新される可能性がある時を識別する。これは、
単にＡＣＬＫが真でないときのウィンドウであるに過ぎない。
するために、予測論理７２は、一致するアナログエッジのないことが保証される
ウィンドウを定義してデータが更新される可能性がある時を識別する。これは、
単にＡＣＬＫが真でないときのウィンドウであるに過ぎない。
【００２４】 「ウィンドウ」のパラメータは、正確に定義されなけれならないので、較正ハ
ードウェア８０（図５Ａ）は較正信号ＣＡＬを生成して、アナログクロックエッ
ジをディジタルクロックエッジとより正確に位置合わせしなければならない。ア
ナログ計器への演算コード受渡しのために、この較正はエッジの点からいえば受
渡しの時点であり、累算器加算器７４の入力で利用される。
ードウェア８０（図５Ａ）は較正信号ＣＡＬを生成して、アナログクロックエッ
ジをディジタルクロックエッジとより正確に位置合わせしなければならない。ア
ナログ計器への演算コード受渡しのために、この較正はエッジの点からいえば受
渡しの時点であり、累算器加算器７４の入力で利用される。
【００２５】 ここで図５Ａを参照して、クロック較正ハードウェア８０は、データバス（図
示されない）からＳＥＴでリセット可能なメタ状態（メタステート：ｍｅｔａ−
ｓｔａｔｅ）ハードフリップフロップレジスタ８２を備える。レジスタは、２〜
１６Ｋディジタルクロック分周器８４で逓減されるディジタルクロック源ＣＬＫ
１００を使用する。分周器の出力は標本化（サンプリング）された検出信号ＤＥ
ＣＴ ＯＵＴとＡＮＤゲート８６でＡＮＤがとられる。レジスタのデータは、２
〜１６Ｋアナログクロック分周器９０で逓減されたアナログクロック出力８８を
含む。レジスタ８２の周囲の論理は、その論理がいったんロー入力でクロック動
作したらローをラッチするようになっている。アナログ周波数、アナログ分周比
、およびディジタル分周比は、アナログ分周器およびディジタル分周器の出力の
周波数が全く同じになるように選択される。
示されない）からＳＥＴでリセット可能なメタ状態（メタステート：ｍｅｔａ−
ｓｔａｔｅ）ハードフリップフロップレジスタ８２を備える。レジスタは、２〜
１６Ｋディジタルクロック分周器８４で逓減されるディジタルクロック源ＣＬＫ
１００を使用する。分周器の出力は標本化（サンプリング）された検出信号ＤＥ
ＣＴ ＯＵＴとＡＮＤゲート８６でＡＮＤがとられる。レジスタのデータは、２
〜１６Ｋアナログクロック分周器９０で逓減されたアナログクロック出力８８を
含む。レジスタ８２の周囲の論理は、その論理がいったんロー入力でクロック動
作したらローをラッチするようになっている。アナログ周波数、アナログ分周比
、およびディジタル分周比は、アナログ分周器およびディジタル分周器の出力の
周波数が全く同じになるように選択される。
【００２６】 ユーザがアナログクロック周波数をプログラムする時に、レジスタに入れなけ
ればならないアナログクロック周波数の２つの構成要素がある。すなわち、分周
比とアナログマスタクロックＡＭＣ（分周されないＰＬＬ出力）ラダー（ｌａｄ
ｄｅｒ）である。さらに、オフセットおよび範囲の検査のための適切なＡＭＣ周
波数に依存した較正値が、ルックアップＣＡＬテーブルに設定されなければなら
ない。
ればならないアナログクロック周波数の２つの構成要素がある。すなわち、分周
比とアナログマスタクロックＡＭＣ（分周されないＰＬＬ出力）ラダー（ｌａｄ
ｄｅｒ）である。さらに、オフセットおよび範囲の検査のための適切なＡＭＣ周
波数に依存した較正値が、ルックアップＣＡＬテーブルに設定されなければなら
ない。
【００２７】 本発明の特に有用なオプションとしての特徴は、演算コードオフセット定数お
よび範囲の検査値を自動的に調整するための自動較正調整モジュール９２を提供
することである。これは、ディジタルエッジとアナログエッジの間の関係の微調
整が必要とされない状況で特に有益である。ここで図５Ｂを参照して、自動調整
モジュール９２は、データバスレジスタ９４および３２個の１６ビットレジスタ
の集合で構成される自動較正メモリ９６を含む。レジスタは、登録されたアドレ
スでアドレス指定され、通常のデータバストランザクションで書き込まれる。読
み出しに関して、レジスタは、９１から、位相増分（インクリメント）値のハッ
シュビットでアドレス指定される。その位相増分値は、動作のＤＤＳ周波数を決
定するために累算器値に加えられる一定値で構成される。「自動範囲設定（ａｕ
ｔｏ−ｒａｎｇｉｎｇ）」が使用可能でない時に、補間によって外部テーブルか
らの正確な周波数から得られる値を有する、４つの範囲（レンジ）検査値および
オフセット定数の各々を別個に書き込むことができる。
よび範囲の検査値を自動的に調整するための自動較正調整モジュール９２を提供
することである。これは、ディジタルエッジとアナログエッジの間の関係の微調
整が必要とされない状況で特に有益である。ここで図５Ｂを参照して、自動調整
モジュール９２は、データバスレジスタ９４および３２個の１６ビットレジスタ
の集合で構成される自動較正メモリ９６を含む。レジスタは、登録されたアドレ
スでアドレス指定され、通常のデータバストランザクションで書き込まれる。読
み出しに関して、レジスタは、９１から、位相増分（インクリメント）値のハッ
シュビットでアドレス指定される。その位相増分値は、動作のＤＤＳ周波数を決
定するために累算器値に加えられる一定値で構成される。「自動範囲設定（ａｕ
ｔｏ−ｒａｎｇｉｎｇ）」が使用可能でない時に、補間によって外部テーブルか
らの正確な周波数から得られる値を有する、４つの範囲（レンジ）検査値および
オフセット定数の各々を別個に書き込むことができる。
【００２８】 データバスレジスタ９４が使用可能である時に、範囲検査およびオフセット値
の定数は、マップ時にＮＶＲＡＭ（あらかじめ較正された値）から書き込まれた
テーブルから得ることができる。範囲検査値の各々はオフセットで構成され、そ
のオフセットはオフセット定数に４分の１波長の値を加えたものの１つである。
例示的なテーブルを下に示す。
の定数は、マップ時にＮＶＲＡＭ（あらかじめ較正された値）から書き込まれた
テーブルから得ることができる。範囲検査値の各々はオフセットで構成され、そ
のオフセットはオフセット定数に４分の１波長の値を加えたものの１つである。
例示的なテーブルを下に示す。
【００２９】
【表１】
【００３０】 上記のように、予測論理７２は、アナログクロックエッジが特定の１００ＭＨ
ｚクロック周期内に入ったときを検出する方法を提供する。予測論理の出力は、
ディジタル領域からアナログ領域への演算コードの渡しの同期をとる演算コード
状態論理モジュール９８（図６）への１つの入力を含む。
ｚクロック周期内に入ったときを検出する方法を提供する。予測論理の出力は、
ディジタル領域からアナログ領域への演算コードの渡しの同期をとる演算コード
状態論理モジュール９８（図６）への１つの入力を含む。
【００３１】 ここで図６を参照して、演算コード状態論理９８は、演算コード順序処理モジ
ュール１００から他の入力信号を受け取る。ここで演算コード順序処理モジュー
ル１００は、複数の入力信号Ａｐｉｐｅ、Ｂｐｉｐｅ、およびＢＯＣ ＡＢに応
答して６ビットの命令信号ＩＮＳＴ１＆２およびＶＡＬＩＤ１＆２の順序対を編
成する。命令信号およびＡＣＬＫイベント信号が演算コード状態論理に供給され
、その演算コード状態論理は、現在の命令ペンデング（ＣＩＰ：ｃｕｒｒｅｎｔ
−ｉｎｓｔｒｕｃｔｉｏｎ−ｐｅｎｄｉｎｇ）レジスタ１０２および次の命令ペ
ンデング（ＮＩＰ：ｎｅｘｔ−ｉｎｓｔｒｕｃｔｉｏｎ−ｐｅｎｄｉｎｇ）レジ
スタ１０４を維持する。演算コード状態論理の出力はルックアップテーブル（図
示しない）に連結し、そのルックアップテーブルは４ビットＣＩＰを６ビットＣ
ＩＰに拡張する。マイクロコードレジスタ１０６は、拡張されたマイクロコード
信号をアナログ計器カード３０（図２）に出力する。この演算コード渡し論理を
制御する状態機械（ステートマシン）は、ディジタルＡＣＬＫ予測を使用して各
演算コードが与えられることを保証し、その結果、予測可能な動作を維持しなが
ら、ベクトルブロックは隣接するようにされるとともに周波数が変えられるよう
になる。クロック速度差のために余りにも多くの命令が与えられる場合には、オ
ーバフローエラー（誤り）が報告される。
ュール１００から他の入力信号を受け取る。ここで演算コード順序処理モジュー
ル１００は、複数の入力信号Ａｐｉｐｅ、Ｂｐｉｐｅ、およびＢＯＣ ＡＢに応
答して６ビットの命令信号ＩＮＳＴ１＆２およびＶＡＬＩＤ１＆２の順序対を編
成する。命令信号およびＡＣＬＫイベント信号が演算コード状態論理に供給され
、その演算コード状態論理は、現在の命令ペンデング（ＣＩＰ：ｃｕｒｒｅｎｔ
−ｉｎｓｔｒｕｃｔｉｏｎ−ｐｅｎｄｉｎｇ）レジスタ１０２および次の命令ペ
ンデング（ＮＩＰ：ｎｅｘｔ−ｉｎｓｔｒｕｃｔｉｏｎ−ｐｅｎｄｉｎｇ）レジ
スタ１０４を維持する。演算コード状態論理の出力はルックアップテーブル（図
示しない）に連結し、そのルックアップテーブルは４ビットＣＩＰを６ビットＣ
ＩＰに拡張する。マイクロコードレジスタ１０６は、拡張されたマイクロコード
信号をアナログ計器カード３０（図２）に出力する。この演算コード渡し論理を
制御する状態機械（ステートマシン）は、ディジタルＡＣＬＫ予測を使用して各
演算コードが与えられることを保証し、その結果、予測可能な動作を維持しなが
ら、ベクトルブロックは隣接するようにされるとともに周波数が変えられるよう
になる。クロック速度差のために余りにも多くの命令が与えられる場合には、オ
ーバフローエラー（誤り）が報告される。
【００３２】 上記のハードウェアの多くはモジュール方式の実施に向いている。例えば、Ｄ
ＳＳ５２、予測論理７２、較正レジスタおよびクロック分周器のようなアナログ
クロックモジュールを含む構成要素の多くは、単一の特定用途集積回路（ＡＳＩ
Ｃ）に形成することができる。これによって、比較的安価な構成要素のコストが
可能になるだけでなく、またアナログとディジタル論理の間のずれの要素の多く
を無くするかまたは較正プロセスに含めることができるようになる。さらに、論
理ゲート遅延をクロック回路間の遅延のドリフトを追跡するように合せることが
できる。
ＳＳ５２、予測論理７２、較正レジスタおよびクロック分周器のようなアナログ
クロックモジュールを含む構成要素の多くは、単一の特定用途集積回路（ＡＳＩ
Ｃ）に形成することができる。これによって、比較的安価な構成要素のコストが
可能になるだけでなく、またアナログとディジタル論理の間のずれの要素の多く
を無くするかまたは較正プロセスに含めることができるようになる。さらに、論
理ゲート遅延をクロック回路間の遅延のドリフトを追跡するように合せることが
できる。
【００３３】 動作において、本発明のアナログクロックモジュールは、以下に説明するよう
に、予測論理、較正論理、および演算コード渡し回路を利用して、予測、較正お
よび同期化の複数の方法を実行する。
に、予測論理、較正論理、および演算コード渡し回路を利用して、予測、較正お
よび同期化の複数の方法を実行する。
【００３４】 ここで図７を参照して、アナログクロックモジュールの動作時に、予測論理７
２は、最初にステップ２００において、ＡＭＣクロックの立上りエッジに対応す
る累算器値を決定する。それから、ステップ２０２で、ＣＡＬ値を、ＡＭＣ立上
り（活動状態の）エッジに対応する累算器値に設定する。それから、ステップ２
０４で、現在と前の累算器の値をエッジ検出論理で比較して、ステップ２０６で
交差が発生したかどうかを見る。交差が検出された場合は、ステップ２０８で、
ＡＣＬＫ ＤＥＴＥＣＴ信号を生成し、そのＡＣＬＫ ＤＥＴＥＣＴ信号をＡＣ
ＬＫ予測分周器８４で計数する。そうでない場合は、方法は、２１０を通って比
較ステップ２０４に戻る。分周器がアナログ分周器９０と「同期状態」で始まっ
たとすれば、予測分周器８４のカウントダウンは、アナログクロックが発生して
いる１００ＭＨｚに対応する。
２は、最初にステップ２００において、ＡＭＣクロックの立上りエッジに対応す
る累算器値を決定する。それから、ステップ２０２で、ＣＡＬ値を、ＡＭＣ立上
り（活動状態の）エッジに対応する累算器値に設定する。それから、ステップ２
０４で、現在と前の累算器の値をエッジ検出論理で比較して、ステップ２０６で
交差が発生したかどうかを見る。交差が検出された場合は、ステップ２０８で、
ＡＣＬＫ ＤＥＴＥＣＴ信号を生成し、そのＡＣＬＫ ＤＥＴＥＣＴ信号をＡＣ
ＬＫ予測分周器８４で計数する。そうでない場合は、方法は、２１０を通って比
較ステップ２０４に戻る。分周器がアナログ分周器９０と「同期状態」で始まっ
たとすれば、予測分周器８４のカウントダウンは、アナログクロックが発生して
いる１００ＭＨｚに対応する。
【００３５】 図８を参照して、較正ハードウェア８０および９２で実行される較正方法で、
ＡＣＬＫイベント信号は重要な役割を果たす。較正方法は最初に、ステップ２２
０で、同期化指令を実行する。それから、ステップ２２２で、トスレジスタを強
制的に論理１にする。ステップ２２４で、アナログクロックの発生が検出された
時に、ステップ２２６で、トスレジスタは論理１から解放されて、アナログクロ
ックで動作する。クロックが検出されない場合、２２８を通って、レジスタは論
理１の状態にとどまり、クロックの発生を待つ。トスレジスタへの入力は、現在
値とＡＣＬＫ予測信号のＡＮＤの結果である。それから、ステップ２３０で、Ａ
ＣＬＫイベント信号を「真」か「真でない」かを決定するために解析をする。レ
ジスタがアナログクロックでクロック動作し、ＡＣＬＫ予測が真でない時に、２
３２を通ってステップ２３４で、レジスタはゼロにラッチされる。ＡＣＬＫ予測
が同期状態にある（ＡＣＬＫが真である）場合は、ステップ２３６を通ってステ
ップ２３８で、レジスタは論理１を維持する。較正値の範囲にわたって、および
自動較正メモリテーブルへの入力で表される周波数の範囲に対して、上のステッ
プを繰り返す。これによって、各周波数において回路がＣＡＬＩＢＲＡＴＥＤ（
較正）された領域のマップが生成される。
ＡＣＬＫイベント信号は重要な役割を果たす。較正方法は最初に、ステップ２２
０で、同期化指令を実行する。それから、ステップ２２２で、トスレジスタを強
制的に論理１にする。ステップ２２４で、アナログクロックの発生が検出された
時に、ステップ２２６で、トスレジスタは論理１から解放されて、アナログクロ
ックで動作する。クロックが検出されない場合、２２８を通って、レジスタは論
理１の状態にとどまり、クロックの発生を待つ。トスレジスタへの入力は、現在
値とＡＣＬＫ予測信号のＡＮＤの結果である。それから、ステップ２３０で、Ａ
ＣＬＫイベント信号を「真」か「真でない」かを決定するために解析をする。レ
ジスタがアナログクロックでクロック動作し、ＡＣＬＫ予測が真でない時に、２
３２を通ってステップ２３４で、レジスタはゼロにラッチされる。ＡＣＬＫ予測
が同期状態にある（ＡＣＬＫが真である）場合は、ステップ２３６を通ってステ
ップ２３８で、レジスタは論理１を維持する。較正値の範囲にわたって、および
自動較正メモリテーブルへの入力で表される周波数の範囲に対して、上のステッ
プを繰り返す。これによって、各周波数において回路がＣＡＬＩＢＲＡＴＥＤ（
較正）された領域のマップが生成される。
【００３６】 また、ハードウェアの動作によって、アナログクロックモジュールと関連した
様々なパラメータを好都合に独立に調整することが可能になる。例えば、ＤＤＳ
を位置合わせするために、累算器の周期加算器入力を同期のとれた方法で制御す
る指令が発行される。１サイクルの間に、１）指令のディジタル剰余と２）エッ
ジ較正定数の代数的な加算で構成される新しい値が多重化される。その値が加算
される時に、ディジタル剰余にエッジ較正定数を同期させ、較正定数（アナログ
エッジとディジタルエッジの差）を加える作用を有する「ワンタイム（一度だけ
の）」周期加算器が形成される。
様々なパラメータを好都合に独立に調整することが可能になる。例えば、ＤＤＳ
を位置合わせするために、累算器の周期加算器入力を同期のとれた方法で制御す
る指令が発行される。１サイクルの間に、１）指令のディジタル剰余と２）エッ
ジ較正定数の代数的な加算で構成される新しい値が多重化される。その値が加算
される時に、ディジタル剰余にエッジ較正定数を同期させ、較正定数（アナログ
エッジとディジタルエッジの差）を加える作用を有する「ワンタイム（一度だけ
の）」周期加算器が形成される。
【００３７】 しかし、位置合わせ指令の後に続くディジタルエッジとアナログエッジの位置
合わせで、ＡＭＣの予期されたオフセットはリセットされる。これによって、ア
ナログ周波数に位相シフトが導入され、クロック分割回路で出力アナログクロッ
クを生成するために利用できるクロック計数の数が変化する。演算コードトスの
ためのクロック予測回路を適正な状態に戻すために、クロック予測論理７２と同
期させるためのクロック分周器に対する再同期化指令が位置合わせ指令の後に続
く。
合わせで、ＡＭＣの予期されたオフセットはリセットされる。これによって、ア
ナログ周波数に位相シフトが導入され、クロック分割回路で出力アナログクロッ
クを生成するために利用できるクロック計数の数が変化する。演算コードトスの
ためのクロック予測回路を適正な状態に戻すために、クロック予測論理７２と同
期させるためのクロック分周器に対する再同期化指令が位置合わせ指令の後に続
く。
【００３８】 再同期化指令はディジタル領域から発行される命令であるので、再同期化指令
はアナログクロック領域に同期化されて、「ラント（ｒｕｎｔ）」クロックパル
スが生じないようにし、さらにＰＬＬ６８の摂動を最小限にしなければならない
。同時に、大きくなる可能性のある分周器値の最終計数に逆戻り（ロールバック
）するのを待たないようにすることが、回路にとって非常に望ましい。
はアナログクロック領域に同期化されて、「ラント（ｒｕｎｔ）」クロックパル
スが生じないようにし、さらにＰＬＬ６８の摂動を最小限にしなければならない
。同時に、大きくなる可能性のある分周器値の最終計数に逆戻り（ロールバック
）するのを待たないようにすることが、回路にとって非常に望ましい。
【００３９】 ここで図９を参照して、アナログクロック出力をクロック予測論理に自動的に
再同期させるために、同期化ハードウェアは一般に正常な位相増分値の半分を現
在累算器値に加える。同期化ハードウェアはＣＡＬ値を使用して、前の累算器値
と現在の累算器値でＡＭＣクロックエッジが基準クロック周期の最初の半分の中
に生成されるかどうかを決定する。このようにして同期化ハードウェアは、次の
１００ＭＨｚクロックのどちらの半分にＡＭＣクロックが生じるかを認識する。
再同期させるために、同期化ハードウェアは一般に正常な位相増分値の半分を現
在累算器値に加える。同期化ハードウェアはＣＡＬ値を使用して、前の累算器値
と現在の累算器値でＡＭＣクロックエッジが基準クロック周期の最初の半分の中
に生成されるかどうかを決定する。このようにして同期化ハードウェアは、次の
１００ＭＨｚクロックのどちらの半分にＡＭＣクロックが生じるかを認識する。
【００４０】 同期化方法は、演算コード渡し回路が、ステップ２４０でディジタルデータス
トリーム中に位置合わせ指令を認識し、ステップ２４２でアナログ計器演算コー
ドを変化させないようにすることから始まる。ステップ２４４で、新しい値が累
算器５６に挿入され、続いてステップ２４６で、予測論理７２をレジスタ値に予
め設定する。ステップ２４８で、ＡＭＣエッジが最初のＡＣＬＫイベントの前の
ＡＭＣエッジになるまで、遅延が実行される。ディジタル基準クロック周期の最
初の半分にＡＭＣエッジがある場合は、ステップ２５２で、ＡＭＣエッジの上に
５ｎｓのパルスがアサートされる。基準クロック周期の最初の半分にＡＭＣエッ
ジがない場合は、ステップ２５４で、そのパルスは通過する。出力されたパルス
は、ステップ２５６で、第１の「正当なＡＭＣエッジ」（抑制されることがない
）に対応するようにアナログ分周器およびディジタル分周器を設定する。これは
、アナログクロックエッジ（アナログ分周器）およびＡＣＬＫ ＰＲＥＤＩＣＴ
（ディジタル分周器）を発行するように作用し、一方で、両方の時間領域の分周
器はディジタル領域からタイミングをとられる関係で始動する。この点で、アナ
ログ分周器および予測論理は同期が取れており、演算コードプログラムが進むこ
とができるようになる。
トリーム中に位置合わせ指令を認識し、ステップ２４２でアナログ計器演算コー
ドを変化させないようにすることから始まる。ステップ２４４で、新しい値が累
算器５６に挿入され、続いてステップ２４６で、予測論理７２をレジスタ値に予
め設定する。ステップ２４８で、ＡＭＣエッジが最初のＡＣＬＫイベントの前の
ＡＭＣエッジになるまで、遅延が実行される。ディジタル基準クロック周期の最
初の半分にＡＭＣエッジがある場合は、ステップ２５２で、ＡＭＣエッジの上に
５ｎｓのパルスがアサートされる。基準クロック周期の最初の半分にＡＭＣエッ
ジがない場合は、ステップ２５４で、そのパルスは通過する。出力されたパルス
は、ステップ２５６で、第１の「正当なＡＭＣエッジ」（抑制されることがない
）に対応するようにアナログ分周器およびディジタル分周器を設定する。これは
、アナログクロックエッジ（アナログ分周器）およびＡＣＬＫ ＰＲＥＤＩＣＴ
（ディジタル分周器）を発行するように作用し、一方で、両方の時間領域の分周
器はディジタル領域からタイミングをとられる関係で始動する。この点で、アナ
ログ分周器および予測論理は同期が取れており、演算コードプログラムが進むこ
とができるようになる。
【００４１】 当業者は本発明が提供する多くの利益および利点を理解するであろう。アナロ
グクロックモジュールと関連した直接的な予測論理および処理は、特に重要であ
る。アナログ／ディジタル一致のエッジ予測を実行するために、「同じ周波数」
のクロックを実施することで、ハードウェアの正確な動作を維持するために必要
な最小限のハードウェアと較正ステップから、相当なコスト節減が実現される。
グクロックモジュールと関連した直接的な予測論理および処理は、特に重要であ
る。アナログ／ディジタル一致のエッジ予測を実行するために、「同じ周波数」
のクロックを実施することで、ハードウェアの正確な動作を維持するために必要
な最小限のハードウェアと較正ステップから、相当なコスト節減が実現される。
【００４２】 他の重要な特徴に、アナログクロックエッジと特定のディジタルマスタクロッ
ク周期の立上りエッジとの一致を予測することができることがある。エッジ一致
を決定するよう定義された「ウィンドウ」を実施することで、ディジタル領域か
らアナログ領域への演算コードのトスが、決定論的および反復的態様で行われる
。
ク周期の立上りエッジとの一致を予測することができることがある。エッジ一致
を決定するよう定義された「ウィンドウ」を実施することで、ディジタル領域か
らアナログ領域への演算コードのトスが、決定論的および反復的態様で行われる
。
【図１】 本発明の一実施形態に従った混合信号テスタのブロック図である。
【図２】 図１に示したアナログ制御インタフェースのブロック図である。
【図３】 図２に示したアナログクロックモジュールのブロック図である。
【図４】 図３のアナログクロックモジュールで使用される予測論理および順序付けを説
明する機能ブロック図である。
明する機能ブロック図である。
【図５】 図５Ａは、図３のアナログクロックと関連した較正論理のブロック図である。 図５Ｂは、図３のアナログクロックで使用するためのオプションとしての自動
較正回路のブロック図である。
較正回路のブロック図である。
【図６】 図３のアナログクロックモジュールの出力を利用する演算コード論理および処
理のブロック図である。
理のブロック図である。
【図７】 本発明の予測方法で使用されるステップを説明する機能図である。
【図８】 本発明の較正方法で使用されるステップを説明する機能図である。
【図９】 本発明のエッジ位置合わせおよび同期化で使用されるステップを説明する機能
図である。
図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年８月１９日（２０００．８．１９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (23)
- 【請求項１】 所定の周波数のディジタル波形を生成するためのディジタルクロ
ック源と、 前記ディジタル波形を受け取るための入力を有し、結果としてのアナログ波形
を生成するように動作する直接ディジタル合成装置と、 前記ディジタル波形と前記アナログ波形との間の相対的な位相関係を決定する
ため、前記ディジタルクロック源および前記合成装置に結合された予測論理と、
を含み、前記予測論理が前記ディジタルクロック源のクロック周波数に近いクロ
ック周波数を有する予測クロックに応答する、 アナログクロック装置。 - 【請求項２】 前記直接ディジタル合成装置が、 前記入力ディジタルクロックを受け取り、数値を設定するためのカウンタであ
って、前記クロックの連続している入力に応答して前記数値を増分的に増加させ
るように動作するカウンタと、 前記増分数値を正弦曲線波形に変換するために、前記カウンタの出力に配置さ
れた変換器と、 前記正弦曲線波形を所望のアナログクロック信号に処理するために、前記変換
器に結合された信号調整装置と、 を含む請求項１に記載のアナログクロック装置。 - 【請求項３】 前記カウンタが累算器を備える、請求項２に記載のアナログクロ
ック装置。 - 【請求項４】 前記変換器が、 正弦曲線ルックアップテーブルと、 前記ルックアップテーブルから前記正弦曲線波形を生成するためのディジタル
アナログ変換器と、 を備える請求項２に記載のアナログクロック装置。 - 【請求項５】 前記信号調整装置が、 フィルタ処理された信号を生成するための、前記変換器の出力に配置されたフ
ィルタと、 前記フィルタ処理された信号を受け取るための入力を有し、前記フィルタ処理
された信号のエッジレートを増加させるように動作するクリッピング増幅器と、 前記フィルタ処理された信号を所定の整数倍数だけ逓倍するための、前記クリ
ッピング増幅器の出力に結合された周波数乗算器と、 前記逓倍された周波数を所望の周波数に減少させるための、前記乗算器の出力
に接続された分周器と、 を含む請求項２に記載のアナログクロック装置。 - 【請求項６】 前記フィルタが帯域フィルタを備える、請求項５に記載のアナロ
グクロック装置。 - 【請求項７】 前記周波数乗算器が位相ロックループ乗算器を備える、請求項５
に記載のアナログクロック装置。 - 【請求項８】 前記予測クロックが、複数のＰＬＬ立上りエッジを有する中間の
アナログ波形を生成するために、前記ディジタル合成装置の出力に配置された位
相ロックループ乗算器を備え、前記結果として生じたアナログ波形が前記複数の
ＰＬＬエッジの１つと一致するエッジを有し、 前記予測論理が、前記ＰＬＬエッジを解析し、前記結果として生じたアナログ
波形エッジを含む特定のディジタルクロック周期を決定するために、エッジ検出
回路を含む、請求項１に記載のアナログクロック装置。 - 【請求項９】 前記アナログ波形を前記ディジタルクロック源と位置合わせする
ために、前記ディジタルクロック源および前記合成装置に結合された較正論理を
さらに含む、請求項１に記載のアナログクロック装置。 - 【請求項１０】 前記較正論理が、 前記予測論理に応答して、最初に前記ディジタル波形と前記アナログ波形のそ
れぞれのエッジを位置合わせする波形位置合わせ装置を含む、請求項９に記載の
アナログクロック装置。 - 【請求項１１】 前記予測論理に応答して、ディジタル領域からアナログ領域へ
の演算コードの決定論的なハンドオフの同期をとる演算コード渡し回路をさらに
含む、請求項１に記載のアナログクロック装置。 - 【請求項１２】 前記演算コード渡し回路が、 命令信号の順序付けられた対を編成するための演算コード順序処理モジュール
と、 前記順序処理モジュールに結合された演算コード状態論理と、を含み、前記演
算コード状態論理が現在の命令信号および次の命令信号を格納するための複数の
レジスタを含み、前記演算コード状態論理が前記予測論理に応答して前記演算コ
ード信号を実行のために与える、請求項１１に記載のアナログクロック装置。 - 【請求項１３】 所定の周波数のディジタル波形を生成するためのディジタルク
ロック源と、 前記ディジタル波形を受け取るためのクロック入力を有し、結果としてのアナ
ログ波形を生成するように動作する直接ディジタル合成装置と、を含み、前記合
成装置が複数の独立して調整可能な波形パラメータ入力をさらに含む、 アナログクロック装置。 - 【請求項１４】 前記複数の独立に調整可能な波形パラメータ入力が、較正位相
オフセット信号、剰余信号、および時間変位信号を含むグループ内の入力信号に
応答する、請求項１３に記載のアナログクロック装置。 - 【請求項１５】 所定の周波数のディジタル波形を生成するためのディジタルク
ロック源と、 前記ディジタル波形を受け取るための入力を有し、結果としてのアナログ波形
を生成するように動作する直接ディジタル合成装置と、 ディジタル領域からアナログ領域への演算コードの決定論的なハンドオフの同
期をとるために、前記合成装置の出力に配置された演算コード渡し回路とを含む
、アナログクロック装置。 - 【請求項１６】 前記ディジタル波形と前記結果として生じたアナログ波形との
間の相対的な位相関係を決定するために、前記ディジタルクロック源および前記
合成装置に結合された予測論理をさらに含み、前記予測論理が前記ディジタルク
ロック源のクロック周波数に近いクロック周波数を有する予測クロックに応答す
る、請求項１５に記載のアナログクロック装置。 - 【請求項１７】 前記演算コード渡し回路が、 命令信号の順序付けられた対を編成するための演算コード順序処理モジュール
と、 前記順序処理モジュールに結合された演算コード状態論理とを含み、前記演算
コード状態論理が現在の命令信号および次の命令信号を格納するための複数のレ
ジスタを含み、前記演算コード状態論理が前記予測論理に応答して前記演算コー
ド信号を実行のために与える、請求項１６に記載のアナログクロック装置。 - 【請求項１８】 アナログ計器の混合信号自動テスタとのインタフェースをとる
ためのアナログ制御拡張装置であって、 前記テスタとやりとりするそれぞれの入力と出力を有するメインフレーム分配
モジュールと、 前記メインフレーム分配モジュールに結合された制御ベクトルモジュールと、 前記制御ベクトルモジュールに応答してアナログクロック信号を生成するアナ
ログクロック装置であって、 所定の周波数のディジタル波形を生成するためのディジタルクロック源、 前記ディジタル波形を受け取るための入力を有し、結果としてのアナログ波
形を生成するように動作する直接ディジタル合成装置、および、 前記ディジタル波形と前記アナログ波形との間の相対的な位相関係を決定す
るために、前記ディジタルクロック源および前記合成装置に結合された予測論理
を含み、前記予測論理が前記ディジタルクロック源のクロック周波数に近いクロ
ック周波数を有する予測クロックに応答する、アナログクロック装置と、 を含むアナログ制御拡張装置。 - 【請求項１９】 前記予測クロックが、複数のＰＬＬ立上りエッジを有する中間
のアナログ波形を生成するために、前記ディジタル合成装置の出力に配置された
位相ロックループ乗算器を備え、前記結果として生じるアナログ波形が前記複数
のＰＬＬエッジの１つと一致するエッジを有し、 前記予測論理が、前記ＰＬＬエッジを解析し、前記結果として生じたアナログ
波形エッジを含む特定のディジタルクロック周期を決定するために、エッジ検出
回路を含む、請求項１８に記載のアナログクロック装置。 - 【請求項２０】 前記アナログ波形を前記ディジタル波形と位置合わせするため
に、前記ディジタルクロック源および前記合成装置に結合された較正論理をさら
に含む、請求項１８に記載のアナログクロック装置。 - 【請求項２１】 前記較正論理が、 前記予測論理に応答して、最初に前記ディジタル波形と前記アナログ波形のそ
れぞれのエッジを位置位置合わせする波形位置合わせ装置を含む、請求項２０に
記載のアナログクロック装置。 - 【請求項２２】 前記予測論理に応答して、ディジタル領域からアナログ領域へ
の演算コードの決定論的なハンドオフの同期をとる演算コード渡し回路をさらに
含む、請求項１８に記載のアナログクロック装置。 - 【請求項２３】 前記演算コード渡し回路が、 命令信号の順序付けられた対を編成するための演算コード順序処理モジュール
と、 前記順序処理モジュールに結合された演算コード状態論理とを含み、前記演算
コード状態論理が現在の命令信号および次の命令信号を格納するための複数のレ
ジスタを含み、前記演算コード状態論理が前記予測論理に応答して前記演算コー
ド信号を実行のために与える、請求項２２に記載のアナログクロック装置。
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