TW296435B - - Google Patents

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Description

咖 435 Α7 Β7 五、發明説明(1 ) 經濟部中央標準扃貝工消費合作杜印裝 本發明係關於一種電路,在供给至半導體試驗装置之 被試驗設備(DUT)等之高純度時鐘信號的供應裝置中,將 供给至DUT之時鐘信號,利用試驗程式在任意之時刻,控 制卯/(^?在實時<1^3卜1'丨1116)。 在DUT種類之中,有需Μ高純度之時鐘的試驗之DUT。 該情形,在供给時鐘信號至DUT之前,插入跳動衰減電路 之構成,用Μ除去時鐘信號之跳動並進行試驗。而將如此 之試驗形態的DUT試驗構成例顯示於第5圖。 概略構成,係由定時產生器(Timing Generator: TG) 50 ;圖形產生部60,及,跳動衰減電路30所構成。比起一 般之DUT試驗形態,係由附加有跳動衰減;8路所構成。 TG50,係在預定時刻,產生DUT試驗用之各棰定時時 鏟列或控制脈衝之用,可由試驗程式控制,用Μ供應信號 到圖形產生部60,跳動衰減電路30,及其他電路。此爲, 具有可以痼別控制,可在任意之試驗周期(test rate〉產 生,而用以產生多數通道之時鐘或控制脈衝。又各時鐘, 在艏別具有遲延電路,用Μ調整各時鐘之間的定時偏差。 在為了此等所輪出之時鐘信號中,比一般之時鏟信號含有 較多之跳動成份。 圖形產生部60,係接受由TG50所輪出之預定定時時鐘 信號,根據Μ試驗程式所作成之圈形,產生所需之定時圖 形,用Μ外加至DUT之銷。於此具有驅動器用圖形,或比 較器用期待值圖形等,且產生多數通道之圖形數據列。 跳動衰減霄路30,係如第6圖之時鐘波形圖所示,接 ----------坤衣------tx------0 (請先閲讀背面之注意事項再填寫本頁) ' 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 4 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(2 ) 受由TG50所輪出之含有跳動成份之TG時鐘信號31 cl kin , 並輪出已除去跳動成份之高純度時鐘信號32 elk之跳動除 去電路。而將該內部電路例顯示於第8圖。 第8圖,係由PLL(Phase Locked Loop〉電路所構成之 跳動除去電路之例,係由分頻器34、35,相位比較器36、 濾波器37,及VC0(電壓控制拫盪器)38所構成。 將TG時鏟信號31 elkin利用分頻器34分頻後之信號_ 至相位比較器36之一端,並將VC038之頻率利用分頻器35 分頻後之信號蠄至相位比較器36之他端,而將比較兩者相 位之結果供應至濾波器37。濾波器37,係具有積分特性, 可將所輪出之高純度時鐘信號32 elk的跳動成份衰減至所 希望範圍内之低通濾波器。 所輪出之高純度時鐘信號32 elk,若將兩分頻器34、 35之分頻值設定為同值,則可產生與翰入時鐘相同頻率, 且相位也同步之時鐘信號。以如此方式變換為高純度時鐘 信號之後,將該時鐘信號供給至DUT。 但是,在揷入跳動衰減霉路30方面,係有困難之處。 此爲,由於功能試驗條件變更等,將時鐘頻率設定變更為 另外頻率之瞬間,追隨該時鏟頻率會產生相位固定前之不 定狀態的時鐘信號。又,邸使停止轤入之TG時鐘信號31 elkin,但輪出時鑊信號,由於PLL電路本身所產生之自由 振盪會輪出時鐘頻率。 第7圖係在設定變更為另外頻率時,輪出時鐘信號之 產生狀態說明圖。 本紙張尺度適用中國國家標準(CNS > A4規格(210X297公釐) 5 11 H 11 ~~ 裝 1111 n n 11 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(3 ) 當設定變更新的頻率時,則PLL1B路係以瞬間移動至 產生不定狀態Sunlock之時鏟,並在PLL迴路之鎖定時間後 ,返回穩定狀態Slock。該期間之_出時鐘信號,係相位 不定之時鐘信號,因與其他試驗圖形之相位關係崩潰,所 Μ不能供應到DUT試驗。因此,該期間,DUT試驗暫時中斷 Ο 又,因在不定狀態Sun lock之期間不能掌握產生之時 鐘數或相位,所Μ因DUT品種,而使DUT内部電路之狀態, 產生變化,成為不定狀態。在此種DUT中,在設定變更新 的頻率時,應蠄入爲了下次之試驗條件之初期化圖形,並 將霣路內部狀態復原到既知之狀態。因此,增加供應之試 驗圖形量,而成為降低缠處理量之要因。 如上述說明,因DUT品種,會產生由於跳動衰減電路 30之插入而產生之不適合問題。在此棰DUT中,於時鐘條 件變更時,要有插入試驗圏形之顒序,其係輓入初期化圖 形並將電路内部狀態復原到既知之狀態。由此,會增加試 驗圈形量,且需要初期化時間,而成爲總處理能力降低之 要因,在實用上極為不便。 因此,本發明所欲解決之問題,係可控制由所揷入之 眺動衰減電路30所鎗出之時鐘信號的產生,Μ禁止蠄出不 定狀態Sunlock之時鏟信號,其目的係DUT内部狀態處於既 知之狀態,利用下次之時鐘頻率可做持績性的試驗。
本發明之構成,係設有時鏟信號控制裝置10,其乃利 用試驗程式,將由跳動衰減電路所輸出之時鐘輪出控制0N 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 6 I- I n I* I I I 裝 —訂 I I I I I I 線 , * (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裝 A7 B7 五、發明説明(4 ) /OFF在實時。 藉此,可任意控制跳動衰減電路所輪出之不定狀態 Sunlock之時鐘_出。 時鐘信號控制装置10,係為了解決上述問題,而本發 明之構成,設有時鐘禁止閘部12,係接受由跳動衰減電路 所輪出之高純度時鐘信號32 elk,以禁止時鐘信號鑰出; 且設有時鐘信號輪出控制部20,係接受由試驗程式所輸出 之控制信號,並供應時鏟輸出禁止信號10 cont到時鐘禁 止閘部12。又,設有時鐘禁止閘部12,係接受由跳動衰減 電路所輪出之高純度時鐘信號32 elk,且接受由試驗程式 所輪出之0N/0FF狀態控制信號,而禁止時鐘信號輸出。 時鐘信號控制裝置10,具有以下之功能,邸藉由試驗 程式在實時,接受任意產生之起動信號21 start及停止信 號22 stop,而可0N/0FF控制跳動衰減霣路30所輓出之時 鐘信號之產生。藉此,可停止隨著新的頻率之設定變更所 產生之不定相位之時鐘信號的供應。又,具有Μ下之作用 ,即,可防止該不定狀態Sunlock期間之不定時鐘個數的 產生,而產生既知之時鏟信號値數。 〔圖式之簡單說明〕 第1團係本發明在跳動衰減電路30之後追加可Μ任意 控制之時鏟信號控制裝置10電路之構成圔。 第2圔係本發明之時鐘禁止閛部12之II路例。 第3圖係本發明之時鐘信號輪出控制部20之電路例。 第4圖係本發明之說明控制動作的時序圖。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) — II 裝 I n n 訂— I I I I I 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7
i'發明説明(5 ) 第5圖係習知之具有跳動衰減電路30之試驗形態的DUT 試驗構成圖。 第6圖係由TG50所桷出之時鑲信號波形,及通過跳動 衰減電路30之後的時鐘信號波形圖。 第7圖係在習知之新的時鐘頻率之設定變更時,跳動 衰減電路30供應至DUT之時鐘信號的時序圖。 第8圖係跳動衮減霄路30之内部霄路例。 第9圖係本發明之時鐘禁止閘部12中之觸發器之傳播 遲延^Tdly之說明圖。 本發明之實施例,如第1圖所示,係追加有時鐘信號 控制装置10,可任意控制跳動衮減電路30之輪出時鐘信號 的供應。該時鐘信號控制裝置10,係由時鐘禁止閘部12; 及,時鐘信號鍮出控制部20所構成。 第2圖係時鐘禁止閘部12之電路例。 第9圖係本發明之時鐘禁止閘部12中之觸發器之傳播 遲延置Tdly之說明圖。 該時鐘禁止閘部12,係由:遲延裝置14 ; FF16 ;及AND 閛18電路所構成。此係,與輸入高純度時鏟倍號32c lk同 步,而禁止該時鐘信號之閛罨路。 FP16,係藉由高純度時鏟信號32 elk,將由時鐘信號 輸出控制部20所蝓出之時鐘鴒出禁止信號10 cont再定時 之後,供應至ANDWI 18之一端;且输入之高純度時鐘信號 32 elk,係至少設定FP16之傳播遅延量Tdly之遲延後,供 豳至AND閘18之另一端。藉此,蝓入之高純度時鐘信號32 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 〇 I I 裝 I 訂 n 線 . · (諳先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 Α7 Β7 五、發明説明(6 ) elk,係與時鐘_出禁止信號10 cont同步,做爲啟動/不 啟動之輪出時鐘信號33 out供應到DUT。 第3圖係使用RSFF ( RS觸發器)24之時鑊信號繪出控 制部20之霣路例。 該時鐘信號繪出控制部20,係利用起動信號21 start 將RSFF24加以設定,並利用停止信號22 stop將RSFF24加 Μ清除,而將該Q輪出之時鏟鍮出禁止信號10 cont之狀態 信號供應到時鐘禁止閘部12。於此,起動信號21 start, 及,停止信號22 stop,係利用試驗程式可任意產生之脈 衝信號,使用由TG50所輪出之信號或由圖形產生部60所_ 出之倍號,並利用DUT試驗圖形之程式,在任意之時刻, 均可產生腯衝信號之信號。 蘭於此等動作,參考第4圖加Μ說明。 DUT試驗中,在新的頻率之設定變更前,產生停止信 號22 stop,並將輸出時鐘信號33 out設於禁止狀態,也 使其他試驗圖形60 pat停止。之後,設定變更為新的頻率 。其後,輓出之高純度時鐘信號32 elk係僱離同步,成為 不定狀態Sun lock。之後在經過跳動衮減電路30之相位鎖 定時間後,遷移到原來之摄定狀態Slock。在該狀態Μ後, 產生起動信號21 start,再開其他試驗圖形60 pat及供给 輪出時鐘倍號33 out,並繼續進行Dut試驗。 從上述說明,由時鏟信號控制裝置10所蠄出之輪出時 鏟信號33 out,係與其他試驗圈形60 pat同步,輪至DUT *具有預定相位之時鐘信號,且可Μ有既知之時鐘信號數 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X 297公釐) 9 -----_-----^------,訂------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標率局員工消費合作杜印製 A7 B7 i、發明説明(7 ) 。此結果可獲得如下之特擻,即,可克服如習知改變DUT 内部之動作狀態之不適合現象,且可以維持既知之内部霄 路狀態,可Μ作成確實之無浪費的試驗圖形之程式。 上記特激可獲得如下之優點,邸,於每次變更時鐘頻 率之設定條件時,不必插入DUT初期化圖形。藉此,可以 節省初期化時間所霈之時間,且可Μ提高該時間内之總處 理能力。 上述實施例之說明,係利用第2團所示時鐘禁止閘部 12之電路說明,但除了該遲延裝置14; FF16及AND閘18Κ 外,同樣地,與高純度時鏟信號32c lk同步,禁止時鐘信 號蠄出之電路裝置係容易思及者。 又,上述實施例之說明,第3圖所示之時鐘信號输出 控制部20之霣路,係使用起動信號21 start及停止信號 22 stop之2信號的情形做說明,但依據所需,直接將時 鐘輪出禁止信號10 cont之狀態信號由TG50或圖形產生部 60供應輓入時,刪除該時鏟信號_出控制部20霄路,直接 供應至時鐘禁止閘部12所構成之時鐘信號控制装置10也可 ,同樣亦可實施。 本發明,係如以上說明所構成著,所Μ可達成如下述 所記載之功效。 時鐘信號控制裝置10具有如下之功效,即接受利用試 驗程式在實時任意產生之起動信號21 start及停止信號 22 stop,而0N/0FF控制跳動衮減霣路30所_出之時鐘產 生。藉此*可停止隨著新的頻率之設定變更所要之不定相 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 10 II 裝 訂 線 (請先閲讀背面之注意事項再填寫本頁) Α7 Β7 1、發明説明(8 ) 位之時鐘信號的供應。又,可防止該不定狀態Sun lock期 間之不定時鐘信號値數的產生,而可產生既知之時鐘信號 値數,試驗程式之作成變爲較容易。藉此,DUT內部狀態 在既知之狀態下,利用下次之時鐘頻率設定,可Μ持續性 地試驗。 特別是,時鑲信號加於DUT,則會改變DUT内部之動作 狀態的DUT中,在每次變更新的頻率之設定時,不需對應 於此之個別的DUT初期化用試驗圖形之插入,可以削減此 初期化實行時間,其有極為有效之功能。又,亦可大幅減 輕習知之DUT初期化用試驗圖形的製作,因可Μ製作無浪 費之試驗圖形之程式,所Μ亦可刪減測試程式製作之工數。 I. I I I n I I I I (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作杜印製 元件檫號對照 10 ....時鐘信號控制裝置 31 ·… TG時鐘信號 12 ....時鐘禁止閘部 32 ____ 高純度時鐘信號 14 ....遲延装置 33 .... 輪出時鐘信號 16 ....FF 34,35 . ...分頻器 18 .... AND閘 36 .... 相位比較器 20 ....時鐘信號輪出控制部 37… 濾波器 21 ....起動信號 38---- VC0(電壓控制振盪器〉 22 ....停止信號 50 .... 定時產生器 24 .... RSFF 60 .... 圖形產生器 30 ....跳動衰減電路 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨0 X 2们公釐) 11

Claims (1)

  1. A8 B8 C8 D8 六、申請專利範圍 1. 一種高精度信號產生電路,係經由眺動衰減電路,將 時鐘信號供拾至DUT,具備有: 時鐘信號控制裝置(10),係利用試驗程式將由跳 動衰減霣路(30)所輪出之時鐘信號輪出(32CLK),在 實時控制0N/0FF之動作者。 2. 如申請專利範圍第1項之高精度信號產生電路;其中 ;該時鐘信號控制裝置(10),具備有: 時鐘禁止閘部(12),係接受由跳動衰減電路(30) 所蠄出之高純度時鐘信號(32CLK),並禁止時鐘信號 » 輪出;及 時鏟信號輸出控制部(20) *係接受由試驗程式所 _出之控制信號(21 start,22 stop),並供给時鐘 信號鑰出禁止信號(10 cont)至時_禁止閘部(12>者 Ο 3. 如申請專利範園第1項之高精度信號產生電路;其中 ,該時鑊信號控制裝置(10)中之時鐘禁止閘部(12>, 係接受由跳動衰減電路(30)所輪出之高鈍度時鐘信號 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) (32 CLK),並接受由試驗程式所_出之0N/0FF狀態控 制信號,禁止時鐘信號輸出者。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3410922B2 (ja) * 1996-04-23 2003-05-26 株式会社東芝 クロック制御回路
WO1998059294A1 (en) * 1997-06-23 1998-12-30 Teradyne, Inc. Jitter reduction module
US5917834A (en) * 1997-08-21 1999-06-29 Credence Systems Corporation Integrated circuit tester having multiple period generators
JP3435336B2 (ja) * 1998-03-18 2003-08-11 株式会社東芝 クロック同期遅延制御回路及びクロック同期遅延制御方法
JPH11264857A (ja) * 1998-03-19 1999-09-28 Advantest Corp 半導体試験装置
DE19844936C2 (de) 1998-09-30 2001-02-01 Siemens Ag Schaltung zur Erzeugung eines Ausgangssignals in Abhängigkeit von zwei Eingangssignalen
JP4782271B2 (ja) * 2000-07-06 2011-09-28 株式会社アドバンテスト 半導体デバイス試験方法・半導体デバイス試験装置
JP4883850B2 (ja) 2001-06-29 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置
JP4320139B2 (ja) 2001-11-13 2009-08-26 株式会社アドバンテスト タイミング発生装置、及び試験装置
DE60324429D1 (de) * 2003-09-17 2008-12-11 Verigy Pte Ltd Singapore Kanal mit verschiedenen Taktregionen
JP4729251B2 (ja) * 2003-11-28 2011-07-20 株式会社アドバンテスト 高周波遅延回路、及び試験装置
TWI258922B (en) * 2004-07-08 2006-07-21 Chroma Ate Inc Digital jitter synthesizer
JP4895551B2 (ja) * 2005-08-10 2012-03-14 株式会社アドバンテスト 試験装置および試験方法
US20080253491A1 (en) * 2007-04-13 2008-10-16 Georgia Tech Research Corporation Method and Apparatus for Reducing Jitter in Multi-Gigahertz Systems
JP4729637B2 (ja) * 2007-11-21 2011-07-20 株式会社アドバンテスト 同期回路および同期方法、ならびにそれを用いた試験装置
DE202012012495U1 (de) * 2012-07-27 2013-03-06 Refratechnik Holding Gmbh Feuerfestes Erzeugnis
DE202013011886U1 (de) * 2013-06-28 2014-09-03 Refratechnik Holding Gmbh Feuerfestes Erzeugnis

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4726045A (en) * 1986-03-28 1988-02-16 Tektronix, Inc. Low jitter digital delay generator
FR2653278B1 (fr) * 1989-10-17 1995-07-21 Cit Alcatel Horloge synchronisee.
US5036230A (en) * 1990-03-01 1991-07-30 Intel Corporation CMOS clock-phase synthesizer

Also Published As

Publication number Publication date
DE19625185C2 (de) 1999-10-28
US5783959A (en) 1998-07-21
KR970002369A (ko) 1997-01-24
DE19625185A1 (de) 1997-01-02
KR100202328B1 (ko) 1999-06-15
JP3505011B2 (ja) 2004-03-08
JPH095407A (ja) 1997-01-10

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