JP2865261B2 - スイッチドキャパシタ回路用クロック発生回路 - Google Patents
スイッチドキャパシタ回路用クロック発生回路Info
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- JP2865261B2 JP2865261B2 JP2058741A JP5874190A JP2865261B2 JP 2865261 B2 JP2865261 B2 JP 2865261B2 JP 2058741 A JP2058741 A JP 2058741A JP 5874190 A JP5874190 A JP 5874190A JP 2865261 B2 JP2865261 B2 JP 2865261B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、スイッチドキャパシタ回路にクロックを供
給するスイッチドキャパシタ回路用クロック発生回路に
関し、特にクロックの初期化手段に関する。
給するスイッチドキャパシタ回路用クロック発生回路に
関し、特にクロックの初期化手段に関する。
［従来の技術］ 従来から、オーディオ、通信、サーボ等の分野におい
て、フィルタ、サンプルホールド回路等にスイッチドキ
ャパシタ回路（以下、SC回路という）が用いられてい
る。
て、フィルタ、サンプルホールド回路等にスイッチドキ
ャパシタ回路（以下、SC回路という）が用いられてい
る。
SC回路は、一般に、所定周期の多相クロックで駆動さ
れる。
れる。
第５図には、このようなクロックを生成するための回
路、すなわちSC回路用クロック発生回路の構成が示され
ている。
路、すなわちSC回路用クロック発生回路の構成が示され
ている。
この図に示される回路は、入力クロックを反転させる
NOT10と、入力クロック及びNOT10の出力を取込むフリッ
プフロップ12と、を含んでいる。また、フリップフロッ
プ12は、OR14及び16を含み、OR14の出力端はバッファ18
及びNOT20に接続され、OR16の出力端はバッファ22及びN
OT24に接続されている。
NOT10と、入力クロック及びNOT10の出力を取込むフリッ
プフロップ12と、を含んでいる。また、フリップフロッ
プ12は、OR14及び16を含み、OR14の出力端はバッファ18
及びNOT20に接続され、OR16の出力端はバッファ22及びN
OT24に接続されている。
入力クロックは、図示しない水晶発振器等の発振器に
よって発振される。フリップフロップ12のOR14及び16に
は、それぞれ入力クロック及びNOT10により反転された
入力クロックがそれぞれ入力されており、従ってOR14及
び16の出力は互いに逆相のクロックとなる。このクロッ
クを、それぞれバッファ18及び22を介して取出したクロ
ックをそれぞれφ1，φ2とするならば、NOT20及び24を
介して出力されるクロックは▲▼，▲▼とな
る。
よって発振される。フリップフロップ12のOR14及び16に
は、それぞれ入力クロック及びNOT10により反転された
入力クロックがそれぞれ入力されており、従ってOR14及
び16の出力は互いに逆相のクロックとなる。このクロッ
クを、それぞれバッファ18及び22を介して取出したクロ
ックをそれぞれφ1，φ2とするならば、NOT20及び24を
介して出力されるクロックは▲▼，▲▼とな
る。
このように、従来のSC回路用クロック発生回路によれ
ば、入力クロックに応じて多相のクロックφ1，φ2，▲
▼，▲▼を発生させることができ、これにより
SC回路を駆動することができる。
ば、入力クロックに応じて多相のクロックφ1，φ2，▲
▼，▲▼を発生させることができ、これにより
SC回路を駆動することができる。
［発明か解決しようとする課題］ しかしながら、従来においては、例えばSC回路用クロ
ック発生回路を駆動開始した時に出力されるクロック
が、ＨレベルかＬレベルかが不明である。すなわち、動
作開始時にはクロックの値がランダムな状態である。
ック発生回路を駆動開始した時に出力されるクロック
が、ＨレベルかＬレベルかが不明である。すなわち、動
作開始時にはクロックの値がランダムな状態である。
従って、動作開始直後におけるSC回路の動作が、どの
様な状態から開始されるのか、不明であり、SC回路の動
作状態を把握・制御する上で不都合であった。
様な状態から開始されるのか、不明であり、SC回路の動
作状態を把握・制御する上で不都合であった。
本発明は、このような問題点を解決することを課題と
してなされたものであり、SC回路の初期動作を決定する
クロックの値を初期化することが可能であって、初期の
クロックの値を予め知ることが可能なSC回路用クロック
発生回路を提供することを目的とする。
してなされたものであり、SC回路の初期動作を決定する
クロックの値を初期化することが可能であって、初期の
クロックの値を予め知ることが可能なSC回路用クロック
発生回路を提供することを目的とする。
［課題を解決するため手段］ このような目的を達成するために、本発明は、入力ク
ロックを分相して多相のクロックを生成出力し、SC回路
に供給する分相回路と、入力クロックを分周して分周ク
ロックを生成出力する分周回路と、電源投入に応じリセ
ット信号を発生させるパワーオンリセット回路と、リセ
ット信号に応じて所定値の禁止継続信号を出力開始し、
リセット信号消滅後も分周クロックの所定周期だけ継続
して禁止継続信号を出力を継続するシフトレジスタと、
リセット信号及び禁止継続信号を取込み、少なくともそ
のいずれかが継続している期間だけ、出力初期化信号を
生成出力する同期用フリップフロップと、少なくとも出
力初期化信号が継続している期間だけ、入力クロックの
分相回路への入力を禁止し、分相回路に所定値の初期ク
ロックを出力させる禁止回路と、を備え、リセット信号
の発生に応じて所定時間だけ初期クロックをSC回路に供
給することを特徴とする。
ロックを分相して多相のクロックを生成出力し、SC回路
に供給する分相回路と、入力クロックを分周して分周ク
ロックを生成出力する分周回路と、電源投入に応じリセ
ット信号を発生させるパワーオンリセット回路と、リセ
ット信号に応じて所定値の禁止継続信号を出力開始し、
リセット信号消滅後も分周クロックの所定周期だけ継続
して禁止継続信号を出力を継続するシフトレジスタと、
リセット信号及び禁止継続信号を取込み、少なくともそ
のいずれかが継続している期間だけ、出力初期化信号を
生成出力する同期用フリップフロップと、少なくとも出
力初期化信号が継続している期間だけ、入力クロックの
分相回路への入力を禁止し、分相回路に所定値の初期ク
ロックを出力させる禁止回路と、を備え、リセット信号
の発生に応じて所定時間だけ初期クロックをSC回路に供
給することを特徴とする。
［作用］ 本発明においては、分周回路により入力クロックが分
周され、分周クロックが生成される。この分周クロック
は、シフトレジスタに供給される。また、このシフトレ
ジスタには電源投入に応じリセット信号が供給され、こ
のリセット信号に応じてシフトレジスタにより所定値の
禁止継続信号が出力開始される。また、シフトレジスタ
は、リセット信号消滅後も分周クロックの所定周期だけ
継続して禁止継続信号を出力する。リセット信号及び禁
止継続信号は、更に同期用フリップフロップに取込まれ
る。同期用フリップフロップにおいては、リセット信号
と禁止継続信号の少なくともいずれかが継続している期
間だけ、出力初期化信号が生成出力される。この出力初
期化信号は、禁止回路に入力される。禁止回路において
は、出力初期化信号が継続している期間だけ、入力クロ
ックの分相回路への入力が禁止がされ、分相回路には所
定値の初期クロックの出力が強制される。
周され、分周クロックが生成される。この分周クロック
は、シフトレジスタに供給される。また、このシフトレ
ジスタには電源投入に応じリセット信号が供給され、こ
のリセット信号に応じてシフトレジスタにより所定値の
禁止継続信号が出力開始される。また、シフトレジスタ
は、リセット信号消滅後も分周クロックの所定周期だけ
継続して禁止継続信号を出力する。リセット信号及び禁
止継続信号は、更に同期用フリップフロップに取込まれ
る。同期用フリップフロップにおいては、リセット信号
と禁止継続信号の少なくともいずれかが継続している期
間だけ、出力初期化信号が生成出力される。この出力初
期化信号は、禁止回路に入力される。禁止回路において
は、出力初期化信号が継続している期間だけ、入力クロ
ックの分相回路への入力が禁止がされ、分相回路には所
定値の初期クロックの出力が強制される。
従って、本発明においては、電源投入ひいてはリセッ
ト信号の発生に応じて所定時間だけ所定値の初期クロッ
クが発生し、この初期クロックがSC回路に供給されるこ
ととなる。
ト信号の発生に応じて所定時間だけ所定値の初期クロッ
クが発生し、この初期クロックがSC回路に供給されるこ
ととなる。
［実施例］ 以下、本発明の好適な実施例について図面に基づいて
説明する。
説明する。
なお、第５図に示される従来例と同様の構成には同一
の符号を付し説明を省略する。
の符号を付し説明を省略する。
第１図には、本発明の一実施例に係るSC回路用クロッ
ク発生回路の構成が示されている。
ク発生回路の構成が示されている。
この図に示される回路は、入力クロックを所定分周比
で分周して分周クロックを生成する分周回路26と、分周
クロック及び を取込み、 の立上がりから分周クロックの所定周期だけ継続してＨ
値の禁止継続信号を出力するシフトレジスタ28と、 を所定時間だけ遅延させる遅延回路30と、遅延回路30か
ら出力される遅延された とシフトレジスタ28から出力される禁止継続信号とを取
込み、いずれかが継続している期間だけＨレベルとなる
出力初期化信号を生成出力する同期用フリップフロップ
32と、入力クロック及び同期用フリップフロップ32の出
力である出力初期化信号を取り込み、出力初期化信号の
継続時だけ入力クロックの出力を禁止して、Ｈ値の初期
クロックを出力する禁止回路34と、禁止回路34から供給
されるクロックを分相して多相クロックを発生させる分
相回路36と、を含んでいる。
で分周して分周クロックを生成する分周回路26と、分周
クロック及び を取込み、 の立上がりから分周クロックの所定周期だけ継続してＨ
値の禁止継続信号を出力するシフトレジスタ28と、 を所定時間だけ遅延させる遅延回路30と、遅延回路30か
ら出力される遅延された とシフトレジスタ28から出力される禁止継続信号とを取
込み、いずれかが継続している期間だけＨレベルとなる
出力初期化信号を生成出力する同期用フリップフロップ
32と、入力クロック及び同期用フリップフロップ32の出
力である出力初期化信号を取り込み、出力初期化信号の
継続時だけ入力クロックの出力を禁止して、Ｈ値の初期
クロックを出力する禁止回路34と、禁止回路34から供給
されるクロックを分相して多相クロックを発生させる分
相回路36と、を含んでいる。
また、リセットはパワーオンリセット回路38により生
成される。すなわち、このパワーオンリセット回路38
は、電源に接続された電源スイッチ40と、この電源スイ
ッチ40に直接接続された抵抗42及びコンデンサ44と、コ
ンデンサ44の一端に接続されたNOT46と、から構成され
ている。すなわち、電源スイッチ40がオンされ電源が抵
抗42及びコンデンサ44に接続されると、抵抗42の抵抗値
Ｒ及びコンデンサ44の容量値Ｃによって決定される時定
数でコンデンサ44が充電される。このコンデンサ44の充
電電圧は、NOT46に供給される。従って、電源スイッチ4
0のオン直後にはNOT46の出力値はＨレベルとなり、コン
デンサ44の充電電圧が所定値を超えるとNOT46から出力
される信号、すなわちリセットはＬレベルとなる。
成される。すなわち、このパワーオンリセット回路38
は、電源に接続された電源スイッチ40と、この電源スイ
ッチ40に直接接続された抵抗42及びコンデンサ44と、コ
ンデンサ44の一端に接続されたNOT46と、から構成され
ている。すなわち、電源スイッチ40がオンされ電源が抵
抗42及びコンデンサ44に接続されると、抵抗42の抵抗値
Ｒ及びコンデンサ44の容量値Ｃによって決定される時定
数でコンデンサ44が充電される。このコンデンサ44の充
電電圧は、NOT46に供給される。従って、電源スイッチ4
0のオン直後にはNOT46の出力値はＨレベルとなり、コン
デンサ44の充電電圧が所定値を超えるとNOT46から出力
される信号、すなわちリセットはＬレベルとなる。
更に第２図及び第３図には、それぞれ分周回路26及び
シフトレジスタ28の構成が示されている。
シフトレジスタ28の構成が示されている。
第２図において、分周回路26は、入力クロックを反転
するNOT48と、NOT48の出力を所定分周比で分周する様、
ＱとＤとが接続されたフリップフロップ50と、から構成
されている。従って、分周回路26のNOT48に入力クロッ
クが入力されると、フリップフロップ50のＱ端子からは
所定分周比（1/2）で分周されたクロックが出力される
こととなる。
するNOT48と、NOT48の出力を所定分周比で分周する様、
ＱとＤとが接続されたフリップフロップ50と、から構成
されている。従って、分周回路26のNOT48に入力クロッ
クが入力されると、フリップフロップ50のＱ端子からは
所定分周比（1/2）で分周されたクロックが出力される
こととなる。
第３図において、シフトレジスタ28は、フリップフロ
ップ52及び54が順次接続された構成であり、フリップフ
ロップ52のＤ端子は接地され、フリップフロップ52のＱ
端子とフリップフロップ54のＤ端子とが短絡されてい
る。また、クロックとして分周回路26から出力される分
周されたクロックが供給されており、更に がフリップフロップ52及び54のセット端子に入力されて
いる。
ップ52及び54が順次接続された構成であり、フリップフ
ロップ52のＤ端子は接地され、フリップフロップ52のＱ
端子とフリップフロップ54のＤ端子とが短絡されてい
る。また、クロックとして分周回路26から出力される分
周されたクロックが供給されており、更に がフリップフロップ52及び54のセット端子に入力されて
いる。
すなわち、シフトレジスタ28は、 が供給されるとＨ値の信号をフリップフロップ54のＱ端
子から出力し、 が消滅（すなわちＨレベルとなる）となった後も、分周
クロックのシフトレジスタの段数分だけその出力を継続
する。
子から出力し、 が消滅（すなわちＨレベルとなる）となった後も、分周
クロックのシフトレジスタの段数分だけその出力を継続
する。
また、分相回路36は、第５図に示される従来のSC回路
用クロック発生回路と同様の構成を有している。
用クロック発生回路と同様の構成を有している。
次に、本実施例の動作について説明する。
第１図において、電源スイッチ40がオンされると、前
述のようにＬ値の が生成される。この は、遅延回路30及びシフトレジスタ28に供給される。一
方で、入力クロックは、分周回路26において分周され
る。この実施例においては、第２図に示されるように分
周回路26が1/2の分周比を有しているため、分周回路26
から出力される分周クロックは入力クロックの２倍の周
期を有する信号となる。この分周クロックは、更にシフ
トレジスタ28に供給される。シフトレジスタ28は、Ｌ値
の が供給されると、Ｈ値の禁止継続信号を出力し、更にこ
の がＨ値に転じた後も、シフトレジスタの段数分だけＨ値
の禁止継続信号の出力を継続する。
述のようにＬ値の が生成される。この は、遅延回路30及びシフトレジスタ28に供給される。一
方で、入力クロックは、分周回路26において分周され
る。この実施例においては、第２図に示されるように分
周回路26が1/2の分周比を有しているため、分周回路26
から出力される分周クロックは入力クロックの２倍の周
期を有する信号となる。この分周クロックは、更にシフ
トレジスタ28に供給される。シフトレジスタ28は、Ｌ値
の が供給されると、Ｈ値の禁止継続信号を出力し、更にこ
の がＨ値に転じた後も、シフトレジスタの段数分だけＨ値
の禁止継続信号の出力を継続する。
遅延回路30により遅延された は、同期用フリップフロップ32のＳ端子に入力される。
一方で、シフトレジスタ28から出力される禁止継続信号
は、同期用フリップフロップ32のＲ端子に入力される。
従って、同期用フリップフロップ32は、遅延回路30を介
して供給される がＬ値の期間においてはＳ端子へのＬ値入力により、ま
た、この がＨ値に転じた後にはシフトレジスタ28から供給される
禁止継続信号がＨ値であることにより、Ｈ値の出力初期
化信号をＱ端子から出力する。
一方で、シフトレジスタ28から出力される禁止継続信号
は、同期用フリップフロップ32のＲ端子に入力される。
従って、同期用フリップフロップ32は、遅延回路30を介
して供給される がＬ値の期間においてはＳ端子へのＬ値入力により、ま
た、この がＨ値に転じた後にはシフトレジスタ28から供給される
禁止継続信号がＨ値であることにより、Ｈ値の出力初期
化信号をＱ端子から出力する。
この出力初期化信号は、禁止回路34に取込まれる。こ
の禁止回路34には、他に入力クロックが供給されてい
る。出力初期化信号がＨ値を取るときには、この出力初
期化信号により禁止回路34の出力は常にＨ値となる。一
方、出力初期化信号がＬ値の場合には、入力クロックが
そのまま禁止回路34から出力されることとなる。従っ
て、この実施例においては、電源スイッチ40がオンされ
た後、所定期間だけ禁止回路34からの出力がＨ値とな
り、その後に入力クロックが禁止回路34から出力される
こととなる。
の禁止回路34には、他に入力クロックが供給されてい
る。出力初期化信号がＨ値を取るときには、この出力初
期化信号により禁止回路34の出力は常にＨ値となる。一
方、出力初期化信号がＬ値の場合には、入力クロックが
そのまま禁止回路34から出力されることとなる。従っ
て、この実施例においては、電源スイッチ40がオンされ
た後、所定期間だけ禁止回路34からの出力がＨ値とな
り、その後に入力クロックが禁止回路34から出力される
こととなる。
そして、禁止回路34の出力は分相回路36に供給され、
多相のクロックの生成が行われる。
多相のクロックの生成が行われる。
従って、本実施例によれば、電源オン時における多相
クロックの値を所定値に設定することができ、SC回路の
動作を所定の状態から開始させることが可能になる。ま
た、 は第１図に示されるように簡易な構成で実現されるた
め、装置構成も簡易となる。
クロックの値を所定値に設定することができ、SC回路の
動作を所定の状態から開始させることが可能になる。ま
た、 は第１図に示されるように簡易な構成で実現されるた
め、装置構成も簡易となる。
また、分周回路26の分周比は所定値に設定可能であ
る。
る。
更に禁止継続信号の長さもシフトレジスタの段数で任
意に設定できる。
意に設定できる。
［発明の効果］ 以上説明したように、本発明によれば、SC回路に供給
する多相クロックの値を所定値に設定することができ、
SC回路の動作を所定の状態から開始させることが可能に
なる。また、必要最小限の制御線で構成できるので集積
回路中で使用する際に配線エリアを節約できる。
する多相クロックの値を所定値に設定することができ、
SC回路の動作を所定の状態から開始させることが可能に
なる。また、必要最小限の制御線で構成できるので集積
回路中で使用する際に配線エリアを節約できる。
第１図は、本発明の一実施例に係るスイッチドキャパシ
タ回路用クロック発生回路の構成を示すブロック図、 第２図は、この実施例における分周回路の構成を示す回
路図、 第３図は、この実施例におけるシフトレジスタの構成を
示す回路図、 第４図は、この実施の動作を示すタイミングチャート
図、 第５図は、従来におけるスイッチドキャパシタ用クロッ
ク発生回路の構成を示す回路図である。 26…分周回路 28…シフトレジスタ 32…同期用フリップフロップ 34…禁止回路 36…分相回路 φ1，φ2…出力クロック
タ回路用クロック発生回路の構成を示すブロック図、 第２図は、この実施例における分周回路の構成を示す回
路図、 第３図は、この実施例におけるシフトレジスタの構成を
示す回路図、 第４図は、この実施の動作を示すタイミングチャート
図、 第５図は、従来におけるスイッチドキャパシタ用クロッ
ク発生回路の構成を示す回路図である。 26…分周回路 28…シフトレジスタ 32…同期用フリップフロップ 34…禁止回路 36…分相回路 φ1，φ2…出力クロック
Claims (1)
- 【請求項１】入力クロックを分相して多相のクロックを
生成出力しスイッチドキャパシタ回路に供給する分相回
路を有するスイッチドキャパシタ回路用クロック発生回
路において、 入力クロックを分周して分周クロックを生成出力する分
周回路と、 電源投入に応じリセット信号を発生させるパワーオンリ
セット回路と、 リセット信号に応じて所定値の禁止継続信号を出力開始
し、リセット信号消滅後も分周クロックの所定周期だけ
継続して禁止継続信号を出力するシフトレジスタと、 リセット信号及び禁止継続信号を取り込み、少なくとも
そのいずれかが継続している期間だけ、出力初期化信号
を生成出力する同期用フリップフロップと、 少なくとも出力初期化信号が継続している期間だけ、入
力クロックの分相回路への入力を禁止し、分相回路に所
定値の初期クロックを出力させる禁止回路と、 を備え、 リセット信号の発生に応じて所定時間だけ初期化された
クロックをスイッチドキャパシタ回路に供給することを
特徴とするスイッチドキャパシタ回路用クロック発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058741A JP2865261B2 (ja) | 1990-03-09 | 1990-03-09 | スイッチドキャパシタ回路用クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058741A JP2865261B2 (ja) | 1990-03-09 | 1990-03-09 | スイッチドキャパシタ回路用クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03259612A JPH03259612A (ja) | 1991-11-19 |
| JP2865261B2 true JP2865261B2 (ja) | 1999-03-08 |
Family
ID=13092951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2058741A Expired - Fee Related JP2865261B2 (ja) | 1990-03-09 | 1990-03-09 | スイッチドキャパシタ回路用クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2865261B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63151207A (ja) * | 1986-12-16 | 1988-06-23 | Fujitsu Ltd | クロツクパルス制御回路 |
-
1990
- 1990-03-09 JP JP2058741A patent/JP2865261B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03259612A (ja) | 1991-11-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071218 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081218 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |