JP3759627B2 - ジッタ削減モジュール - Google Patents
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Description
自動テスト装置は、一般にはテスタとして知られており、電子産業において電子素子、半導体デバイス又はプリント回路ボード・アセンブリが製造上の欠陥を含むかどうかを判断するために広く用いられている。更に、テスタは、一般に、コンピュータ化された制御回路と、ドライバ及び受信機チャネルと、テスタ・ピンとから構成され、テスタ・ピンは、テスト対象デバイス(DUT:device under test)のノードをドライバ及び受信機チャネルに接続する。
典型的なテスト・セッションの間には、ドライバ・チャネルが、テスト信号をDUTに与え、受信機チャネルは、DUTがテスト信号に応答して生じる出力信号を検出する。そして、出力信号は、一般に、適切に機能しているデバイスであれば生じるであろうことが予測される予測応答信号と比較されることによって評価される。
テスタの重要な特徴は、正確に特定された時刻においてテスト信号を与え出力信号を検出することである。従って、テスタは、「エッジ(edge)」として知られているタイミング信号を発生するタイミング発生器を含むのが典型的である。例えば、第1の特定されたエッジによってドライバ・チャネルがテスト信号の提供を開始し、他方で、第2の特定されたエッジによってドライバ・チャネルがテスト信号の提供を停止することがあり得る。同様に、第3の特定されたエッジによって受信機チャネルが出力信号の検出を開始し、他方で、第4の特定されたエッジによって受信機チャネルが出力信号の検出を停止することがあり得る。
テスタの別の重要な特徴として、高速のデータ・レートでDUTをテストすることができる能力がある。これは、多くの場合に、DUTにおける故障やエラーは、DUTがその動作速度に到達する又は動作速度を超えるデータ・レートで動かされた場合にのみ検出することができるからである。
しかし、我々は、テスタのデータ・レートが増加するにつれて、エッジが生じる時刻を正確に特定することがより困難になることを見いだした。そうなる理由の1つは、時間経過と共に信号の位相を変動させることが一般的であるジッタ(jitter)が、データ・レートの上昇と共により顕著になるのが通常であるからである。そのようなジッタは、ほとんどのタイミング発生器によって用いられるテスト・システム・クロックに内在するものである。
テスト・システム・クロックにおけるジッタを削減する1つの方法は、フィルタリングによる方法である。特に、クロックの基本周波数に中心が合わせられたバンドパス・フィルタが、クロックのジッタ成分を減衰させるのに用いられてきた。しかし、バンドパス・フィルタは、クロックの高次の高調波も減衰させるのが一般的である。これは、ジッタ成分を十分に削減することができても、クロックの全体的な特性まで変化させてしまうことを意味する。例えば、高次の高調波が減衰されると、高い電圧レベルと低い電圧レベルとの間の移行領域におけるクロック信号の勾配が減少するのが典型的である。
ジッタを削減する別の方法は、位相ロック・ループを用いてクロックを再生(regenerate)させることである。位相ロック・ループは、電圧制御発振器と、ローパス・フィルタと、フィードバック回路とを含むのが典型的である。しかし、再生されたクロックにおけるジッタは、電圧制御発振器の品質に依存するのが通常である。これは、位相ロック・ループの設計を複雑化する、従って、テスタのコストを上昇させる傾向を有する。
従って、テスト・システム・クロックにおけるジッタの削減方法であって、電圧レベル、デューティ・サイクル及びクロックの全体的形状などのクロックの特性を変更しない方法を有することが望まれる。更に、安価であって実現が容易なジッタ削減方法を有することが望まれる。
発明の概要
以上のような背景を鑑み、テスタのテスト・システム・クロックのジッタ成分を削減することが、本発明の目的の1つである。
本発明の別の目的は、テスタにおけるテスト・システム・クロックのジッタの削減装置であって、安価であり実現が容易なものを提供することである。
以上の及びそれ以外の目的は、クロック入力とジッタの削減されたクロック出力を提供する第1のポートとを含むジッタ削減モジュールにおいて達成される。クロック入力と第1の出力との間には、第1の開放(open-circuited)同調スタブ(tuning stub)が接続されており、テスト・システム・クロックの基本周波数の整数倍すべてにおいて最大のゲインを提供するように同調されている。
好適実施例では、第1の開放(オープン回路)同調スタブは、テスト・システム・クロックの波長の2分の1と等しい電気的長さを有する。
別の実施例では、ジッタ削減モジュールは、ジッタ出力を提供する第2のポートと、クロック入力と第2の出力との間に接続された無線周波数(RF)変圧器とを含む。RF変圧器は、好ましくは、1:1の変成比とフェライト・ロッド・コアとを有する平衡不平衡変成器(バラン:balun)である。
更に別の実施例では、短絡(short-circuited)同調スタブが、RF変圧器と第2の出力との間に接続されている。短絡同調スタブは、好ましくは、テスト・システム・クロックの波長の2分の1に等しい電気的長さを有する。
更にまた別の実施例では、第2の開放同調スタブが、RF変圧器と第2の出力との間に接続されている。第2の開放同調スタブは、好ましくは、テスト・システム・クロックの波長の4分の1に等しい電気的長さを有する。
これ以外の目的及び効果は、以下の説明と図面とを考察することにより明らかになるであろう。
【図面の簡単な説明】
本発明は、以下の詳細な説明と次の図面とを参照することによって、よりよく理解することができる。
図1は、本発明によるジッタ削減モジュールを組み入れたテスタの部分的なブロック図である。
図2は、図1において用いられたジッタ削減モジュールのブロック図である。
図3は、ジッタ削減モジュールの別の実施例のブロック図である。
好適実施例の説明
図1は、テスタ(試験装置)100の部分的なブロック図を示す。テスタ100は、本発明によるジッタ削減(低減)モジュール104を組み入れている。
典型的なテストの構成では、テスト・エンジニアは、コンピュータ・ワークステーション103上でテスト・プログラムを開発する。テスト・プログラムは、一連のテスト・ベクトルを含むのが一般的である。テスト・エンジニアは、また、典型的には、コマンドをコンピュータ・ワークステーション103上で入力するが、これには、テストを開始させる又は動作パラメータを特定するコマンドが含まれる。特に、テスト・エンジニアは、テスト・システム・クロックの周波数を特定することがある。これは、後で、周波数発生器102によって発生され、従って、テスト・サイクルを特定するものである。テスト・システム・クロックの周波数は、典型的には、RF帯域、すなわち、20MHzから800MHzの範囲内にある。
更に、周波数発生器102は、テスト・システム・クロックに対する基準を提供する周波数基準装置(frequency reference)101と、ベクトル・シーケンサ105に結合されたジッタ削減モジュール104との両方に結合されている。ジッタ削減モジュール104については、後で詳細に説明する。
テスト・エンジニアは、次に、典型的には、コンピュータ・ワークステーション上で、テスト・プログラムをベクトル・シーケンサ105に含まれるメモリ110にロードするコマンドを入力する。例えば、特定のテスト・サイクルの間に、やはりベクトル・シーケンサ105に含まれているプロセッサ109が、テスト・ベクトルをメモリ110からシーケンシャルに読み出し、データ値、タイミング情報及びフォーマット情報をチャネル106に送る。示されているように、チャネル106は、テスタ100に含まれている複数のチャネルの1つにすぎない。更に、やはり複数のテスタ・ピンの1つであるテスタ・ピン107が、チャネル106をテスト対象デバイス(DUT)108のノードの1つに接続する。
データ値は、バイナリ・ディジット(2進数値)0及び1の論理値であるのが典型的であり、フォーマット情報は、データ値がDUT108のあるノードに与えられる又はそこで捕捉されるかどうかを示すのが一般的である。また、タイミング情報は、一般に、特定されたテスト・サイクルの開始時に対して、いつデータ値が与えられる又は捕捉されるのかを示す。従って、チャネル106は、テスト・データをDUT108に与えるか又はテスト・データに応答してDUT108が生じる出力データを捕捉する回路(図示せず)を含む。
テスタ100は、次に、捕捉された出力データを、典型的にはメモリ110に記憶されている予測データと比較する。この比較は、通常、一連のプログラムされたステップに応答するプロセッサ109を用いて、ソフトウェアによって実現される。捕捉された出力データが予測データと一致する場合には、テスタ100は、DUT108が正常に機能していることを指示するのが通常である。
周波数基準装置101、周波数発生器102、コンピュータ・ワークステーション103、ベクトル・シーケンサ105、チャネル106及びテスタ・ピン107は、通常のテスタに含まれている要素を表している。これらの要素それぞれの構成は、従って、この技術分野の当業者には公知である。これは、これらの要素の特定の実現態様は本発明にとって重要性をもたないことを意味する。
図2は、ジッタ削減モジュール104のある実施例のブロック図を示している。周波数発生器102は、ジッタ削減モジュール104にテスト・システム・クロックを線路113上に提供する。好適実施例では、線路113は、テスト・システム・クロックを搬送する中心信号導体と接地された外側導体とを有する同軸ケーブルである。
開放同調スタブ114もまた、好ましくは、同軸ケーブルであって、接地された外側導体と、線路113の中心信号導体と結合された中心信号導体とを有している。開放同調スタブ114は、好ましくは、テスト・システム・クロックの波長λCの2分の1に等しい電気的長さを有する。
示されている好適実施例では、線路113と開放同調スタブ114との両方が、特性インピーダンスZ0を有している。これによって、以下に示すインピーダンスとゲインとの計算が簡略化される。しかし、実際には、線路113と同調スタブ114とのそれぞれの特性インピーダンスは同じである必要はないことに注意すべきである。
ジッタ削減モジュール104の重要な長所は、電圧レベルや全体的な形状などのクロックの特性を実質的に変更することなく、テスト・システム・クロックにおけるジッタを削減することである。この理由は、ジッタ削減モジュール104のゲインが、テスト・システム・クロックの基本周波数とより高次の高調波とに対してほぼ1(unity)であることによる。
特に、開放同調スタブ114のインピーダンスは、周波数の関数として、次の式のように表すことができることが知られている。
Z114(f)=−j(Z0)cot[(2πf/fCλC)l114]
ただし、ここで、fCは、テスト・システム・クロックの基本周波数であり、l114は、開放同調スタブ114の電気的長さであって、この好適実施例ではλC/2に等しい。従って、次の式が得られる。
Z114(f)=−j(Z0)cot[(f/fC)π]
更に、ジッタ削減モジュール104の入力から出力へのゲインは、次の式によって表すことができる。
A=Z114(f)/[2Z114(f)+Z0]
この量は、ジッタ削減モジュール104のテスト・システム・クロック出力におけるゲインと称される。
このことから、周波数fがfC、2fC、3fCなどにそれぞれ近づくにつれて、Z114(f)、従ってAは、連続的な最大値に近づくことが導かれる。また、周波数fが(1/2)fC、(3/2)fC、(5/2)fCなどにそれぞれ近づくと、Z114(f)、従ってAは、ゼロ(0)に近づく。これは、最大のゲインが、テスト・システム・クロックの基本周波数と高次の高調波とに対して達成されることを意味している。更に、(1/2)fC、(3/2)fC、(5/2)fCなどに近づく周波数を有するノイズがジッタを構成するのが通常であるから、テスト・システムにおけるジッタ成分が削減されることになる。
図3は、ジッタ削減モジュール104の別の実施例のブロック図を示している。周波数発生器102が、再び、ジッタ削減モジュール104にテスト・システム・クロックを線路115上に提供する。この好適実施例では、線路115は、テスト・システム・クロックを搬送する中心信号導体と接地された外側導体とを有する同軸ケーブルである。
線路115上のテスト・システム・クロックは、RF変圧器119の一次コイルの一端に与えられる。RF変圧器は、一般に、伝送線路変圧器としても知られている。この好適実施例では、RF変圧器119は平衡不平衡変成器(バラン)であり、1:1の変成比とフェライト・ロッド・コアとを有することによって、この平衡不平衡変成器は線形になっている。1:1という変成比は、RF変圧器119の帯域幅を最大にするように選択されている。
線路116及び117は、これらもまたこの好適実施例における接地された外側導体を有する同軸ケーブルであるが、一次コイルの他端においてRF変圧器119と結合されている。線路116は、好ましくは、テスト・システム・クロックの波長λCの2分の1に等しい電気的長さを有する開放同調スタブである。更に、線路117は、テスト・システム・クロックにベクトル・シーケンサ105への削減されたジッタを提供する。
テスト・システム・クロックは、RF変圧器119の二次コイルにおいて誘導される。二次コイルの一端は接地され、他方で、二次コイルの他端は、ジッタ出力120を提供し、接地された外側導体を有する同軸ケーブルであるのがやはり好ましい線路118に結合されている。RF変圧器119は、ジッタ出力120を、線路116と、テスト・システム・クロックの信号経路の一部である線路115及び117とから電気的に分離する。
更に、線路115、116、117及び118は、それぞれが、ここに示されている好適実施例では特性インピーダンスZ0を有する。これによって、以下のインピーダンス及びゲインの計算が簡略化される。しかし、この出願に記載されている発明は、線路115、116、117及び118に対応する線路が任意の適切な特性インピーダンスを有するような実施例を含むことも意図されている。
ジッタ削減モジュール104は、線路116及び118の両方を、伝送線路115及び117のための同調スタブとして用いる。特に、開放同調スタブ、より特定的には線路116のインピーダンスは、周波数の関数として次の式のように表すことができることは既に述べた。
Z116,OPEN(f)=−j(Z0)cot[(2πf/fCλC)l116]
ただし、ここで、fCは、テスト・システム・クロックの基本周波数であり、l116は、線路116の電気的長さであって、好ましくはテスト・システム・クロックの波長λCの2分の1に等しい。従って、次の式が得られる。
Z116,OPEN(f)=−j(Z0)cot[(f/fC)π]
この好適実施例では、線路118は、短絡同調スタブである。短絡スタブ、より特定的には線路118のインピーダンスは、次のように表すことができる。
Z118,SHORT(f)=j(Z0)tan[(2πf/fCλC)l118]
更に、線路118は、好ましくは、λC/2に等しい電気的長さl118を有している。従って、次の式が得られる。
Z118,SHORT(f)=j(Z0)tan[(f/fC)π]
ジッタ削減モジュール104のテスト・システム・クロック出力におけるゲインは、次の式によって表すことができる。
AC=(Z0Z116+Z116Z118)/(Z0Z116+Z0Z118+2Z116Z118)
また、ジッタ出力120におけるゲインは、次の式によって表すことができる。
AJ=(Z0Z118+Z116Z118)/(Z0Z116+Z0Z118+2Z116Z118)
結果的に、周波数fがfC、2fC、3fCなどにそれぞれ近づくにつれて、Z116,OPEN(f)は連続的な最大値に近づき、Z118,SHORT(f)はゼロ(ヌル:null)に近づく。更に、周波数fが(1/2)fC、(3/2)fC、(5/2)fCなどにそれぞれ近づくと、Z116,OPEN(f)はゼロに近づき、Z118,SHORT(f)は連続的な最大値に近づく。
これは、テスト・システム・クロック出力におけるゲインが、テスト・システム・クロックの基本周波数と高次の高調波とであるfC、2fC、3fCなどのそれぞれの周波数においてほぼ1であることを意味している。また、ACは、通常ジッタを構成する(1/2)fC、(3/2)fC、(5/2)fCなどのそれぞれの周波数においてほぼゼロである。従って、線路117は、ジッタが削減されているテスト・システム・クロックをシーケンサ105(図1)に通過させる。
これは、また、ジッタ出力120におけるゲインAJは、(1/2)fC、(3/2)fC、(5/2)fCなどのそれぞれの周波数においてほぼ1であることを意味している。更に、AJは、fC、2fC、3fCなどのそれぞれの周波数においてほぼゼロである。従って、ジッタ出力120は、テスト・システム・クロックから導かれたほとんどすべてのジッタを提供する。
更に別の実施例では、線路118は、λC/4に等しい電気的長さを有する開放同調スタブである。従って、次の式が得られる。
Z118,OPEN(f)=−j(Z0)cot[(f/2fC)π]
結果として、fが(1/2)fC、(3/2)fC、(5/2)fCなどにそれぞれ近づくと、Z118,OPEN(f)は、非ゼロである。更に、周波数fがテスト・システム・クロックの基本周波数と奇数次の高調波であるfC、3fC、5fC、7fCなどに近づくにつれて、Z118,OPEN(f)はゼロに近づく。
以上の結果として、線路117は、電気的長さλC/2とインピーダンスZ118,SHORT(f)とを有する線路118を含む上述した好適実施例の場合よりも大きなジッタを有するテスト・システム・クロックを通過させる。しかし、この実施例は、いくつかのより低周波での応用例の場合に、ウェート(重量)が小さく信号損失が少ないという長所を有しうる。
ジッタ削減モジュール104の別の長所として、ジッタ出力120によって提供されるジッタをテスト・エンジニアが測定し解析できるという点がある。これは、線路117によって提供されるテスト・システム・クロックの質を評価する際に有用な場合がある。
以上で1つの実施例を説明したが、別の複数の実施例や修正も可能である。例えば、線路114、116及び118は、様々な応用例で最適なウェート、信号損失及びジッタ削減を達成するために、異なる電気的長さを用いて構成することもできる。
また、RF変圧器119の別の実施例を、テスト・システム・クロック出力である線路117とジッタ出力120との間の最適な分離を達成するために用いることができる。
更に、図2又は図3に示されているジッタ削減モジュール104の実施例は、位相ロック・ループを用いてテスト・システム・クロックを再生させる従来技術によるジッタ削減装置と組み合わせることができる。特に、ジッタ削減モジュール104を位相ロック・ループの出力に結合することにより、再生されたクロックに残存している可能性があるどのようなジッタでも更に削減することができる。
従って、本発明は、次に掲げる請求の範囲の精神と範囲とによってのみ限定されるべきである。
Claims (15)
- ジッタ削減モジュール(104)を含む自動テスト装置(100)であって、前記ジッタ削減モジュールは、テスト・システム・クロックを搬送する第1の伝送線路(117)を備えており、前記第1の伝送線路は一端が第1の同調スタブ(116)に接続され、前記第1の同調スタブは開放又は短絡終端を有している、自動テスト装置において、
前記ジッタ削減モジュールは、第2の伝送線路(115)と、第2の同調スタブ(118)と、RF変圧器(119)とを更に含み、
前記RF変圧器は、一次コイルと二次コイルとを含み、
前記第1の同調スタブに接続された前記第1の伝送線路の一端は、前記一次コイルの一端に接続され、
前記第2の伝送線路の一端は、前記一次コイルの他端に接続され、
前記第2の同調スタブは、前記二次コイルに接続されていることを特徴とする自動テスト装置。 - 前記RF変圧器が1:1の平衡不平衡変成器である、請求項1記載の自動テスト装置。
- 前記第1の同調スタブが開放終端を有する同軸ケーブルである、請求項1記載の自動テスト装置。
- 前記第1の同調スタブが前記テスト・システム・クロックの波長の2分の1と等しい電気的長さを有する、請求項3記載の自動テスト装置。
- 前記第2の同調スタブが短絡終端を有する同軸ケーブルである、請求項1記載の自動テスト装置。
- 前記第2の同調スタブが前記テスト・システム・クロックの波長の2分の1と等しい電気的長さを有する、請求項5記載の自動テスト装置。
- 前記第2の同調スタブが開放終端を有する同軸ケーブルである、請求項1記載の自動テスト装置。
- 前記第2の同調スタブが前記テスト・システム・クロックの波長の4分の1と等しい電気的長さを有する、請求項7記載の自動テスト装置。
- クロック・ジッタ削減モジュール(104)であって、
(a)クロック信号を入力する第1の同軸ケーブル(115)と、
(b)一次コイルと二次コイルとを有するRF変圧器であって、前記一次コイルの一端が前記第1の同軸ケーブルに結合されている、RF変圧器(119)と、
(c)前記一次コイルの他端に結合されており、削減されたジッタを有するクロック信号を出力する第2の同軸ケーブル(117)と、
(d)前記一次コイルの前記他端に結合された開放終端を有する第3の同軸ケーブル(116)と、
(e)前記二次コイルに結合された第4の同軸ケーブル(118)と、
から構成される、クロック・ジッタ削減モジュール。 - 前記RF変圧器が1:1の平衡不平衡変成器である、請求項9記載のクロック・ジッタ削減モジュール。
- 前記第3の同軸ケーブルが前記クロック信号の波長の2分の1と等しい電気的長さを有する、請求項9記載のクロック・ジッタ削減モジュール。
- 前記第4の同軸ケーブルが短絡終端を有する、請求項9記載のクロック・ジッタ削減モジュール。
- 前記第4の同軸ケーブルが前記クロック信号の波長の2分の1と等しい電気的長さを有する、請求項12記載のクロック・ジッタ削減モジュール。
- 前記第4の同軸ケーブルが開放終端を有している、請求項9記載のクロック・ジッタ削減モジュール。
- 前記第4の同軸ケーブルが前記クロック信号の波長の4分の1と等しい電気的長さを有する、請求項14記載のクロック・ジッタ削減モジュール。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/US1997/010753 WO1998059294A1 (en) | 1997-06-23 | 1997-06-23 | Jitter reduction module |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002505748A JP2002505748A (ja) | 2002-02-19 |
JP3759627B2 true JP3759627B2 (ja) | 2006-03-29 |
Family
ID=22261125
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP50434799A Expired - Lifetime JP3759627B2 (ja) | 1997-06-23 | 1997-06-23 | ジッタ削減モジュール |
Country Status (5)
Country | Link |
---|---|
EP (1) | EP0991996B1 (ja) |
JP (1) | JP3759627B2 (ja) |
KR (1) | KR100423679B1 (ja) |
DE (1) | DE69711459T2 (ja) |
WO (1) | WO1998059294A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6867659B2 (en) * | 2003-04-22 | 2005-03-15 | Lucent Technologies Inc. | Method and apparatus for filtering a clock signal |
KR100941088B1 (ko) * | 2007-12-11 | 2010-02-10 | 한국과학기술원 | 근단 혼선을 이용한 반도체 장치, 반도체 장치의 제조방법, 반도체 장치의 구동 방법 및 통신 시스템 |
CN103018637B (zh) * | 2012-12-13 | 2015-08-05 | 广州供电局有限公司 | 输电线路行波测量减噪装置和减噪方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SE8500790L (sv) * | 1985-02-19 | 1986-08-20 | Rune Persson | Anordning for formande och genererande av elektriska pulser jemte anvendning for anordningen |
JP3505011B2 (ja) * | 1995-06-22 | 2004-03-08 | 株式会社アドバンテスト | 高精度信号発生回路 |
-
1997
- 1997-06-23 WO PCT/US1997/010753 patent/WO1998059294A1/en active IP Right Grant
- 1997-06-23 JP JP50434799A patent/JP3759627B2/ja not_active Expired - Lifetime
- 1997-06-23 KR KR10-1999-7012158A patent/KR100423679B1/ko not_active IP Right Cessation
- 1997-06-23 EP EP97930174A patent/EP0991996B1/en not_active Expired - Lifetime
- 1997-06-23 DE DE69711459T patent/DE69711459T2/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR20010014108A (ko) | 2001-02-26 |
EP0991996A1 (en) | 2000-04-12 |
KR100423679B1 (ko) | 2004-03-19 |
DE69711459D1 (en) | 2002-05-02 |
WO1998059294A1 (en) | 1998-12-30 |
JP2002505748A (ja) | 2002-02-19 |
EP0991996B1 (en) | 2002-03-27 |
DE69711459T2 (de) | 2002-11-21 |
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Legal Events
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A621 | Written request for application examination |
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TRDD | Decision of grant or rejection written | ||
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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