CN113740707A

CN113740707A - 芯片接口模块的环回测试电路

Info

Publication number: CN113740707A
Application number: CN202110959849.1A
Authority: CN
Inventors: 李军求; 罗军; 唐锐; 王小强; 罗幸军
Original assignee: China Electronic Product Reliability and Environmental Testing Research Institute
Current assignee: China Electronic Product Reliability and Environmental Testing Research Institute
Priority date: 2021-08-20
Filing date: 2021-08-20
Publication date: 2021-12-03

Abstract

本申请提供了一种芯片接口模块的环回测试电路，采用体积较小的磁珠单元与外部测试仪器相连，其数量的增加不会使得测试板的体积过于庞大，因而，其在高速多接口的芯片测试中应用时，不会出现因明显增加测试的传输距离而带来的抖动和电学间断问题，可适应于高速多接口的芯片测试。此外，由于磁珠单元其在被测信号的频率范围内处于高阻性区，因而在环回测试过程中，不仅可以有效过滤高频信号，还可以消耗高频信号感应耦合的能量，可确保被测信号的完整性，测试结果可靠不失真。

Description

芯片接口模块的环回测试电路

技术领域

本发明涉及芯片接口测试技术领域，特别是涉及一种芯片接口模块的环回测试电路。

背景技术

随着电子技术的飞速发展，集成电路芯片朝着功能性更多，集成度更高的方向发展。集成电路芯片实现各种功能，需要大量的控制接口来与其他设备或者芯片连接，同时，为了保证芯片功能性的完整与正常，需要对芯片内各模块进行验证分析。

当前，芯片的开发和测试经常用到一种环回测试方法来确定发射器、接收器和内部互联逻辑之间是否正常工作。环回测试(loopback test)是指从通讯设备发出的信号又返回(环回)到原处，它是决定设备是否正常运行或是确定网络中失效节点的一种测试方式。环回测试又分为软件环回测试和硬件环回测试，其中硬件环回测试是采用环回测试电路来将被测模块的收发端直接连结在一起，让被测模块接受自己发出的信号来判断通路中是否存在断电和故障，通过检查和分析接收数据与发送数据之间的差异，从而定位具体的故障点，大大加快了检测的效率。

现有环回测试中，多数采用有源的继电器-电容环回测试电路。但随着集成电路芯片引脚数量的增多，需要大量的环回测试电路，而继电器的体积较大，大量的继电器会导致环回测试板卡的体积过于庞大，且还会使得环回测试电路的传输路径变长，进而引起信号抖动现象，会给测试结果带来不利影响。因此，常规的继电器-电容自环电路已经无法满足高集成度芯片接口环回测试的需求。

发明内容

基于此，本申请提供了一种芯片接口模块的环回测试电路，以解决现有的环回测试电路不适应于现有的高速多接口的芯片测试的问题。

为此，本申请提供了一种芯片接口模块的环回测试电路，包括：

用于与芯片接口模块的发送端子相连的第一内部测试端子，以及用于与所述芯片接口模块的接收端子相连的第二内部测试端子；

用于与外部测试仪器的第一直流测试端子相连的第一外部测试端子；

连接在所述第一内部测试端子和所述第二内部测试端子之间直流分量衰减器件；

连接在所述第一内部测试端子和所述第一外部测试端子之间的第一磁珠单元。

在一些实施例中，所述第一磁珠单元在第一频率范围内的阻抗大于预设阻抗，所述第一频率范围大于或等于被所述环回测试电路进行测试的被测信号的频率范围。

在一些实施例中，所述第一磁珠单元包括第一磁珠；

所述第一磁珠的第一端与所述第一内部测试端子相连，第二端与所述第二内部测试端子相连；

所述第一磁珠在所述第一频率范围的内阻抗大于第一预设阻抗。

在一些实施例中，所述第一磁珠单元包括串联连接的第二磁珠和第三磁珠；

所述第二磁珠在第二频率范围内大于第二预设阻抗，所述第三磁珠在第三频率范围内大于所述第三预设阻抗；

所述第一频率范围为所述第二频率范围和第三频率范围之和。

在一些实施例中，所述的环回测试电路还包括：

与所述外部测试仪器的第二直流测试端子相连的第二外部测试端子

连接在所述第二内部测试端子和所述第二外部测试端子之间的第二磁珠单元。

在一些实施例中，所述第二磁珠单元与所述第一磁珠单元的结构相同。

在一些实施例中，所述直流分量衰减器包括电容，所述电容的第一端与所述第一内部测试端子相连，第二端与所述第二内部测试端子相连。

在一些实施例中，所述电容为0402封装电容。

在一些实施例中，所述电容的容值为预设容值，使得在采用所述环回测试电路对所述芯片接口模块进行环回测试期间，所述电容造成的码型相关抖动不超过被测信号单位周期的5％。

在一些实施例中，所述预设容值的范围为75nF至200nF。

在本申请提供的环回测试电路中，由于磁珠体积相比传统的继电器体积而言明显较小，其数量的增加不会使得测试板的体积过于庞大，因而，其在高速多接口的芯片测试中应用时，不会出现因明显增加测试的传输距离而带来的抖动和电学间断问题，可适应于高速多接口的芯片测试。此外，采用磁珠单元作为外部测试的信号选择单元，由于磁珠单元其在被测信号的频率范围内处于高阻性区，因而在环回测试过程中，不仅可以有效过滤高频信号，还可以消耗高频信号感应耦合的能量，可确保证被测信号的完整性，测试结果可靠不失真，

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为依据本申请第一实施例的芯片接口模块的环回测试电路结构示意图；

图2为磁珠的频率-阻抗曲线示意图；

图3为依据本申请第二实施例的芯片接口模块的环回测试电路结构示意图；

图4为依据本申请第三实施例的芯片接口模块的环回测试电路结构示意图。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一电阻称为第二电阻，且类似地，可将第二电阻称为第一电阻。第一电阻和第二电阻两者都是电阻，但其不是同一电阻。

可以理解，以下实施例中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。

由于继电器-电容式环回测试电路不适应于高速且集成度高的芯片接口测试，现阶段在高速接口测试应用中，一般采用体积相对较小的无源电感-电容式环回测试电路。由于电感的体积相比继电器而言小很多，其可以满足多接口芯片的测试需求，基于其开发的测板具有更广泛的适配度。因此，现阶段在接口数量相对少的芯片测试中，一般采用继电器-电容环回测试电路进行环回测试，而在接口数量较多的芯片测试中，则多采用电感-电容环回电路进行环回测试。

然而，本申请发明人在采用电感-电容环回电路对高速多接口芯片进行环回测试时，发现测试结果会存在一定的失真，于是本申请发明人对此进行了以下分析：

在电感-电容构成的环回测试电路中，电感与电容对交流信号的相应是不相同的。对于电感L而言，其电压

则当流过电感L的是正弦波电流时，i＝Ipsinωt(Ip为正弦波的幅值)，则电感上的电压u＝ωLIsin(ωt+π/2)。显然，对于交流电感电路而言，其电流相位角滞后电压90度。而对于电容C而言，其电容值等于电量Q与电压U之比，也即：C＝Q/U，而电量Q＝i*t，因此

在交流电压信号下，设电压u＝Usinωt带入上式，得到i＝ωCUsin(ωt+π/2)。因此，相比交流电感电路而言，在交流电容电路中，电压相位角滞后电流90度。由电感与电容对交流信号的频率响应分析可知，二者的交流响应的不相同的，而由于二者又都是储能元件，那么在用电感-电容环回测试电路进行环回测试的过程中，二者会产生能量交换。当电感中的存储的能量得不到很好的释放时，持续积累的存储能量会对对测试结果造成失真，因而无法保证测试信号的完整性，造成了测量偏差。

本申请发明人对于上述在测试过程中发现的问题进行上述分析后，为了能解决在高速多接口芯片的环回测试过程中，测试板的体积不过于庞大且测试结果几乎不失真的问题，而提供了一种基于磁珠的环回测试电路。

参考图1所示，其为依据本申请第一实施例的芯片接口模块的环回测试电路结构示意图，环回测试电路1在测试时连接在芯片接口模块2和外部测试仪器3之间。在第一实施例中，环回测试电路1主要包括：用于与芯片接口模块的发送端子TX相连的第一内部测试端子a1、用于芯片接口模块的发送端子RX相连的第二内部测试端子a2、用于与外部测试仪器的第一直流测试端子DC1相连的第一外部测试端子d1、用于与外部测试仪器的第二直流测试端子DC2相连的第二外部测试端子d2、直流分量衰减单元11、第一磁珠单元12，还进一步包括第二磁珠单元13。

直流分量衰减单元11连接在第一内部测试端和a1和第二内部测试端子a2之间，第一磁珠单元12连接在第一内部测试端子a1和第一外部测试端子d1之间，而第二磁珠单元12连接在第二内部测试端子a2与第二外部测试端子d2之间。具体的，环回测试电路11中还包括第一发送信号线和第一接收信号线，以及第二发送信号线和第二接收信号线，其中，第一发送信号线的一端为第一内部测试端子a1,另一端与第一磁珠单元的第一端相连；第一磁珠单元的第二端与第二发送信号线的第一端相连，第二发送信号线的第二端为第一外部测试端子d1；而第一接收信号线的第一端为第二内部测试端子，第二端与第二磁珠单元的第一端相连；第二磁珠单元的第二端与第二接收信号线的第一端相连，第二接收信号线的第二端为第二外部测试端子d1。直流分量衰减单元11连接在第一发送信号线和第一接收信号线之间，用于将由芯片接口模块的发送端TX发出的被测信号的直流成分给过滤掉，以衰减被测信号中的直流分量，然后再将主要为交流分量的被测信号通过第一接收信号线传输至芯片接口模块的接收端子RX，再芯片接口模块所在的芯片内部将RX端所接收的信号与发送的信号进行比较，以分析当前被测试的信号是否正确。显然，芯片接口模块的发送端TX与接收端RX之间通过直流分量衰减单元进行连接，以进行内部交流测试。而芯片接口模块的发送端TX发送的被信号的交流成分被第一磁珠单元衰减后，由经第二发送信号线传输至外部测试仪器的第一直流测试端DC1，以通过外部测试仪器来进行直流测试。

同样，为了衰减掉由芯片接口模块向第二外部测试端子d2发送信号的直流分量，第一实施例提供的环回测试电路1在第二内部测试端子a1和第二外部测试端子之间还设置有第二磁珠单元13,以通过外部测试仪器的第二直流测试端DC2来测试接收端RX的接收信号的直流量。

此外，这里需要说明的是，在本申请中，为了便于描述，芯片接口模块中仅示意了一个发送信号端子TX和第一个接收信号端子RX，而实际情况是，本申请提供的环回测试电路适用于包括多个发送信号端子和对应的接收信号端子的芯片接口测试，每一个发送信号端子和对应的接收信号端子都匹配一个图1中所示的环回测试电路。

为了使上述磁珠单元中在进行环回测试过程中可以消耗掉高频感应信号耦合的能量，我们先需要对磁珠的频率-阻抗特性进行分析，如图2所示，其为磁珠的频率-阻抗曲线示意图，磁珠的阻抗会随频率的变化而变化，其在频率交低时主要体现出感性，如图2中，频率在0-fa的范围内，磁珠处于感性区，即此频段范围内磁珠相当于电感。当频率在fa-fb范围内时，磁珠处于高阻性区，在这个频率范围内，磁珠由于具有高阻性从而可消耗该频率范围内信号感应耦合的能量，当频率更高时，如大于fb范围时，磁珠处于容性区，其主要器电容的作用。

因此，在环回测试电路中，我们通过将第一磁珠单元12在第一频率范围内的的阻抗大于预设阻抗，即磁珠工作的高阻性区，从而可以更好的解决测试结果失真的问题。这里的第一频率要根据被测信号的频率范围来确定，即第一磁珠单元12的阻抗大于预设阻抗对应的第一频率范围要大于被测信号的频率范围，这样在进行测试时，第一磁珠单元12的阻抗大于其最大阻抗的50％，即第一磁珠单元12在被测信号的频率范围内均处于高阻性区(高阻抗区)，该区的阻抗大于预设阻抗(最大阻抗的50％)。同样，对应第二磁珠单元13而言在进行环回测试过程中，其也处于高阻性区，即其在上述第一频率范围内的阻抗大于预设阻抗。这里的第一频率如图2中的高阻性区对应的频率范围fa-fb。

在第一实施例中，磁珠单元除了能过滤掉被测信号中的交流分量外，由于其在被测信号的频率范围内处于高阻性区，因而在环回测试过程中，不仅可以有效过滤高频信号，还可以消耗高频信号感应耦合的能量，而不会像电感那样存储能量，可确保证被测信号的完整性，测试结果可靠不失真。且由于磁珠体积相比传统的继电器体积而言明显较小，其数量的增加不会使得测试板的体积过于庞大，因而，其在高速多接口的芯片测试中应用时，不会出现因明显增加测试的传输距离而带来的抖动和电学间断问题。

图3为依据本申请第二实施例提供的环回测试电路，在第二实施例中，直流分量衰减单元11为一个电容，电容的第一端与第一内部测试端子a1相连，电容的第二端与第二内部测试端子a2相连，即电容连接在第一发送信号线和第一接收信号线之间。通过该电容来过滤掉被测信号中的直流分量，该电容的容值为预设容值。其中，该预设容值根据芯片接口模块内部的发送端TX所在的发送信号电路和接收端RX端所在接收信号电路的耐压性能决定，以避免该电容上的电压差引起该发送信号电路和接收信号电路的永久损坏。此外，该预设容值还需根据该电容在进行环回测试时所需要的高通滤波性能和其可能造成的PDJ抖动决定，选取合适的预设容值，使得该电容在具备对上述被测信号进行高通滤波性能的同时还不会带来超过被测信号单位周期5％以上的码型相关抖动，且同时还不会造成发送信号电路和接收信号电路的损坏。此外还对该电容容值的设定还需要使该环回测试电路在低频与高频阶段都适用，因此在本申请第一实施例中，将该电容的预设容值的范围设定为75nF-200nF。这里的低频是指小于13.56MHz以下的频率，而高频为频率大于13.56MHz的频率。此外，为了进一步降低环回测试电路所在的测试板的体积，该电容采用小尺寸的贴片式封装。在本实施例中，该用于使被测信号的直流分量衰减的电容的封装为0402封装，即电容的封装尺寸为长0.04英尺左右，宽为0.02英尺左右的封装。

继续参考图3所示，在第二实施例中，第一磁珠单元12与第二磁珠单元13均包括一个磁珠A(第一磁珠)，即二者均为一级磁珠构成的磁珠单元。在第一磁珠单元12中，磁珠A的第一端与第一内部测试端子c1相连，第二端与第一外部测试端子d1相连，第二磁珠单元13中，磁珠S、A的第一端与第二内部测试端子c2相连，第二端与第二外部测试端子d2相连。为了使第一磁珠单元12和第二磁珠单元13中的磁珠A在具有过滤交流分量的同时还具有消耗高频信号感应耦合能量的性能，磁珠A在上述第一频率范围内的阻抗要大于预设阻抗，即磁珠A在被测信号的频率范围内，其阻抗要大于最大阻抗的50％而处于高阻性区。

在第二实施例中，直流分量衰减单元11中仅包括了一个电容，而在其它实施例中，为了确保最终被传输至接收端RX的被测信号的直流分量仅可能的被衰减掉，可以采用多级电容串联的方式来构成直流分量衰减单元11，或者采用其它具有直流衰减功能的器件构成。

图4为依据本申请第三实施例提供的环回测试电路，在第三实施例中的环回测试电路与第二实施例中的不同之处在于，第一磁珠单元12和第二磁珠单元13均为两级磁珠单元，及二者均由磁珠A(第二磁珠)和磁珠B(第三磁珠)串联而成。由于第二磁珠单元13与第一磁珠单元12的结构和参数相同，再此经对第一磁珠单元12进行描述说明。在第一磁珠单元12中，磁珠A在第二频率范围内的阻抗大于预设第二预设阻抗，即磁珠A在第二频率范围内处于高阻性区，而磁珠B在第三频率范围内的阻抗大于预设第三预设阻抗，即磁珠B在第二频率范围内处于高阻性区。这里的第二预设阻抗和第三预设阻抗分别为各自对应的最大阻抗的50％。在磁珠单元(第一磁珠单元或第二磁珠单元)包括多个磁珠串联时，各个串联磁珠的阻抗大于各自最大阻抗的50％对应的频率范围之和要大于被测信号的频率范围。因此，磁珠单元中各个磁珠串联，则在第一频率范围内的阻抗为磁珠单元中各个磁珠的串联阻抗的值。

通过两级磁珠的串联，可以进一步提高环回测试电路1的适用度。例如当被测信号的频率范围非常宽时，采用一级磁珠，很难满足在被测信号的频率范围内磁珠均处于高阻性区，但这里采用两级磁珠后，磁珠单元的高阻性区对应的频率范围实际上为第二频率范围与第三频率范围之和，这里的第二频率范围与第一频率范围之和即对应第一磁珠单元12的第一频率范围。因此只要保证第二频率范围与第三频率范围之和大于被测信号的频率范围即。

本申请发明人还将采用电感-电容的环回测试电路与采用本申请提供的基于磁珠的环回测试电路进行对比。例申请人在一款最高速率为6.25Gb/s的高速RapidIO交换芯片测试中分别采用的了现有的电感-电容环回测试电路和基于磁珠的环回测试电路进行环回测试，其中需要测试的信号的频率为1.25Gb/s，2.5Gb/s，3.125Gb/s，5Gb/s及6.25Gb/s。当选用电感-电容的环回测试电路时(采用PRBS31码流)，在一批(200只)芯片测试中，有30％的芯片发现在3.125Gb/s或6.25Gb/s两个频点环回测试难以通过，表现为环回测试数据接收端错误位较多，且测试稳定后仍无法正确接收全部码流，反复调试修改接口配置参数并或更换其它的电感后重新测试，但仍不能存在上述问题。本申请的发明人也是基于电感-电容环回测试电路存在的这些问题对其进行了本申请前述部分描述的分析，发现是因为电感在测试过程中储能而造成的。因而采用了能在一定频率范围内具有高阻特性且具有交流滤波性能的磁珠来构成磁珠-电容环回测试电路，并重新设计制作测试板，对该批芯片进行测试，最终该批芯片在1.25Gb/s，2.5Gb/s，3.125Gb/s，5Gb/s及6.25Gb/s所有频点在进行几次调试后都得以稳定通过。显然，磁珠-电容环回测试电路在具有小尺寸的同时，还可以避免测试过程中的储能现象而引起测试结果失真的问题。

在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims

1.一种芯片接口模块的环回测试电路，包括：

连接在所述第一内部测试端子和所述第二内部测试端子之间的直流分量衰减器件；

2.根据权利要求1所述的环回测试电路，其特征在于，所述第一磁珠单元在第一频率范围内的阻抗大于预设阻抗，所述第一频率范围大于或等于被所述环回测试电路进行测试的被测信号的频率范围。

3.根据权利要求2所述的环回测试电路，其特征在于，所述第一磁珠单元包括第一磁珠；

4.根据权利要求2所述的环回测试电路，其特征在于，所述第一磁珠单元包括串联连接的第二磁珠和第三磁珠；

5.根据权利要求1所述的环回测试电路，其特征在于，还包括：

所述外部测试仪器的第二直流测试端子相连的第二外部测试端子

6.根据权利要求5所述的环回测试电路，其特征在于，所述第二磁珠单元与所述第一磁珠单元的结构相同。

7.根据权利要求1所述的环回测试电路，其特征在于，所述直流分量衰减器包括电容，所述电容的第一端与所述第一内部测试端子相连，第二端与所述第二内部测试端子相连。

8.根据权利要求7所述的环回测试电路，其特征在于，所述电容为0402封装电容。

9.根据权利要求7所述的环回测试电路，其特征在于，所述电容的容值为预设容值，使得在采用所述环回测试电路对所述芯片接口模块进行环回测试期间，所述电容造成的码型相关抖动不超过被测信号单位周期的5％。

10.根据权利要求9所述的环回测试电路，其特征在于，所述预设容值的范围为75nF至200nF。