JPS5828981B2 - Ｃｍｉエンコ−ダ - Google Patents

Description

【発明の詳細な説明】 本発明はノン・リターン・ゼロ形式のバイナリ入力信号
をＣＭＩコードに変換するＣＭＩエンコーダに関する。

ＣＭＩ （Ｃｏｄｅ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ）
コードは、１９７４年２月にＣ，Ｃ，１，Ｔ、Ｔ、（国
際電信電話諮問委員会）へ提出された文献第１４ （Ｃ
ｏｎｔｒ−ｉｂｕｔｉｏｎ Ｎｒ、１４ ） 「１００
Ｍビット／秒以上の動作速度を有する装置間インターフ
ェイス・コード（Ａｎ Ｅｑｕｉｐｍｅｎｔ Ｉｎｔ
ｅｒｆａｃｅ Ｃｏｄｅｆｏｒ Ｏｐｅｒａｔｉｎｇ
Ｒａｔｅｓ Ａｂｏｖｅ １００Ｍｂｉ ｔｓ／ｓｅｅ
） Ｊによりはじめて紹介された。

即ちＣＭＩコードは、デジタル通信端局（例えば電話局
）同志の二屯間における二点間においてバイナリ情報を
転送するためのインターフェイス・コードである。

一般に、同一局内の装置間（例えばＰＣＭマルチプレク
サ間）におけるバイナリ情報の伝送には、同期タイミン
グ情報を含んだ信号を一方の送信装置から他方の受信装
置に伝送しなければならない。

そしてこの信号は、ＤＣ結合されていない同軸ケーブル
内を伝送されなければならない。

そこでＣＭＩコードには直流成分が含まれていないため
、インターフェース・コードとして有用である。

ＣＭＩコードとは、ＮＲＺ（ノンリターン・ゼロ）形式
の入力信号が「Ｏ」のときＣＬＯＣＫ信号（ｒＯＪｒｌ
Ｊ又はｒｌＪｒｏｌ）に等しくなり、該入力信号が「１
」のとき「１」「１」及び「０」「０」が交互にあられ
れる信号である。

第１図はＮＲＺ形式の入力信号とＣＬＯＣＫ信号、ＣＭ
Ｉコードとの関係を説明したタイミング図である。

図示された期間Ｔ１〜Ｔ３において、入力信号データが
「０」のときＣＭＩコードは各期間とも「Ｏ」「１」と
なっている。

ところが期間Ｔ４において入力信号データが「１」のと
き、ＣＭＩコードはｒｌ、、Ｊｒｌ」となる。

ところが次の期間Ｔ、〜Ｔ６において、入力信号データ
は共に「１」であるにもかかわらず、ＣＭＩコードはｌ
０ｊｒＯＪ及びｒｊｌｒｌＪとなっている。

以上の期間Ｔ４〜Ｔ６に見られる如く、入力信号デー掲
が「１」のときＣＭＩコードには１１ｊｒｌ」とｒＯＪ
ｒＯｊが交互に現われてくる。

期間Ｔ７に至ると入力信号データは「Ｏ」であるため、
ＣＭＩコードは再びｒＯｊｒｌｌとなる。

その後期間Ｔ８において入力信号データは「１」となる
が、期間Ｔ６においてＣＭＩコードが「１」「１」であ
ったため、当該ＣＭＩコードは「０」「０」となる。

期間Ｔ、ｌこおいて入力信号データは再び「０」である
ため、ＣＭＩコードはｒｏｊｒｌｊとなる。

期間ＴＩＯ及びＴ１１において入力信号データは共に１
１」であるため、ＣＭＩコードは「１」「１」及び「Ｏ
」「０」となる。

以上の説明から明らかな如く、ＣＭＩコードにおけるロ
ーレベル持続時間の総計は、ハイレベル持続時間の総計
と等しくなる。

またＣ■Ｉコードは、連続するゼロ・レベルを３個以内
におさえることができる。

Ｃ，Ｃ，１，Ｔ、Ｔ、に提起された上記文献にはＣＭＩ
コード発生回路が示されているが、その出力信号には論
理レベル読み誤りの原因となるグリッチが含まれると共
に、クロック信号の再生（ｖｅｃｏｖｅｒｙ）に悪影響
を与えるパルス幅の狭小化という現象を見出すことがで
きる。

よって本発明の目的は、上記欠点を排しＮＲＺ形式のバ
イナリ入力信号をＣＭＩコードに変換する新規なＣＭＩ
エンコーダを提供せんとするものである。

以下図面を用いて本発明を詳述する。

第２図は本発明の一実施例１こよるＣＭＩエンコーダの
詳細回路図である。

図に示すＣＭＩエンコーダにはクロック信号チャネル、
第１信号チャネル、第２信号チャネルが含まれている。

前記クロック信号チャネルはクロック信号ＣＬを導入す
るＯＲゲートＧ１、ＯＲゲートＧ１の反転出力信号を導
入する遅延線路り。

、遅延線路り。の出力信号を導入するＯＲゲートＧ２か
ら戊っている。

第１信号チャネルはクロック信号ＣＬを導入するＯＲゲ
ートＧ３、ＮＲＺ（ノン・リターン・ゼロ）入力信号及
びＯＲアゲ−−０３の反転出力信号をそれぞれＤ端子及
びＤ端子に導入する遅延型フリップ・フロップ（以下Ｆ
Ｆと示す）１、ＦＦＩの非反転出力信号Ｂ及び０Ｒ７７
’−１−０１の非反転出力信号とがそれぞれＤ端子及び
Ｃ端子に導入されるＦＦ２ 、ＦＦ２の反転出力信号及
びＦＦ３の非反転出力信号を導入するＮＯＲゲートＧ４
、ＦＦ２の非反転出力信号及びＦＦ３の反転出力信号を
導入するＮＯＲゲートＧ６、ＮＯＲゲートＧ４及びＧ６
の出力信号を導入するＯＲアゲ−−０５、ＯＲゲートＧ
５の出力信号及びＯＲゲートＧ３の非反転出力信号がそ
れぞれＤ端子及びＣ端子に導入されるＦＦ３、ＦＦ３の
反転出力信号を導入するＯＲアゲ−−０７を含んでいる
。

第２信号チャネルはＦＦ１の反転出力信号及びＯＲゲー
トＧ３の反転出力信号がそれぞれＤ端子及びＣ端子ｌこ
導入されるＦＦ４ 、ＦＦ４の非反転出力信号Ｅを導入
する前記ＯＲゲートＧ７を含んでいる。

ＯＲゲートＧ２の非反転出力信号及び反転出力信号はそ
れぞれＮＯＲゲートＧ８及びＧ９の一力の入力端子に導
入されている。

ＯＲゲートＧ７の反転出力信号Ｆ及び非反転出力信号Ｆ
はそれぞれ前記ＮＯＲゲー）Ｇ８及びＧ９の他方の入力
端子に導入されている。

ＮＯＲゲー１−０８及びＧ９の出力信号は共にＯＲゲー
トＧ１０に導入され、そしてＯＲゲートＧ１０からはＣ
ＭＩコード化された出力信号Ｇが送り出される。

第３図は第２図に示された各信号Ａ−Ｇの波形を示すタ
イミング図である。

図には第２図に示すＣＭＩエンコーダｌこクロック信号
ＣＬ及びＮＲＺ入力入力信号口カロしたときの各信号波
形Ｂ−Ｅが示されている。

以下の説明は、第２図及び第３図の両図を参照する。

ＦＰｌのＣ端子にはクロック信号ＣＬ（ＯＲアゲ−−０
３から送り出される）が導入されているため、ＮＲＺ入
力入力信号口クロック分だけ遅延される。

かくして信号ＢがＦＦＩの非反転出力信号として送り出
される。

またＦＦ２のＣ端子にはクロック信号ＣＬ （０１（ゲ
ートＧ１力ら送り出される）が導入されているため、信
号Ｂは半クロツク分だけ遅延され、ＦＦ２から信号Ｃが
送り出される。

ＦＦ３のＣ端子にはクロック信号ＣＬ（ＯＲゲートＧ３
から送り出される）が導入されており、またＦＦ３の非
反転出力信号及び反転出力信号りはゲートＧ４ 、Ｇ６
、Ｇ５を介して該ＦＦ３のＤ端子（こ帰還されている
。

よってＦＦ３の反転出力信号りはクロック信号ＣＬの立
ち上りに同期して、第３図に示されるようなＲＺ（リタ
ーン・ゼロ）信号となる。

即ちＦＦ２の非反転出力信号Ｃが論理状態「１」のとき
、ＦＦ３の論理状態（反転出力信号及び非反転出力信号
）はＣＬ信号に同期して交互に反転する。

またＦＦ２の非反転出力信号Ｃが論理状態ｒＯＪのとき
、ＦＦ３の非反転出力端子からＤ端子への帰還は非反転
的に行われるので、ＦＦ３の論理状態（反転出力信号及
び非反転出力信号）は一定論埋置を保持する。

ＦＦ４のＤ端子ｔこはＦＦ１の反転出力信号が導入され
ており、且つＣ端子Ｅこはクロック信号ＣＬ（ＯＲゲー
トＧ３から送り出される）が導入されているため、ＦＦ
４の非反転出力信号Ｅは第３図に示される如く、クロッ
ク信号ＣＬの立ち下りｔこ同期して発生される。

出力信号り及びＥは共にＯＲゲートＧ７に導入され、、
Ｄ＋Ｅなる論理式を満たす出力信号Ｆが送り出される（
第３図参照）。

ここで出力信号Ｆは次式で与えられる。

ＮＲＺ入力入力信号部理状態「０」のとき、出力信号Ｅ
は２クロック周期分だけ遅延されて論理状態「１」とな
る。

従って出力信号Ｙは、出力信号りの論理状態にかかわり
なく、論理状態「０」となる。

このときＮＯＲＯＲゲートＧ９入される出力信号Ｆは論
理状態「１」である。

よって遅延線路り。

及びＯＲゲートＧ２を通過してきたクロック信号ＣＬは
、ＮＯＲＯＲゲートＧ８てＯＲゲ−４０１０の出力信号
Ｇとして送り出される。

ＮＲＺ入力入力信号部理状態「１」のとき、出力信号Ｅ
は２クロック周期分だけ遅延されて論理状態「０」とな
る。

従って出力信号り及び出力信号Ｅ（論理状態「０」を導
入したＯＲゲートＧ７の出力信号Ｆは、該出力信号りの
反転信号となる。

そして出力信号Ｆが論理状態「１」のとき、ＮＯＲＯＲ
ゲートＧ８付勢（非導通）状態となる。

反対ｔこ出力信号Ｆが論理状態ｒＯＪのとき、ＮＯＲＯ
ＲゲートＧ９付勢（非導通）状態となる。

以上の如＜ＯＲゲートＧ７の出力信号Ｆ及びＦは、ＮＯ
ＲＯＲゲートＧ８Ｇ９のいずれかを付勢するために用い
られる。

ここでＮＯＲゲ゛−トＧ８はＯＲゲ゛−トＧ２から送り
出されるクロック信号ＣＬ、ＮＯＲゲ゛−トＧ９はＯＲ
ゲ゛−トＧ２から送り出されるクロック信号ＣＬを通過
させる機能をもつ。

なおＣＭＩコード化された出力信号Ｇの立ち下りエツジ
は、全てクロック信号ＣＬの立ち下りエツジと一致して
いることに注意すべきである（出力信号Ｆにより出力信
号Ｇの立ち下りエツジ位置を決めることはできない）。

換言すると上述の第１式で示された機能を実行する際に
生じる位相シフト（通常１／４クロック周期以下）は、
出力信号Ｇの立ち下りエツジ発生タイミングに影響を与
えない。

従ってＣＭＩコード化された出力信号Ｇにおいて、全て
の信号（クロック信号チャネル、第１信号チャネル、第
２信号チャネルｔこおける信号）のタイミングを正確に
合わせる心安なくして、ひずみのないクロック情報を得
ることができる。

ＮＯＲＯＲゲートＧ８Ｇ９に導入されるクロック信号Ｃ
Ｌ、ＣＬと＋”Ｈ力信号Ｆ及びＦとのタイミングは、理
想的には一致（即ち位相遅れが零）でなければならない
。

しかしクロック信号チャネルを通過してきたクロック信
号の位相が出力信号Ｆ及びＦに対して進み又は遅れてい
たとしても、出力信号Ｇのエツジ装置は相対的に変化し
ない。

なぜなら出力信号Ｇの全てのエツジは、クロック信号チ
ャネルを通過してきたクロック信号により直接的に導き
出されるからである。

但しＮＯＲＯＲゲートＧ８Ｇ９に導入されるクロック信
号の位相が進み又は遅れる場合、当該飲相の進み又は遅
れに等しい時間幅のグリッチが生じる。

フリップ・フロップＦＦ３及びＦＦ４は同一の温度対ス
イッチング遅延特性を有する。

またＦＦ３及びＦＦ４は共ｌこＯＲアゲ−−０３の出力
信号によりクロックされているため、両フリップ・フロ
ンプは同一のゲーティング遅延特性を有する。

そして遅延線路り。

の遅延時間は、ＦＦ３及びＦＦ４から送り出される出力
信号の遅延時間とほぼ等しくなるように設計されている
。

またＯＲゲートＧ１のゲーティング遅延はＯＲアゲ−Ｇ
３のゲーティング遅延に対応し、同様にＯＲゲートＧ２
はＯＲゲートＧ７に対応し、ＮＯＲＯＲゲートＧ８ＯＲ
ゲー）Ｇ９に対応する。

かくして二つの信号チャネルは対称的な遅延時間を持つ
ことになる（その他の遅延時間誤差は、遅延線路り。

の遅延時間を調節することにより補償される）。

第４図は本発明の第２実施例によるＣＭＩエンコーダの
詳細回路図、第５図は第４図に示されたクロック信号σ
て及び出力信号Ｂ′〜Ｇ′の波形を示すタイミング図で
ある。

クロック信号ＣＬは遅延線路り。

′を介して排他的論理和（以下ＸＯＲと示す）ゲート１
１′の一方の入力端子に導入されている。

ＣＭＩコード化せんとするＮＲＺ入力信号Ｂ′はＦＦ２
’のＤ端子に、またクロック信号ＣＬは該ＦＦ２’のＣ
（クロック）端子に導入されているため、ＦＦ２’の非
反転出力信号Ｃ′はＮＲＺ入力信号Ｂ′を半クロツク周
期だけ遅延させた信号波形となる（第５図参照）。

ＸＯＲゲー１−Ｇｌ ２’の一方の入力端子にはＦＦ２
’の非反転入力信号Ｃ′が導入されており、他方の入力
端子にはＦＦ３’の非反転出力信号が導入されている。

よってクロック信号ＣＬによりクロックされるＦＦ３’
の反転出力信号Ｄ′は第５図に示す通りとなる（第３図
（Ｔ））に等しい）。

ＦＦ４’にはＮＲＺ入力信号Ｂ′及びクロック信号ＣＬ
が導入されている。

よってＦＦ４’の反転出力信号Ｅ′はＮＲＺ信号Ｂ′を
反転し且つ一クロック周期分だけ遅延させた信号となる
。

ＯＲアゲ−Ｇ７’には出力信号Ｄ′及びＥ′が導入され
ており、またＸＯＲゲート０１１′には遅延線路り。

′を通過したクロック信号ＣＬ及びＯＲアゲ−Ｇ７’の
出力信号Ｆ′が導入されている。

なお第２図に示したＣＭＩエンコーダと同様、遅延線路
り。

′１ζよる遅延時間と、出力信号Ｆ′に含まれる遅延時
間とはほぼ等しくなるよう設計されている。

第６図は本発明の第３実施例によるＣＭＩエンコーダの
詳細回路図、第７図は第６図ｆこ示されたクロック信号
ＣＬ及び出力信号Ｂ“°〜Ｇ“の波形を示すタイミング
図である。

クロック信号ＣＬは遅延線路り。

′を介してＸＯＲゲー）Ｇ１１“Ｏ一方の入力端子に導
入されている。

ＣＭＩコード化せんとするＮＲＺ入力信号Ｂ〃はＦＦ２
“のＤ端子に、またクロック信号Ｃ工は該ＦＦ２“のＣ
端子にそれぞれ導入されているため、ＦＦ２“の非反転
出力信号Ｃ“はＮＲＺ入力信号Ｂ“を半クロツク周期だ
け遅延させた信号となる。

ＦＦ２“の非反転出力信号Ｃ“は、ＪＫ型ＦＦ５“のＪ
端子及びに端子の両端子に並列１こ導入されているため
、該ＦＦ５“非反転出力信号びは第７図に示される如く
、交互にレベル変化をするＲＺ信号となる。

ＪＫ型ＦＦ４“のＪ端子にはＮＲＺ入力信号Ｂ“が導入
され、Ｋ端子には反転ＮＲＺ人力信号Ｂ“が導入されて
いるため、該ＦＦ４“の反転出力信号Ｅ“は第７図に示
すような信号となる。

また出力信号Ｄ〃及びＥ“はＯＲアゲ−Ｇ７“を介して
ＸＯＲゲートＧ１１“の一方の端子に導入される。

よってＸＯＲゲートＣ１１“からＣＭＩコード化された
出力信号σ′が送り出される。

以上詳述した如く、本発明に係るＣＭＩエンコーダの特
徴をまとめると次の通りである。

１、第１信号チャネル及び第２信号チャネル（第６ペー
ジ参照）Ｅこ含まれるフリップ・フロップは同一の温度
対スイッチング遅延特性を有するよう設計、配置されて
いる。

２、全てのフリップ・フロップのクロック入力端子には
同一のクロック信号が印加されているため、ＮＲＺ入力
信号Ｂ、Ｂ’、Ｂ“の位相遅れにかかわりなく、正確な
時刻にクロックすることができる。

３、ＣＭＩコード化された出力信号Ｇ、Ｇ’、Ｇ“の立
ち下りエツジは、クロック信号ＣＬの立ち下りエツジに
より直接的に発生される。

またＣＭＩコード化された出力信号Ｇ、Ｇ’、Ｇ“の立
ち上りエツジは、ＮＲＺ入力信号Ｂ、Ｂ’、Ｂ“の論理
状態に依存して、クロック信号ＣＬ又はＣＬの立ち上り
エツジにより直接的に発生される。

本発明に係るＣＭＩエンコーダは第２図、第４図、第６
図１こ示した実施例ｔこ限るものでなく、当業者にとっ
て同−論理機能を達成するために他の論理素子の組み合
わせ（異なるゲート、異なる型式のフリップ・フロップ
）を用いることは容易な設計変更である。

また各論理素子に印加される信号（例えばクロック信号
）の論理レベルを変更することも本発明の技術的範囲か
ら逸脱するものでない。

【図面の簡単な説明】

第１図はＮＲＺ入力信号とＣＭＩコードとの関係を説明
するタイミング図、第２図は本発明の一実施例によるＣ
ＭＩエンコーダの詳細回路図、第３図は第２図に示され
た各信号の波形を示すタイミング図、第４図は本発明の
第２実施例によるＣＭＩエンコーダの詳細回路図、第５
図は第４図に示された各信号の波形を示すタイミング図
、第６図は本発明の第３実施例によるＣＭＩエンコーダ
の詳細回路図、第７図は第６図に示された各信号の波形
を示すタイミング図である。

Claims (1)

1. 【特許請求の範囲】 １ 次の（イ）〜（ハ）より成り、ノン・リターン・ゼ
   ロ形式のバイナリ入力信号をＣＭＩコードに変換するこ
   とを特徴としたＣＭＩエンコーダ。 （イ）基準クロック信号を導入し、一定期間だけ遅延さ
   れた遅延クロック信号を発生する遅延クロック信号発生
   回路（Ｇ１．Ｄ ｕ 、Ｇ２ ） ：（ロ）前記バイナ
   リ入力信号（４）及び基準クロック信号を導入し、所定
   のクロック周期分だけ遅延された第１出力信号（０を送
   り出す第１論理回路（ＦＦ１．ＦＦ２）； （・→ 前記第１出力信号が論理状態「１」のとき基準
   クロック信号に応答して論理状態を交互に反転する第２
   出力信号（Ｄ）を発生し、且つ前記第１出力信号が論理
   状態「Ｏ」のとき該第２出力信号の論理状態を保持する
   第２論理回路（０４Ｇ６． Ｇ６． ＦＦ２）； に）前記バイナリ入力信号を所定の時間だけ遅延すると
   共に、その論理状態を反転させた第３出力信号（Ｅ）を
   発生し、且つその温度対スイッチング遅延特性は前記第
   ２論理回路のそれと同一である第３論理回路（ＦＦ４）
   ； （羽 前記第２出力信号及び前記第３出力信号を導入し
   、論理和信号（Ｆ、Ｆ）を送り出す第４論理回路（Ｇ７
   ）； （ハ）前記遅延クロック信号及び前記論理和信号を導入
   し、排他的論理和信号（■を送り出すＣＭＩコード信号
   出力回路（Ｇ３ ｒ Ｇｇ ｙ Ｇｌ□ ）。