JP2718168B2 - 非ゼロ復帰方式伝送の復調回路 - Google Patents
非ゼロ復帰方式伝送の復調回路Info
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- JP2718168B2 JP2718168B2 JP1098401A JP9840189A JP2718168B2 JP 2718168 B2 JP2718168 B2 JP 2718168B2 JP 1098401 A JP1098401 A JP 1098401A JP 9840189 A JP9840189 A JP 9840189A JP 2718168 B2 JP2718168 B2 JP 2718168B2
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、光伝送など非ゼロ復帰（Non−Returnto Z
ero;以下、NRZと略称する）方式の伝送における受信側
の復調回路に関し、特に、その同期クロック生成に関す
る。
ero;以下、NRZと略称する）方式の伝送における受信側
の復調回路に関し、特に、その同期クロック生成に関す
る。
B.発明の概要 本発明は、光伝送等のNRZ方式伝送の受信側の復調回
路において、 受信データをそのビット数に対応する回数だけ入出力
させることでその立上がり時と立下がり時の両方を検知
する複数のＤ型フリップフロップと、その検知出力をプ
リセット入力され、同期クロックを生成するカウンタ
と、該同期クロックにより受信データを読取る変調器と
を備えることにより、 大幅な部品追加なしで同期間隔を縮小し、どのような
場合でも伝送の信頼性を向上させる技術を提供するもの
である。
路において、 受信データをそのビット数に対応する回数だけ入出力
させることでその立上がり時と立下がり時の両方を検知
する複数のＤ型フリップフロップと、その検知出力をプ
リセット入力され、同期クロックを生成するカウンタ
と、該同期クロックにより受信データを読取る変調器と
を備えることにより、 大幅な部品追加なしで同期間隔を縮小し、どのような
場合でも伝送の信頼性を向上させる技術を提供するもの
である。
C.従来の技術 光伝送等の如くNRZ方式（情報の値に変化が生じたと
きだけパルスをオン，オフさせる）で信号の送受を行う
場合、送信側のクロックと受信側のクロックとが若干異
なっていることやジッタと呼ばれる波形歪み等の障害が
あることのため、従来、受信側では送信データに如何に
同期して読取りを行い、受信誤りをなくすかを工夫して
いた。
きだけパルスをオン，オフさせる）で信号の送受を行う
場合、送信側のクロックと受信側のクロックとが若干異
なっていることやジッタと呼ばれる波形歪み等の障害が
あることのため、従来、受信側では送信データに如何に
同期して読取りを行い、受信誤りをなくすかを工夫して
いた。
第３図はその一例を示す復調回路の構成図で、送られ
てくるデータに対する同期化を受信側で行うものであ
る。図中、31及び32はフリップフロップ、33はカウン
タ、34はCMI変調器、35はNOTゲート、36はNANDゲートで
ある。この回路では、2Mbpsで送られてきた受信データ
（2MRXD）をフリップフロップ31,32へ通し、受信データ
の立上がり時に同期して受信側の32Mクロックでサンプ
リングを行い、カウンタ33で新たに生成した4M同期クロ
ック（4MCK）により、CMI変調器34で受信データ（2MRIN
D）を読取るようになっている。
てくるデータに対する同期化を受信側で行うものであ
る。図中、31及び32はフリップフロップ、33はカウン
タ、34はCMI変調器、35はNOTゲート、36はNANDゲートで
ある。この回路では、2Mbpsで送られてきた受信データ
（2MRXD）をフリップフロップ31,32へ通し、受信データ
の立上がり時に同期して受信側の32Mクロックでサンプ
リングを行い、カウンタ33で新たに生成した4M同期クロ
ック（4MCK）により、CMI変調器34で受信データ（2MRIN
D）を読取るようになっている。
D.発明が解決しようとする課題 上記の回路を利用する分野として、既に述べた如く光
伝送があるが、光受信器は、その信頼性上、デューティ
（光の点灯している割合）を通常40〜60％に制御する必
要があり、点灯時間と消灯時間についても制限がある。
これらの条件を満たすために、制御可能な復調回路とし
て、前記CMI（Coded Mark Inversion）変調器が使用
されるわけであるが、CMI変調器においては、第４図に
示すように、送信データが“0"の場合は前半分だけの
“1"を送り、送信データが“1"の場合は前のデータを反
転する形で“1"又は“0"が交互に続くようになってい
る。例えば「7E」の送信データは“01111110"で あるが、CMI変調後は第４図に示す又はのいずれか
の形になり、これが第３図の受信データ（2MRXD）とな
る。従って、同じデータを送っても電源立上がりのタイ
ミング等により、又はの２つのパターンが生じ、信
号間隔の広いの方の信頼性が低いことが実験的に確認
されている。
伝送があるが、光受信器は、その信頼性上、デューティ
（光の点灯している割合）を通常40〜60％に制御する必
要があり、点灯時間と消灯時間についても制限がある。
これらの条件を満たすために、制御可能な復調回路とし
て、前記CMI（Coded Mark Inversion）変調器が使用
されるわけであるが、CMI変調器においては、第４図に
示すように、送信データが“0"の場合は前半分だけの
“1"を送り、送信データが“1"の場合は前のデータを反
転する形で“1"又は“0"が交互に続くようになってい
る。例えば「7E」の送信データは“01111110"で あるが、CMI変調後は第４図に示す又はのいずれか
の形になり、これが第３図の受信データ（2MRXD）とな
る。従って、同じデータを送っても電源立上がりのタイ
ミング等により、又はの２つのパターンが生じ、信
号間隔の広いの方の信頼性が低いことが実験的に確認
されている。
本発明は、このような課題に鑑みて創案されたもの
で、同期間隔を縮小し、どのような場合でも伝送の信頼
性を向上させた復調回路を提供することを目的としてい
る。
で、同期間隔を縮小し、どのような場合でも伝送の信頼
性を向上させた復調回路を提供することを目的としてい
る。
E.課題を解決するための手段 本発明における上記課題を解決するための手段は、非
ゼロ復帰方式伝送の復調回路において、受信データとク
ロック信号とを入力し、クロック信号が印加されて受信
データありのとき出力を変化させるＤタイプの第1,第２
のフリップフロップと、第１のフリップフロップに設け
られそれぞれ出力信号をクロック信号の任意数だけ遅ら
せ発生する第1,第２の出力端子と、前記第２のフリップ
フロップに設けられそれぞれ出力信号をクロック信号の
任意数だけ遅らせ、且つこの遅れは前記第1,第２の出力
端子よりの遅れた信号を出力する第3,第４の出力端子
と、前記第1,第２の出力端子よりの出力信号と前記第3,
第４の出力端子よりの出力信号の反転信号を入力する第
１のNANDゲートと、前記第1,第２の出力端子よりの出力
信号の反転信号と前記第3,第４出力端子よりの出力信号
を入力する第２のNANDゲートと、これら第１および第２
のNANDゲートの出力を入力してアンド条件を取るアンド
ゲートと、該アンドゲートの出力をプリセット入力し受
信データを読むための同期クロック信号を生成するカウ
ンタと、該同期クロック信号を入力し、該同期クロック
信号で受信データを読むCMI変調器とを備えた復調回路
とする。
ゼロ復帰方式伝送の復調回路において、受信データとク
ロック信号とを入力し、クロック信号が印加されて受信
データありのとき出力を変化させるＤタイプの第1,第２
のフリップフロップと、第１のフリップフロップに設け
られそれぞれ出力信号をクロック信号の任意数だけ遅ら
せ発生する第1,第２の出力端子と、前記第２のフリップ
フロップに設けられそれぞれ出力信号をクロック信号の
任意数だけ遅らせ、且つこの遅れは前記第1,第２の出力
端子よりの遅れた信号を出力する第3,第４の出力端子
と、前記第1,第２の出力端子よりの出力信号と前記第3,
第４の出力端子よりの出力信号の反転信号を入力する第
１のNANDゲートと、前記第1,第２の出力端子よりの出力
信号の反転信号と前記第3,第４出力端子よりの出力信号
を入力する第２のNANDゲートと、これら第１および第２
のNANDゲートの出力を入力してアンド条件を取るアンド
ゲートと、該アンドゲートの出力をプリセット入力し受
信データを読むための同期クロック信号を生成するカウ
ンタと、該同期クロック信号を入力し、該同期クロック
信号で受信データを読むCMI変調器とを備えた復調回路
とする。
F.作用 本発明は、受信データの立上がり時と立下がり時の両
方で同期をとって同期クロックを作成することにより、
受信データの同期間隔を狭め、伝送の信頼性を向上する
ものである。
方で同期をとって同期クロックを作成することにより、
受信データの同期間隔を狭め、伝送の信頼性を向上する
ものである。
本発明の復調回路は、複数のＤ型フリップフロップと
カウンタとCMI変調器とを備えていて、受信データは、
そのビット数に対応する回数だけ複数のフリップフロッ
プを入出力させられてその立上がり時と立下がり時の両
方を検知され、カウンタはその検知出力をプリセット入
力されることにより受信データを読取るための同期クロ
ックを生成し、この同期クロックによりCMI変調器が受
信データを読取る。同期クロックは、受信データの立上
がり時と立下がり時の両方で作成されているので、同期
間隔は狭く、伝送の信頼性は向上する。
カウンタとCMI変調器とを備えていて、受信データは、
そのビット数に対応する回数だけ複数のフリップフロッ
プを入出力させられてその立上がり時と立下がり時の両
方を検知され、カウンタはその検知出力をプリセット入
力されることにより受信データを読取るための同期クロ
ックを生成し、この同期クロックによりCMI変調器が受
信データを読取る。同期クロックは、受信データの立上
がり時と立下がり時の両方で作成されているので、同期
間隔は狭く、伝送の信頼性は向上する。
G.実施例 以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図は本発明の一実施例の構成図である。図中、１
は受信データ（2MRXD）を入力する第１のフリップフロ
ップで、入力（端子）1D〜4Dと出力（端子）1Q〜4Qを有
する。２は第１のフリップフロップの出力を入力する第
２のフリップフロップで、入力（端子）5D〜8Dと出力
（端子）5Q〜8Qを有する。
は受信データ（2MRXD）を入力する第１のフリップフロ
ップで、入力（端子）1D〜4Dと出力（端子）1Q〜4Qを有
する。２は第１のフリップフロップの出力を入力する第
２のフリップフロップで、入力（端子）5D〜8Dと出力
（端子）5Q〜8Qを有する。
これら第１および第２のフリップフロップ1,2は、Ｄ
タイプのフリップフロップで、合計８個のＤタイプフリ
ップフロップより成る。なお、３〜６は出力3Q〜6Q
の反転出力（端子）を示し、CKはクロックパルス入力端
子で、32Mクロック（32MCK）が入力される。
タイプのフリップフロップで、合計８個のＤタイプフリ
ップフロップより成る。なお、３〜６は出力3Q〜6Q
の反転出力（端子）を示し、CKはクロックパルス入力端
子で、32Mクロック（32MCK）が入力される。
前記第１のフリップフロップ１の出力（端子）3Q,4Q
は、それぞれの出力信号をクロック信号の任意数だけ遅
らせて発生させる第１および第２の出力（端子）として
使用され、また、第２のフリップフロップ２の出力（端
子）5Q,6Qは、それぞれ出力信号をクロック信号の任意
数だけ遅らせて発生させる第２および第３の出力（端
子）として使用される。
は、それぞれの出力信号をクロック信号の任意数だけ遅
らせて発生させる第１および第２の出力（端子）として
使用され、また、第２のフリップフロップ２の出力（端
子）5Q,6Qは、それぞれ出力信号をクロック信号の任意
数だけ遅らせて発生させる第２および第３の出力（端
子）として使用される。
６は第１のNANDゲートで、第１のフリップフロップ１
の第1,第２の出力3Q,4Qおよび第２のフリップフロップ
２の第3,第４の出力5Q,6Qの反転出力５,6を入力す
る。７は第２のNANDゲートで、第１のフリップフロップ
１の第1,第２の出力3Q,4Qの反転出力３,4と、第２
のフリップフロップ２の第3,第４の出力5Q,6Qを入力す
る。
の第1,第２の出力3Q,4Qおよび第２のフリップフロップ
２の第3,第４の出力5Q,6Qの反転出力５,6を入力す
る。７は第２のNANDゲートで、第１のフリップフロップ
１の第1,第２の出力3Q,4Qの反転出力３,4と、第２
のフリップフロップ２の第3,第４の出力5Q,6Qを入力す
る。
８はアンドゲートで、第１および第２のNANDゲート６
および７の出力を入力し、その出力をカウンタ３のプリ
セット入力（端子）LDに入力する。
および７の出力を入力し、その出力をカウンタ３のプリ
セット入力（端子）LDに入力する。
カウンタ３は、４ビット（A,B,C,D）構成のカウンタ
からなり、32Mクロックを入力して、このクロックの４
パルス毎に分周されて出力し、受信データを読むための
同期クロック（4MCK）を生成する。５はNOTゲートで、
カウンタ３の出力を反転し、この同期クロック（4MCK）
をCMI変調器４へ入力して、第２のフリップフロップ２
から最終的に出力されてきた受信データ（2MRIND）を読
み取る。
からなり、32Mクロックを入力して、このクロックの４
パルス毎に分周されて出力し、受信データを読むための
同期クロック（4MCK）を生成する。５はNOTゲートで、
カウンタ３の出力を反転し、この同期クロック（4MCK）
をCMI変調器４へ入力して、第２のフリップフロップ２
から最終的に出力されてきた受信データ（2MRIND）を読
み取る。
次に、第２図によって、その動作を説明する。
第２図（Ａ）は本発明によるクロック信号の波形を従
来例と比較して示した説明図であり、第２図（Ｂ）は、
第１図の入力の組み合わせに対する出力を表した真理値
表を示している。
来例と比較して示した説明図であり、第２図（Ｂ）は、
第１図の入力の組み合わせに対する出力を表した真理値
表を示している。
第２図（Ａ）において（ａ）はCMI変調前のデータ、
（ｂ）は受信データ（2MRXD）、（ｃ）は受信側の同期
用のクロックパルス（32MCK）、（ｄ）は最終的に出力
された受信データ（2MRIND）、（ｅ）は本発明のプリセ
ット入力（LD）、（ｆ）は本発明の同期クロック（4MC
K）、（ｇ）は従来例のプリセット入力（LD）、（ｈ）
は従来例の同期クロック（4MCK）を示している。
（ｂ）は受信データ（2MRXD）、（ｃ）は受信側の同期
用のクロックパルス（32MCK）、（ｄ）は最終的に出力
された受信データ（2MRIND）、（ｅ）は本発明のプリセ
ット入力（LD）、（ｆ）は本発明の同期クロック（4MC
K）、（ｇ）は従来例のプリセット入力（LD）、（ｈ）
は従来例の同期クロック（4MCK）を示している。
また第２図（Ｂ）の真理表は、横軸に第２図（Ａ）の
（ｃ）に示すクロックパルス（CK）のパルス番号をと
り、縦軸にフリップフロップ1,2の入出力およびNANDゲ
ート6,7の入出力関係を示している。なお、図中○印は
信号“有”を、また０は論理“0"、１は論理“1"を示
す。
（ｃ）に示すクロックパルス（CK）のパルス番号をと
り、縦軸にフリップフロップ1,2の入出力およびNANDゲ
ート6,7の入出力関係を示している。なお、図中○印は
信号“有”を、また０は論理“0"、１は論理“1"を示
す。
クロックパルス（CK）１〜16までについての動作を説
明すると、フリップフロップ1,2の入力1D〜8Dおよび出
力1Q〜8Qの関係は真理値表のようになる。
明すると、フリップフロップ1,2の入力1D〜8Dおよび出
力1Q〜8Qの関係は真理値表のようになる。
NANDゲート６には、フリップフロップ１の出力3Q,4Q
と、フリップフロップ２の出力5Q,6Qの反転出力５,6
が入力されているので、１パルスから３パルスまでは
出力“1"となり、４パルス目で“0"となり、それ以降は
“1"となる。
と、フリップフロップ２の出力5Q,6Qの反転出力５,6
が入力されているので、１パルスから３パルスまでは
出力“1"となり、４パルス目で“0"となり、それ以降は
“1"となる。
また、NANDゲート７は、フリップフロップ１の出力３
,4とフリップフロップ２の出力5Q,6Qが入力されて
いるので、出力は、パルス11までは“1"となり12目に
“0"となる。
,4とフリップフロップ２の出力5Q,6Qが入力されて
いるので、出力は、パルス11までは“1"となり12目に
“0"となる。
これらの出力がANDゲート８を介してプリセット入力L
Dとしてカウンタ３に入力される。従って、プリセット
入力LDは第２図（Ａ）の（ｅ）に示すようにクロックパ
ルス（CK）の４パルス目と12パルス目で“0"となる。第
２図（Ａ）の（ｆ）の同期クロック（4MCK）は、カウン
タ３が、A,B,C,Dの４ビット構成となっているので、ク
ロックパルス（CK）４パルス毎に分周され出力するので
（ｆ）のようになる。なお、図中、はクロックのプリ
セットを示し、↑は受信データ（2MRIND）のリードタイ
ミングを示している。
Dとしてカウンタ３に入力される。従って、プリセット
入力LDは第２図（Ａ）の（ｅ）に示すようにクロックパ
ルス（CK）の４パルス目と12パルス目で“0"となる。第
２図（Ａ）の（ｆ）の同期クロック（4MCK）は、カウン
タ３が、A,B,C,Dの４ビット構成となっているので、ク
ロックパルス（CK）４パルス毎に分周され出力するので
（ｆ）のようになる。なお、図中、はクロックのプリ
セットを示し、↑は受信データ（2MRIND）のリードタイ
ミングを示している。
同図で明らかなように、従来は受信データ（2MRXD）
の立上がり時にのみ4M同期クロック（4MCK）が生成され
ているのに対して、本実施例では受信データ（2MRXD）
の立上がり時及び立下がり時の両方とも4M同期クロック
（4MCK）が生成されていて、従来は逃がしていたリード
タイミングを多く捕らえている。
の立上がり時にのみ4M同期クロック（4MCK）が生成され
ているのに対して、本実施例では受信データ（2MRXD）
の立上がり時及び立下がり時の両方とも4M同期クロック
（4MCK）が生成されていて、従来は逃がしていたリード
タイミングを多く捕らえている。
本実施例では、下記の効果が明らかである。
（１）受信データの立上がり、又は立下がりに同期させ
ることにより、同期間隔は従来の3/4に縮小され、言わ
ば信頼性は133％に向上したことになる。カウンタのLD
入力を４回に倍増すると同期間隔は2/4で信頼性は200％
ということになる。
ることにより、同期間隔は従来の3/4に縮小され、言わ
ば信頼性は133％に向上したことになる。カウンタのLD
入力を４回に倍増すると同期間隔は2/4で信頼性は200％
ということになる。
（２）大幅な部品追加は不要である。
H.発明の効果 以上説明したとおり、本発明によれば、大幅な部品追
加なしで、同期間隔を縮小し、伝送の信頼性を向上する
復調回路を提供することができる。
加なしで、同期間隔を縮小し、伝送の信頼性を向上する
復調回路を提供することができる。
第１図は本発明の一実施例の構成図、第２図は本発明の
動作説明図で、（Ａ）はクロック信号の説明図、（Ｂ）
は真理値表図、第３図は従来例の構成図、第４図はCMI
変調の説明図である。 1,2,31,32……フリップフロップ、3,33……カウンタ、
4,34……CMI変調器、5,35……NOTゲート、6,7,36……NA
NDゲート、８……ANDゲート。
動作説明図で、（Ａ）はクロック信号の説明図、（Ｂ）
は真理値表図、第３図は従来例の構成図、第４図はCMI
変調の説明図である。 1,2,31,32……フリップフロップ、3,33……カウンタ、
4,34……CMI変調器、5,35……NOTゲート、6,7,36……NA
NDゲート、８……ANDゲート。
Claims (1)
- 【請求項１】非ゼロ復帰方式伝送の復調回路において、 受信データとクロック信号とを入力し、クロック信号が
印加されて受信データありのとき出力を変化させるＤタ
イプの第1,第２のフリップフロップと、 第１のフリップフロップに設けられそれぞれ出力信号を
クロック信号の任意数だけ遅らせ発生する第1,第２の出
力端子と、 前記第２のフリップフロップに設けられそれぞれ出力信
号をクロック信号の任意数だけ遅らせ、且つこの遅れは
前記第1,第２の出力端子よりの遅れた信号を出力する第
3,第４の出力端子と、 前記第1,第２の出力端子よりの出力信号と前記第3,第４
の出力端子よりの出力信号の反転信号を入力する第１の
NANDゲートと、 前記第1,第２の出力端子よりの出力信号の反転信号と前
記第3,第４出力端子よりの出力信号を入力する第２のNA
NDゲートと、これら第１および第２のNANDゲートの出力
を入力してアンド条件を取るアンドゲートと、該アンド
ゲートの出力をプリセット入力し受信データを読むため
の同期クロック信号を生成するカウンタと、該同期クロ
ック信号を入力し、該同期クロック信号で受信データを
読むCMI変調器とを備えたことを特徴とする非ゼロ復帰
方式伝送の復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1098401A JP2718168B2 (ja) | 1989-04-18 | 1989-04-18 | 非ゼロ復帰方式伝送の復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1098401A JP2718168B2 (ja) | 1989-04-18 | 1989-04-18 | 非ゼロ復帰方式伝送の復調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02277333A JPH02277333A (ja) | 1990-11-13 |
| JP2718168B2 true JP2718168B2 (ja) | 1998-02-25 |
Family
ID=14218811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1098401A Expired - Fee Related JP2718168B2 (ja) | 1989-04-18 | 1989-04-18 | 非ゼロ復帰方式伝送の復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2718168B2 (ja) |
-
1989
- 1989-04-18 JP JP1098401A patent/JP2718168B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02277333A (ja) | 1990-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |