KR0150214B1 - 바이트 폭 탄성 버퍼 - Google Patents

Abstract

네트워크 스테이션 탄성 버퍼는 기록/판독 포인터 논리와 함께 코어 메모리를 포함한다. 상기 코어 메모리는 순환 버퍼인 연속 영역 및 개시 영역을 포함한다. 정상적인 조건하에서, 상기 판독 포인터는 상기 연속 영역에서 순환적으로 상기 기록 포인터를 수반한다. 그러나, 개시 구분문자의 검출이나 스테이션 리세트에 따라, 상기 포인터는 상기 개시 영역에 다시 중앙 집중시킨다. 분리된 동기 논리는 데이타의 비동기 샘플에 의해 야기되는 불안정 문제를 감소시키도록 2개의 재중앙 집중 모드 각각에 제공된다. 1지연 메카니즘은 어떤 조건하에서 부가적인 판독을 위해 상기 연속 영역에 유지되어, 상기 판독 포인터가 상기 기록 포인터보다 매우 뒤져있지만 앞서있는 프레임이 프레임간의 충분한 갭에 의하여 다음 개시 구분문자와 분리되지 않은 경우 스테이션의 국부 클록에 의한 판독 개시 신호의 초반 샘플이 앞서있는 프레임의 후반 문자를 빠드리지 않도록 상기 개시 구분문자 모드의 동기 스킴에 내장된다. 룩 - 어헤드 -룩 - 커런트(look - ahead - look - current) 검출기는 상기 기록 포인터 및 상기 판독 포인터 사이에 너무 많은 초기 분리가 생기지 않는 것을 보장한다. GO-지연 메카니즘은 국부 바이트 클록 드리프트가 국소량이지만 상기 국부 바이트 클록이 불안정 윈도우내에서 트랩되는 경우 라인 상태 문자가 불규칙하게 빠지는 것을 방지하도록 리세트 모드의 동기 스킴에 내장된다. 또한, 상기 판독 포인터 논리는 상기 GO-지연 메카니즘이 상기 기록 포인터 및 상기 판독 포인터 사이에 너무 많은 초기 분리가 생기지 않게 하는 메카니즘을 포함한다.

Description

바이트 폭 탄성 버퍼

제1도는 FDDI 프레임 및 토큰 포맷에 대한 예시도.

제2도는 FDDI 프로토콜에 순응하는 스테이션에 필요한 구성성분을 예시한 블록 다이어 그램.

제3도는 FDDI PHY 기능부의 기본적인 구성 부분을 예시한 블록 다이어 그램.

제4도는 FDDI PHY 수신기의 구성 부분을 예시한 블록 다이어 그램.

제5도는 본 발명에 따른 탄성 버퍼의 개략적인 예시도.

제6도는 본 발명에 따른 탄성 버퍼를 예시하는 블록 다이어 그램.

제7도는 탄성 버퍼의 코어 판독 논리를 예시한 논리 다이어 그램.

제8도는 기록 포인터의 계수 논리를 예시한 논리 다이어 그램.

제9도는 판독 포인터의 계수 논리를 예시한 논리 다이어 그램.

제10도는 프레임 모드 및 연속모드의 SYNCHRO 체인을 예시한 논리 다이어 그램.

제11도는 탄성 버퍼의 오버 플로우(over flow)/언더플로우(under flow)용 검출기를 예시한 논리 다이어 그램.

[발명의 분야]

본 발명은 데이타 통신 네트워크에 관한 것으로 특히, 네트워크 스테이션의 국부 전송 클록 및 입력 데이타 스트림으로부터 회복된 데이타 샘플 클록간이 주파수차를 보상하도록 네트워크 스테이션내에 일시적인 문자 저장 장치를 제공하는 탄성 버퍼에 관한 것이다.

[선행기술의 설명]

데이타 통신 네트워크에 있어 스테이션간의 통신은 일련의 정보 문자나 또는 프레임 정보문자의 전송을 통하여 발생하며, 인접한 프레임은 암시 또는 명시용 개시 - 종료 코드 패턴에 의하여 분리된다. 단일의 개시 패턴(개시 구분문자(start delimiter))및 단일의 종료 패턴(종료 구분문자(end delimiter))을 사용함으로 인해 수신 스테이션은 각 프레임의 정확한 개시 및 정확한 종료를 식별할수 있다.

프레임 정보가 상기 네트워크의 한 스테이션으로 부터 다른 스테이션으로 전송되는 경우, 상기 수신 스테이션의 데이타 샘플 타이밍은 신뢰할수 있는 프레임 정보 전달을 이루도록 전송 스테이션의 전송 타이밍과 동일하거나 거의 근접해야 한다. 상기 전송 스테이션 및 상기 수신 스테이션 사이의 타이밍차가 있는 경우, 이때 상기 수신 스테이션에 발생된 데이타 샘플이 편류(drift)하므로, 프레임 정보를 제한해볼때 결과적으로 데이타 샘플에 에러가 발생하여 시스템 고장을 유발시킨다.

어떤 근거리 정보 통신망에 있어서, 그리고 거의 모든 비동기 통신 링크에 있어서, 각각의 스테이션은 입력 테이타 신호로 부터 회복되는 수신 클록을 기초로하여 상향 스트림 전송 스테이션으로부터 수신된 입력 데이타를 표본화(sample)한다. 다시, 상기 수신 스테이션은 상기 회복 데이타를 재 전송하도록 독립적인 국부 클록에 의존한다. 네트워크 동기는 회복 데이타 샘플 클록 및 국부 전송 클록사이의 위상차 및 주파수차를 보상하도록 상기 회복 데이타에 대해 일시적인 저장 장치를 사용함으로써 유지될 수 있다.

특수한 형태의 데이타 통신 네트워크는 파이버 분배형 데이타 인터 페이스(Fiber Distributed Data Interface, 이하 FDDI라 한다) 프로토콜에 의하여 한정된다. 상기 FDDI 프로토콜은 광섬유 전송 매체를 사용한 100 메가비트/초 토큰 링 네트워크에 적용하는 데이타 전송용 미국 국립 표준(ANS)이다. 상기 FDDI 프로토콜은 컴퓨터간의 고성능 상호 접속과 아울러 컴퓨터 및 그와 관련된 대용량 저장 서브 시스템 및 다른 주변 장치간의 고성능 상호 접속으로서 의도된 것이다.

정보는 연속적인 5비트 데이타 문자나 기호로 구성한 프레임을 이루어 FDDI 링상에 전송되는데, 여기서, 각각의 기호는 4개의 데이타 비트를 나타낸다. 토큰은 상기 네트워크상의 스테이션간에 프레임 정보를 전송하는 권한을 의미하는데 사용된다.

32개의 멤버(member)로 이루어진 FDDI 표준 기호 세트 중에서, 16개의 멤버는 데이타 기호(정규의 2진 데이타를 4개의 비트로 각기 나타냄)이며 8개의 멤버는 제어 기호이다.

상기 8개의 제어 기호는 J(개시 구분문자 바이트(JK)중 첫번째 기호), K(개시 구분문자 바이트(JK)중 두번째 기호), I(아이들(Idle)), H(정지(Halt)), Q(콰이어트(Quiet)), T(종료 구분문자), S(세트) 및 R(리세트)을 포함한다.

상기 FDDI 표준 기호중 나머지 8개의 기호는 상기 프로토콜의 DC 균형 요건이나 코드가동 길이를 방해하기 때문에 사용되지 않는다.

제어 기호 패턴의 연속 스트림은 라인 상태를 한정한다. 상기 FDDI 프로토콜은 7개의 라인 상태를 한정하는데, 상기 7개의 라인 상태는

a) 아이들 기호의 연속 스트림인 아이들 라인 상태(ILS).

b) 콰이어트 기호의 연속 스트림인 콰이어트 라인 상태(QLS).

c) 정지 기호의 연속 스트림인 정지 라인 상태(HLS).

d) 교번 정지 및 콰이어트 기호의 연속 스트림인 마스터 라인 상태(MLS).

e) 개시 구분문자 기호쌍(JK)의 수신 상태(ALS).

f) 잡음 라인 상태(NLS).

g) 라인 상태의 불명 상태(LSU).

가 있다.

제1도는 FDDI 프레임 및 토큰 포맷내에서 사용되는 필드를 도시한 것이다. 연속적인 아이들 라인 상태 기호를 구성하는 프리앰블 필드(PA)는 매번의 전송에 선행한다. 상기 아이들 기호는 클록 동기를 수신하는데 사용되는 최대주파수 신호를 제공한다. 개시 구분문자(SD)는 기호 경제에 영향을 받지 않고서도 유일하게 인식할 수 있는 2개의 기호로 이루어진 개시 구분 문자쌍을 구성한다.

상기에 기술된 바와같이, 상기 개수 구분문자 바이트는 다음에 올 정보에 대한 경계를 설정한다. 프레임 제어(FC) 필드는 프레임의 형태 및 프레임의 특징을 한정한되, 동기 전송을 비동기 전송과 구별하며 어드레스 길이를 명시하고 프레임 형태를 식별한다. 토큰의 종료 구분문자(ED) 필드는 2개의 종료 구분문자를 구성하며 토큰을 완성시킨다.

수신지 어드레스(DA)및 근원지 어드레스(SA) 필드는 전송 프레임의 수신지 및 근원지 어드레스를 포함한다.

상기 수신지 어드레스 필드 및 상기 근원지 어드레스 필드 모두는 상기 프레임 제어 필드에 의하여 결정되는 바와 같이, 2바이트 길이나 6바이트 길이중 어느 한 길이이다. 상기 수신지 어드레스는 개개의 어드레스나 그룹(group) 어드레스일 수 있다. 4바이트 길이인 프레임 체크 시퀸스(FCS)는 ANSI 의 표준 다항식을 사용하는 순환 여유 검사를 포함한다. 상기 프레임 체크 시퀸스 검사에 의하여 적용되는모든 필드에 대한 경우와 같이, 정보(INFORMATION)필드는 데이타 기호로만 구성되어 있다. 프레임의 종료 구분문자는 한개의 종료 구분문자 기호(T)이며, 상기 종료 구분문자 기호(T) 다음에는 프레임 상태(FS) 필드가 오는데, 상기 프레임 상태(FS) 필드는 상기 어드레스된 스테이션이 어드레스를 인식하였는지, 상기 프레임이 복사되었는지, 또는 어느 스테이션이 상기 프레임내의 에러를 검출하였는지를 나타내는 3개의 제어 표시기 기호로 구성되어 있다. 3개의 제어 표시기전에 오는 T는 상기 FDDI 프로토콜에 의하여 비-토큰 프레임에 필요한 최소의 프레임 연속 종료(EFS)를 나타낸다. 상기 프로토콜은 상기 EFS에 있는 부가적인 제어 기호쌍을 허용 하거나 하나의 최종적인 T 기호전에 오는 홀수개의 부가적인 제어 기호를 허용한다. 적합한 모든 이행은 이들의 신장된 종료 구분문자를 절단하지 않고서도 상기 종료 구분문자를 처리할수 있어야 한다. 상기 종료 구분문자(T) 및 두개의 제어 기호(R, S)는 유일하게 엔코드되어 있으며 정상적인 데이타나 아이들 기호로부터 구별할수 있다.

제2도는 FDDI 프로토콜에 순응하는 스테이션에 포함된 총체적인 구성 부분을 도시한 것이다. 제2도에 도시된 구성 부분은 상기 스테이션의 모든 동작을 제어하여 링의 멤버로서 적절한 동작을 보장하도록 상기 네트워크상의 각 스테이션에 내재하는 네트워크 관리 부분인 스테이션 관리(SMT) 기능부를 포함 한다. 물리적 계층의 매체 종속(PMD) 기능부는 상기 링상의 인접한 스테이션 사이에 광섬유 링크를 제공한다.

물리적(PHY) 기능부는 엔코딩, 데코딩, 클록킹 및 동기 기능을 제공한다. 매체 호출 제어(MAC) 기능부는 전송 매체의 호출을 제어하여 다른 스테이션의 MAC 간의 프레임을 송.수신한다.

상기 PHY는 정보를 동시에 송.수신한다. 상기 PHY의 전송 논리는 상기 MAC로부터 기호를 수신하고 상기 수신된 기호를 5비트 코드 그룹으로 변환시키며 상기 엔코드된 직렬 스트림을 상기 매체상에 전송시킨다. 상기 PHY의 수신 논리는 상기 매체로 부터 발생되는 엔코드된 직렬 스트림을 수신하고, 개시 구분문자 기호쌍의 인식을 토대로 한 기호경계를 설정하며 데코드된 기호를 상기 PHY의 수신 논리와 관련된 MAC에 전송시킨다.

상기 FDDI 프로토콜에 관한 부가적인 정보는 본 발명에 대한 부가적인 배경정보를 제공하도록 본 출원에 참고사항으로 합체된 Floyd E. Ross, FDDI-an Overview, Digest of Papers, Computer Soc. Intl. Conf., Compcon '87, PP. 434-444에 제공되어 있다.

상기에 기술된 바와같이, 링 네트워크상에 전송되는 어느 신호에 지터(jitter)축적을 감소시키기 위하여, 상기 FDDI 링상의 각 스테이션은 자체적인 국부 클록과 함께 전송하여야 한다. (지터(jitter)는 디지탈 신호의 천이 에지가 이 천이 에지의 이상적인 위치로부터 변이되는 간결한 용어로서 한정된다). 상기 FDDI 프로토콜에 따르면, 이러한 국부 클록은 전송 속도가 125 메가비트/초일 경우 상기 네트워크에 있는 다른 스테이션의 전송 클록 주파수로부터 발생되는 최대주파수 편차가 단지 ±50 PPM 이도록 허용된다. 상기 전송 데이타가 4B/5B 스킴(scheme)에 따라 엔코드 되기 때문에, 즉, 4비트 데이타가 5비트 기호를 만들도록 엔코드되기 때문에, 상기 125 메가비트/초의 FDDI 전송 속도는 100 메가비트/초 데이타 속도로 바뀐다.

FDDI 네트워크상에 있는 스테이션 사이의 최대 허용 ±50PPM 주파수 편차를 수용하기 위하여, 상기 FDDI 프로토콜은 적어도 ±4.5 비트 탄성을 제공하는 탄성 버퍼가 각 스테이션에 합체되는 것을 필요로 한다. 상기 회복된 수신 클록은 상기 탄성 버퍼내에 데이타를 기록하고 상기 국부 전송 클록은 상기 링상에 재전송 하도록 기록되는 것과 동일한 순서로 상기 탄성버퍼로부터 발생된 데이타를 판독한다.

종래의 탄성버퍼에 대한 설계는 비료적 간단하다.

기본적으로, 탄성 버퍼는 순서상 최종적인 레지스터가 특수한 동작용으로 호출되어진 다음에 특수한 동작에 대한 호출이 순서상 첫번째 레지스터에 기록 또는 판독하고 복귀 또는 순환하며 순차적으로 호출되는 일련의 저장 레지스터인 순환 버퍼 큐(queue)이다. 증분형 계수기가 전형적인 기록 포인터 논리는 기록 동작용으로 현재 호출되는 저장 레지스터의 어드레스를 유지한다. 유사하게는, 판독 포인터 논리는 판독 동작용으로 현재 호출되는 저장 레지스터의 어드레스를 유지한다.

상기 탄성버퍼의 기록 포인터는 개시 구분문자를 식별함에 따라 상기 탄성 버퍼의 저장 레지스터 내로 수신 기호를 기록하기 시작하여 종료 구분문자가 기록되어진 후에는 기호, 기록을 종료시킨다. 유사하게는, 탄성 버퍼의 판독 포인터는 판독 개시 신호를 수신함에 따라 저장 레지스터로부터 발생된 기호를 판독하기 시작하고 종료 구분문자를 판독한 다음에는 기호 판독을 종료시킨다.

종래의 순환 탄성 버퍼큐의 설계에 대한 주된 한계성은 적어도 한 제어 기호문자나 그 이상의 어떤 패턴간의 시간 갭(gap)이 순차적인 데이타 프레임 사이에 존재하는 요구성이다. 즉, 종래의 탄성 버퍼가 정확한 기능을 하도록 적어도 하나의 아이들 기호쌍 출현에 의존하기 때문에, 종래의 탄성 버퍼는 분리 시키지 않고서는 백-투-백(back-to-back) 프레임 정보를 조작할수 없다. 또한, 제2및 후속하는 백-투-백 프레임 데이타에 대한 개시 영역이 사전에 전혀 결정되어 있지 않기 때문에, 상기 기록 및 판독 포인터 논리는 상기 프레임 데이타의 사전 위치를 기억해야 한다. 부가하여, 종래의 탄성 버퍼는 개시 구분문자나 종료 구분문자중 어떠한 구분문자도 포함하지 않는 연속 스트림의 라인 상태 문자와 함께 동작할수 없다.

더군다나, 종래의 탄성 버퍼는 미결정 어드레스 스킴으로 인해 용이하게 테스트할수 없다. 즉, 개시 구분문자 기호 쌍(JK)은 상기 순환 버퍼 어느곳에서나 기록될 수 있으므로 특수한 저장 레지스터에서 용이하게 식별될 수 없다.

종래의 탄성 버퍼 설계의 한계성을 해결하는 탄성 버퍼 아키텍처는 Gabriel Li 및 James R. Hamstra(동료 발명자) 명의의 SYMBOL-WIDE ELASTICITY BUFFER 제목으로 1989년 4월 14일자 출원되어 계류중에 있으며 공통으로 양도된 미합중국 특허 출원 제338,587호에 기술되어 있는바, 상기 계류중에 있는 Li 와 그의 동료 출원은 본 발명에 대한 부가적인 배경정보를 제공하도록 본 출원에 참고사항으로 합체된다.

상기 Li 와 그의 동료에 의해 상세히 기술된 탄성 버퍼의 기본적인 저장 코어는 2개의 구별 부분, 즉 개시 부분 및 연속 부분으로 분할된다. 상기 탄성 버퍼의 기록 포인터는 판독 포인터가 상기 개시부분에 포함된 다중적이고 순차적인 레지스터중 첫번째 레지스터에 지시될때까지 종래의 순환큐를 구성하는 연속 부분에 들어가지 않는다. 이때, 상기 판독 포인터는 상기 연속 부분에 들어가기전에 상기 개시 부분 레지스터 각각을 순차적으로 판독해야 한다. 일단 상기 기록 포인터나 상기 판독 포인터가 상기 개시부분을 떠난 경우 개시 구분문자 신호를 수심함에 따라서만 다시 들어갈 수 있다. 상기 기록 또는 판독 포인터가 상기 다중 레지스터 연속 부분에 있는 최종 레지스터에 도달할 경우 R-플래크가 세트되지 않는 한 상기 연속 부분에 있는 첫번째 레지스터에 자동적으로 재할당 된다. 이러한 경우에, 상기 탄성 버퍼는 개시 또는 연속 신호가 수신 될때까지 저지한다. 즉, 탄성 버퍼는 개시 또는 연속 신호가 수신될때까지 상기 연속 부분에 있는 최종적인 레지스터를 반복적으로 판독한다

따라서, 상기 Li와 그의 동료에 의한 설계는 종래의 탄성 버퍼보다 많은 잇점을 제공한다. 첫째로, 개시 부분의 길이는 상기 판독 포인터 및 상기 기록포인터의 최대 분리를 결정한다. 둘째로, 분리시키지 않고서도 백-투-백 프레임 정보를 조작하기 위하여, 하나 이상의 버퍼가 상기 개시 부분에 부가되고 상기 기록 포인터는 이러한 레지스터에 기록한 다음에 개시 신호를 한 기호 신호씩 상기 판독 포인터에 공급한다. 세째로, 상기 기록 포인터가 새로운 프레임을 개시할 경우 상기 판독 포인터의 위치를 알 필요가 없기 때문에, 상기 기록 포인터의 제어 논리는 대단히 단순화된다.

상기에 기술된 Li와 그의 동료에 의한 탄성 버퍼가 종래의 탄성 버퍼 설계보다 잇점을 제공하지만, 어떤 실제 응용을 조작할수 없다. 예를 들면, 상기 탄성 버퍼는 토큰 폐기(trash) 동작을 방지하지 못하거나 어떠한 짧은 백-투-백 프레임을 수용하지 못한다. 상기 탄성 버퍼는 가능한 알파입자 충돌에 대하여 계수기를 리세트 시키도록 특수한 논리 지니는 긴 기록/판독 포스터 체인(chain)을 필요로 한다. 상기 기록/판독 포인터가 멈출수 있기 때문에, 특수한 종료 논리가 필요하다. 또한, 상기 탄성 버퍼는 오버플로우/ 언더플로우 검출을 제공하지 못한다.

[발명의 요약]

본 발명에 따른 탄성 버퍼는 코어 메모리, 기록 포인터 및 판독 포인터 논리 및 그와 관련된 제어 논리, 그리고 에러 검출 스킴(scheme)을 포함한다. 상기 메모리 코어는 순차적으로 배열된 다중 문자 개시 영역 및 순차적으로 배열된 다중 문자 연속 영역을 포함한다. 정상적인 동작 중에는, 상기 판독 포인터는 연속 영역내에서 순환적으로 상기 기록 포인터를 수반한다. 개시 구분문자가 검출됨에 따르거나 또는 매번의 4바이트가 일반적으로 라인 상태를 반복할수 있음에 따라, 상기 탄성 버퍼는 중심을 다시 집중시킨다. 개시 구분문자를 검출하는 경우에, 상기 기록 포인터는 현재 어드레스하는 연속 영역 저장 요소내에 스터프 바이트(stuff byte)를 기록한 다음, 상기 개시 영역에 있는 제2의 순차저장 요소를 지정하며, 상기 개시 영역에 있는 제1의 순차 저장 요소는 상기 개시 구분문자에 해당하는 고정 배선된 패턴을 포함하는데, 이때 상기 판독 포인터가 판독 개시 신호를 수신한 경우에, 상기 판독 포인터는 상기 개시 영역에 있는 첫번째 저장 요소로부터, 즉, 상기 고정 배선된 개시 구분문자를 판독하도록 현재의 어드레스에서 출발한다. 즉, 상기 탄성 버퍼가 중심을 다시 집중시킬 수 있는 2개의 동작 모드가 있다. 프레임 모드에 있어서, 개시 구분문자를 수신함에 따라 중심이 다시 집중된다. 연속 목드에 있어서, 대부분의 라인 상태에서 고정된 비율로 중심이 다시 집중될 수 있다.

플립플롭 체인 SYNCHROS는 수신 데이타의 비동기 샘플에 의하여 야기되는 불안정 문제점을 감소시키는데 사용된다. 분리된 SYNCHRO 체인은 상기 프레임 모드 및 연속모드용으로 제공된다.

바이트 폭 이행, 불균형된 오버플로우 및 언더플로우의 보호 밴드 및 저장요소의 어드레스 전진에 대한 클록킹과 함께 분리된 프레임 모드 및 연속 모드 동기 경로의 모든 동작은 상기 스테이션의 수신기에 의해 도입되는 노드 지연을 국적으로 감소시킴과 아울러 클록 스큐(skew)를 완화시킴으로써 보다 적은 클록이 필요할때 사용될수 있다.

상기 기록 및 판독 포인터 논리 모두의 코어로서 사용되는 단순한 2-비트 Johnson 계수기는 자기 보정(self-correct)을 한다. 그러므로, 알파 입자 충돌이나 다른 무작위 포인터 논리 에러에 대하여 보정하도록 논리를 리세트할 필요가 없다.

1 지연 메카니즘은 상기 판독 포인터가 상기 기록 포인터 보다 매우 뒤져 있지만 앞서 있는 프레임이 프레임 상호간의 충분한 갭에 의하여 다음 개시 구분문자와 분리되지 않는 경우 국부 클록에 의한 판독 개시 신호의 초기 샘플이 상기 앞서있는 프레임의 최종적인 문자를 빠뜨리지 않도록 프레임 모드 SYNCHRO에 내장된다. 상기 1 지연 메카니즘은 또한 증가된 처리량이나 고장 방지에 대하여 병렬 수신기를 동기형 종속 접속으로 유지시킨다. 상기 1 지연 메카니즘은 반복기능 문자가 상기 판독 개시 신호를 단정한 다음에 현재 또는 다음의 후속 클로 사이클내에서 판독되는 경우 1 지연 메카니즘을 무시하도록 룩-어헤드-룩-커런트(look-ahead-look-current)용 검출기에 의존한다. 따라서, 상기 룩-어헤드-룩-커런트용 검출기의 도움으로 상기 1 지연 메카니즘은 상기 판독 개시 신호의 최종 샘풀 상부에서 지연하지 않으므로 상기 기록 포인터 및 판독 포인터 사이에 너무 많은 초기 분리를 야기시킨다.

GO 지연 메카니즘은 상기 플립플롭 SYNCHRO의 불안정 윈도우내에서 국부 바이트 클록이 트랩(trap)됨과 동시에 클록 드리프트가 국소량일 경우 라인 상태 문자의 불규칙한 빠뜨림(dropping)을 방지하도록 연속 모드 SYNCHRO체인에 내장된다. 그러나, 상기 프레임 모드 SYNCHRO에 대한 1 지연 메카니즘의 경우에서와 같이, 상기 GO 지연 메카니즘은 불필요하게 중심이 다시 집중됨으로써 상기 기록 포인터 및 상기 판독 포인터 사이에 너무 많은 초기 분리가 야기되는 것을 방지하도록 상기 판독 포인터 어드레스를 기준으로 한다.

본 발명의 잇점 및 다른 목적은 첨부된 도면과 연관지어 이하에 제공된 본 발명의 상세한 설명을 참조하면 분명해 질것이다.

[본 발명의 바람직한 실시예에 대한 상세한 설명]

제3도는 파이버 분배용 데이타 인터 페이스(FDDI)프로토콜에 의하여 제공되는 바와같이 PHY 기능을 이행하는 물리적 계층의 콘트럴러(PLAYER) (10)에 대한 블록 다이어 그램을 도시한 것이다. 상기 PLAYER (10)는 4개의 주요 블록을 포함하는 데, 상기 4개의 주요 블록은 수신기(12), 송신기(14), 구성 스위치(16) 및 제어 버스 인터페이스(18)이다. 또한, PLAYER(10)는 이 PLAYER(10)의 동작 특성을 한정하는데이타를 보유하는 다수개의 저장 레지스터(17)를 합체한 것이다.

상기 수신기(12)는 관련 FDDI 네트워크의 광섬유 전송 매체와의 직렬 인터페이스로부터나 상기 송신기(14)로부터 내부 루프백 경로를 거쳐 직렬 2진 정보를 수신한다. 상기 수신기(12)는 상기 FDDI 매체상에 사용되는 비제로복귀 1 반전(NRZI) 포맷으로부터 정보 스트림을 상기 수신 스테이션에 의해 내부적으로 사용되는 비 제로복귀(NRZ)포맷으로 변환시켜서 외부 5B 코딩으로부터 상기 NRZ 데이타를 내부 4B 코딩으로 데코드 시킨다. 상기 수신기(12)는 상기 직렬 비트 스트림용으로 10-비트 FDDI 기호쌍(바이트-폭) 경계를 설정하여 상향 스트림 스테이션의 클록을 상기 수신 스테이션의 국부 클록에 동기시킨다. 또한, 상기 수신기(12)는 라인 상태 검출, 링크 에러 검출을 실행하고 상기 전송 매체로부터 수신된 FDDI 데이타를 내부적으로 코드된 기호쌍으로서 상기 구성 스위치(16)에 제공한다.

상기 송신기(14)는 상기 구성 스위치(16)로부터 내부적으로 코드된 기호쌍을 수신하여 상기 기호쌍을 상기 내부 4B코딩으로부터 외부 5B코딩으로 엔코드한다. 또한, 송신기(14)는 정보 스트림의 코드 방해를 제거하고 이하에 보다 상세히 기술되는 PLAYER의 탄성 버퍼에 의하여 부가되거나 삭제되는 아이들 바이트를 재분배한다. 부가하여, 상기 송신기(14)는 아이들, 마스터, 정지 및 콰이어트 라인 상태 기호, 그리고 다른 사용자에 의해 한정된 기호쌍을 발생시킬수 있다. 또한, 송신기(14)는 상기 정보 스트림을 NRZ로부터 NRZI로 변환시키고 상기 변환된 정보 스트림을 직렬 비트 스트림으로서 내부 루프 백 경로를 거쳐 수신기(12)에나 FDDI 광섬유 송신기에 제공한다.

상기 구성스위치(16)의 주요 기능은 외부 논리 없이도 상이한 스테이션 형태에 다중 스테이션 구성을 유지하도록 정보 흐름을 구성하는 것이다. 상기 구성 스위치(16)에 관한 부가적인 정보는 CONFIGURATION SWITCH 제목으로 계류중에 있으며 공통으로 양도되어 본 명세서에 참고 사항으로 합체된 미합중국 특허를 참조하여 입수될수 있다.

제어 버스 인터페이스(18)로 인해 사용자는 상기 구성 스위치(16)를 프로그램하고, 상기 수신기(12) 및 상기 송신기(14)내의 기능을 이네이블하며 디세이블하고, 상기 수신기(12)에 의하여 검출된 링크 에러 및 라인 상태를 보고하며, 에러 조건을 보고할수 있다.

제4도를 참조하면, 상기 수신기(12)는 상기 직렬 인터페이스로 부터나 상기 송신기 내부 루프 백 경로로 부터 수신된 NRZI 데이타를 NRZ 데이타로 변환시키는 NRZI-NRZ용 데코더(20)를 구성한다.

상기 NRZ 데이타는 이 NRZ 데이타 비트 스트림을 기호폭(5비트) 및 바이트 폭 병렬 데이타로 다시 직렬화시키는 직입-병출(serial-in, parallel-out)용 시프트 래지스터(22)에 제공된다. 상기 기호폭 병렬 데이타는 4B/5B 데코더(24)에 제공되는 반면에, 상기 바이트 폭 병렬 데이타는 프레임 논리(26)에 제공된다. 상기 시프트 레지스터(22)는 보다 신뢰할 수 있는 프레임 정보를 상기 프레임 논리(26)에 제공하도록 앞선 바이트중 추가로 2비트를 유지시킨다.

상기 프레임 논리(26)는 입력용 직렬 비트 스트림의 바이트 경계를 결정한다. 상기 프레임 논리(26)는 상기한 바와같이 부가적인 2비트를 지닌 정지-정기 기호쌍(00 00100 00100), 정지-콰이어트 기호쌍(00 0100 00000)이나, 또는 한 비트 시간을 기초로한 JK 패턴 (11000 100001)을 검출한다. 이하에 보다 상세히 기술되는 바와같이, JK기호쌍의 검출은 데이타가 수신되는 동안 다시 프레임을 형성할수 있는 반면에 정지-정지 및 정지-콰이어트 기호쌍의 검출은 라인 상태가 수신되는 동안 다시 프레임을 형성할수 있다.

상기 4B/5B 데코더(24)는 상기 수신된 5-비트 기호를 래치한다. 이때, 상기 기호는 이들의 5개 비트보다 많은 추가적인 패리티 비트를 부가한 제어 기호나 데이타 기호인지를 나타내도록 부가적인 제5비트와 함께 4비트 데이타 기호로 데코드 된다. 일단 상기 기호가 데코드되는 경우, 상기 데이타는 바이트 폭 포맷(즉, 각각의 기호에 대한 패리티 비트 및 제어 비트를 부가한 2개의 4비트 기호)으로 변환된다. 또한, 상기 데코더(24)는 특정 바이트 패턴을 데코드시켜서 라인 상태 검출기(28)에 의해 사용되도록 해당 플래그를 공급한다.

상기 라인 상태 데코더(28)는 특정 라인 상태로 되는데 필요한 최소의 순차 라인 상태 기호를 검출하도록 상기 4B/5B 데코더(24)로부터 플래그(flag)를 수신한다. 상기 라인 상태 검출기(28)에 의해 유지되는 8개의 라인 상태가 있는데, 이들은 상기 FDDI 물리적 표준에서 한정된 7개의 라인 상태와 중복된다. 이하의 표1은 상기 유지된 라인 상태를 요약한 것이다.

상기 4B/5B 데코더(24)로부터 발생된 바이트 폭 데이타는 포스트(post) 데코더(30)에 제공되고, 상기 포스트 데코더(30)는 또한 상기 라인 상태 검출기(28) 및 프레임 논리(26)로 부터 발생된 신호를 입력 신호로서 수신한다.

상기 포스트 데코더(30)는 10-비트 내부 코드 지정 기호쌍이나 바이트를 발생시킴으로써 상기 4B/5B 데코더(24)에 의해 제공된 12비트 코드 패턴(제어 비트 및 패리티 비트를 각기 포함하는 2개의 기호를 포함함), 상기 프레임 논리(26)의 출력 및 상기 라인 상태를 검출기(28)의 출력에 응답한다.

상기 수신기(12)가 활성 라인 상태(ALS)에 있는 경우, 이때, 상기 포스트 데코더(30)는 단순히 이 포스트 데코더(30)의 입력 신호를 탄성 버퍼(32)에 반복시킨다. 그러나, 비-ALS 라인 상태가 검출되었다는 것을 상기 라인 상태 검출기(28)가 상기 포스트 데코더(30)에 보고하는 경우, 이때, 상기 포스트 데코더(30)는 상기 라인 상태 조건에 의존하여 I' 또는 V' 기호를 포함하는 기호쌍 다음으로, 현재의 라인 상태를 식별하는 기호를 발생시킨다. 부가하여, JK 기호쌍이 검출되었다는 것을 상기 프레임 논리(26)가 상기 포스트 데코더(30)에 지시하는 경우, 상기 포스트 데코더(30)는 상기 상황에 의존하여 스터프 바이트로서 I' 또는 V' 기호쌍을 상기 탄성 버퍼(32)에 발생시킨다. 즉, JK 기호쌍은 사실상 상기 탄성 버퍼(32)로 결코 기록되지는 않으나, JK 기호쌍은 이하에 보다 상세히 기술되는 바와같이, 상기 탄성 버퍼(32)로부터 판독된다.

따라서, 상기 포스트 데코더(30)는 상기 아이들 라인 상태(ILS)의 붕괴를 제거하며, 상기 탄성 버퍼(32)의 타이밍차를 보상하는데 필요한 경우 스터프 바이트를 삽입시킨다. 또한, 상기 포스트 데코더(30)는 라인 상태 정보를 , 상기 탄성 버퍼(32)에 들어가고 상기 탄성 버퍼(32)를 나가는 기호쌍에 합체시켜서, 라인상태 보고에 대하여 분리 동기된 패턴을 제거하도록 탄성 버퍼(32)의 판독 포인터로 부터 분리 탭을 거쳐 상기 스테이션 관리(SMT) 기능부에 라인 상태 정보를 제공한다. 또한, 상기 포스트 데코더(30)로 인해 J 기호 및 K 기호는 상이한 환경에서 상이하게 해석될 수 있는데, 예를 들면, J 및 K는 상기 프레임 논리(26)에 의하여 한쌍으로서 처리되지 않을 경우 방해자로서 취급된다.

상기 수신기(12)에 관한 부가적인 정보는 CODE POINTS FOR TRANSFERRING DATA FROM A NETWORK TRANSMISSION MEDIUM TO A STATION ON THE NERWORK 라는 제목으로 계류중에 있으며 공통으로 합체되어 본 명세서에 참고사항으로 합체된 미합중국 특허를 참조하여 입수될 수 있다.

탄성 버퍼(32)는 상기 회복된 샘플 클록 및 상기 국부 전송 클록 사이의 클록 스규를 보상하도록 가변 깊이(variable depth) FIFO의 기능을 실행한다.

제5도에는 본 발명에 따른 바이트 폭 탄성 버퍼(32)가 개략적으로 도시되어 있다. 제5도에 도시된바와같이, 상기 탄성 버퍼(34)는 2 바이트 길이인 개시영역, 4바이트 길이인 연속 영역, 판독/기록 포인터를 포함한다.

상기 개시 영역 어드레스는 종래의 순환 버퍼규를 포함하는 연속 영역의 어드레스로부터 분리된다.

정상적인 동작중에, 상기 판독 포인터는 상기 연속 영역내에서 순환적으로 상기 기록 포인터 다음에 온다. 그러나, 개시 구분문자 기호쌍(JK)을 검출함에 따라, 상기 기록 포인터는 상기 포스트 데코더에 의해 현재의 연속 영역 저장 레지스터 기억 장소에 제공되는 스터프 바이트를 기록한 다음, 다음 기록을 위하여 상기 개시 영역의 제2저장 셀, 즉, SPCE 셀을 지정한다. 상기 스터프 바이트는, 상기 판독 포인터가 판독 신호를 수신하기 전에 판독할 어떠한 신호도 지니지 않는 경우에만 빠르게 가동한다면, 갭을 채우도록 기록된다. 상기 판독 포인터가 판독 개시 신호를 수신하는 경우 상기 판독 포인터는 제5도의 ROM JK의 동일한 개시 구분문자 기호쌍(JK)의 고정배선된 패턴인 개시 영역중 제1셀(cell)로부터 판독하도록 상기 판독 포인터의 현 어드레스에서 출발한다.

상기 탄성 버퍼(32)는 2개의 재중앙 집중 모드(즉, 상기 탄성 버퍼(32)의 판독/기록 포인터를 서로로부터 미리 결정된 거리까지 세트 시키도록)를 지니는데, 상기 2개의 재중앙 집중 모드는 (1)개시 구분문자 기호쌍(JK)의 검출에 따른 모드 및 (2) 일반적으로, PHY INVALID 및 ILS 동안 매번의 4 바이트의 검출에 따른 모드이다.

상기 프레임 논리(26)만으로 인해 JK 는 ALS 또는 ILS에서 다시 프레임을 만들수 있다.

활성 라인 상태중에, 재 프레임 형성은 앞선 JK 다음에 적어도 1.5 바이트 시간에서 검출되는 어느 교번 온/오프 경계 JK에 의하여 허용된다. 즉, 일단 JK 상에서 재 프레임이 형성되는 경우, 첫번째로 후속하는 오프 경계 JK는 앞선 JK 다음에 1.5 바이트 시간에서 벗어나 검출될지라도 무시된다.

활성 라인 상태중에, 아이들이나 종료 구분문자(T) 기호는 JK가 앞선 JK 다음에 적어도 1.5 바이트 시간에 검출되는 경우 어느 후속하는 JK상에서 재 프레임을 형성할수 있다. 일단 JK가 활성 라인 상태중에 검출되는 경우, 오프 경계 정지-정지 또는 정지-콰이어트 기호쌍은 연속 기회가 종료될때까지 무시된다.

비-ALS 모드에 있어서, 정지-정지 또는 정지-콰이어트 기호쌍 상에서 재 프레임이 형성된 다음에, 모든 오프 경계 정지-정지 또는 정지-콰이어트 기호쌍은 활성 라인 상태와는 다른 라인 상태동안, 연속 기회가 종료될때까지 무시된다. 이러한 선택적인 재 프레임 형성 과정은 상기 탄성 버퍼의 기능 통합을 보장한다.

탄성 버퍼 오버플로우/언더플로우 비트는 상기 탄성 버퍼(32)가 비정상적인 클록 스큐나 비 정상적으로 긴 프레임을 보상할수 없는 경우에 레지스터 블록(17)(제3도 참조)에 세트된다.

더우기, 제4도에 도시된 바와같이, 링크 에러 검출기(33)는 활성 링크의 계속적인 모니터 동작을 제공한다. 상기 링크 에러 검출기(33)는 활성 라인 상태나 아이들 라인 상태에 있을 경우에만 에러를 검출한다. 링크 에러는 내부 8-비트 링크 에러 모니터용 계수기를 감분시킨다. 상기 링크 에러 모니터용 계수기의 개시값은 레시스터 블록(17)(제3도)에 있는 링크 에러 한계용 레지스터에 프로그램된다. 상기 에러 모니터의 한계 비트는 상기 링크 에러 모니터용 계수기가 영(0)에 도달할 경우 1로 세트된다. 상기 링크 에러 모니터용 계수기의 현재값은 현재의 링크 에러 계수용 레지스터를 통하여 판독될수 있다.

사실상, 제6도에 도시된 바와같이, 상기 탄성 버퍼(32)는 선입 선출(First-In-First-Out) 메모리 코어(5×10 래치 어레이), 기록 포인터 논리(102), 판독 포인터 논리(104), 동기 논리 클록(106)(데이타가 빠져버리는 동기 정지(blind)를 방지하는데 도움이 되도록 조종함), 룩-어헤드-룩-커런트 검출기 및 저지용 메카니즘을 포함한다. 다중 탄성 버퍼 출력 버스(RBUS)는 이하에 보다 상세히 기술되는 바와같은 메모리 코어(100)의 개시 영역 및 연속 영역을 지니는 2개의 소오스로부터 발생된 바이트 폭 데이타를 수신한다.

제7도에 도시된 바와같이, 상기 탄성 버퍼(32)의 코어(100)는 2개의 고정배선된 패턴 및 5개의 판독가능-기록 가능한 바이트 폭 래치로 물리적으로 만들어진 래치 뱅크(bank)이다. 한 고정 배선된 패턴(PHY INVALID)은 이하에 보다 상세히 기술되는 바와같이 탄성 버퍼 오버플로우/언더플로우 에러가 검출되는 경우 상기 탄성 버퍼(32)에서 선택되는 PI-EBR 패턴을 포함한다. 다른 고정 배선된 패턴은 ROM JK인데, 두개의 개념바이트중 제 1개념 바이트는 상기 탄성 버퍼(32)의 개시 영역을 포함하며 제 2개념 바이트는 특정 RAM이나 SPEC이다. 상기 ROM JK 및 SPEC 셀은 논리적으로 직렬 어드레스를 지닌다. 상기 탄성 버퍼(32)의 연속부분(셀(0, 12, 3))을 포함하는 다음 4개의 바이트폭 래치는 순환 버퍼로서 접속된다.

제8도에는 기록 포인터(102)에 대한 논리 다이어 그램이 도시되어 있다.

제9도에는 판독 포인터 논리가 도시되어 있다.

상기에 기술된 바와같이, 보통은 상기 기록/판독 포인터(102, 104)는 상기 연속 영역을 순환 버퍼로 제한하면서 자체적으로 증분한다. 그러나, 개시 구분문자 기호쌍이 검출되는 경우, 상기 기록/판독 포인터 모두는 차례로 연속 영역을 떠나 상기 개시 영역을 어드레스하도록(재 중앙 집중하도록)강제된다.

상기 탄성 버퍼가 재 중앙 집중할수 있는 2개의 모드, 즉, 연속 모드 및 JK 또는 프레임 모드가 있다.

연속 모드 에 있어서, 재 중앙 집중 기회는 ALS 또는 LSU(ALS)와는 달리 어느 라인 상태에서도 허용된다. 이는 상호 프레임 갭을 포함한다. 상기 JK 또는 프레임 모드에 있어서, 재 중앙 집중은 1지연 메카니즘(하기에 기술됨)으로 인해 기록/판독 어드레스 분리에 있어 정미(正味) 변화를 야기시킬지라도 JK를 수신함에 따라 발생한다.

제10도에 도시된 바와같이, 플립플롭 체인(SYNCHROS)은 수신된 데이타의 동기 샘플에 의하여 야기되는 불안정 문제를 감소 시키는데 사용된다. 각각의 플립플롭 체인으로 인해 국부 바이트 클록이 수신 클록을 사용하여 발생된 신호를 적어도 한번 샘플시킬 수 있다. 대개는, 2개의 샘플이 만들어질 수 있다. 2개의 샘플이 만들어진 경우에, 상기 SYNCHRO의 차동 논리는 제 1 샘플로 인한 출력만을 상기 SYNCHRO가 출력하는 것을 보장한다.

제10도에 도시된 바와같이, 2개의 SYNCHRO 체인 및 관련 논리가 있다. 한 SYNCHRO 체인(110)은 프레임 모드의 재중앙 집중을 동기시키는데 사용된다. 그리고, 타 SYNCHRO 체인(112)은 연속 모드의 재중앙 집중을 동기시키는데 사용된다.

SYNCHRO 플립플롭 및 판독 포인터 순환 계수기는 국부 바이트 클록 하강 에지와 함께 클록된다. 상기 구성 스위치(34)(제4도 참조)로부터 발생된 데이타, 즉, 상기 PLAYER(10)로부터 발생된 데이타는 상기 PLAYER 논리에 의하여 기여된 노드 지연을 세이브(SAVE)시키도록 상기 국부 바이트 클록의 상승 에지에 의하여 클록된다. 상기 국부 바이트 클록의 정반대 에지의 사용은 특별히 감쳐진 0.5 바이트의 최하위 공간을 제공하는데, 이는 상기 언더플로우/오버플로우 검출기(하기에 기술됨)에 대한 대략 0.5 바이트의 언더플로우 보호대역으로서 다소 적합하다.

상기 프레임 및 연속 모드 SYNCHRO 체인(110,112)으로의 개시 및 연속 입력 각각은 동시에 샘플될 수 있다.

그러나, 상기 판독 축 출력으로의 전달에 따라 BEGIN 출력 신호(프레임 모드)는 상기 GO 출력 신호(연속 모드)를 무시한다. 또한, JK의 검출은 상기 GO 신호의 후반 샘플이 상기 BEGIN 신호에 의한 최근에 설정된 동기를 혼란시키지 않도록 상기 연속 펄스를 즉시 리세트시킨다.

더우기, 제10도에 도시된 바와같이, 1 바이트 지연 메카니즘(114)은 상기 판독 포인터(104)가 상기 기록 포인터(102)보다 매우 뒤져 있지만 상기 국부 클록에 의한 개시 신호의 초기 샘플이 앞서 지나간 프레임(토큰이나 데이타 프레임)의 후반 바이트를 빠뜨리지 않도록(이러한 경우는 그러한 프레임이 충분한 상호 프레임 갭의 아이들 기호에 의한 다음 개시 구분문자 기호쌍(JK)으로부터 분리되지 않은 경우(토큰 폐기는 통상적인 예임)) 상기 프레임 모드 SYNCHRO(110) 내에서 만들어진다.

제7도에는 1 상태 지연 기계가 룩-어헤드-룩-커런트 검출기(116)의 출력에 의존한다. 상기 1 지연 기계(114)는 1 바이트 지연만을 할수 있기때문에 상기 기록 포인터 및 상기 판독 포인터 사이에 과중한 분리를 방지할수 없다(상기 1 지연 기계(114)는 판독기/기록기 분리를 악화시키도록 아이들상에서 반드시 지연시킬 필요가 없다). 이론상, 상기 기록 포인터 및 상기 판독 포인터 사이의 분리가 3개의 저장 셀보다 작거나 같을 경우 바이트는 1 지연을 지닐지라도 빠지기 시작하는데, 이는 비정상적인 클록 스큐나 비정상적으로 긴 프레임으로부터 야기될 수 있다.

제10도에 제공된 논리를 반영해 보면, BEGIN 출력을 단정하는 1 지연 메카니즘(114)에 대한 통제는 다음과 같다.

상기 룩-어헤드-룩-커런트 검출 스킴(116)은 BEGIN 이 발생되기전의 사이클에 반복가능한 바이트(스터프 바이트가 포함됨)를 포함하는 메모리 코어(100)의 저장 요소(셀)를 상기 판독 포인터(104)가 판독하는 경우나, 또는, BEGIN 이 발생되는 다음 판독 사이클에 반복가능한 바이트를 포함하는 셀을 상기 판독 포인터(104)가 판독하는 경우를 체크한다. 상기 선택된 제어 바이트의 엔코딩에 따라 반복가능한 그러한 제어 코드가 또한 폐기될 수 있음에 유의하기로 한다. 상기 두 경우중 어느 한경우라도 사실인 경우, 이때 BEGIN은 샘플됨에 따라 발생되지만(즉, 반복가능한 바이트가 폐기된다.), 그러하지 않을 경우, 이때 BEGIN의 단정은 필요하다면, BEGIN이 발생되기전에 (즉, 반복할수 없는 바이트가 판독되기전에)한 바이트 시간을 대기한다.

상기 룩-어헤드-룩-커런트 스킴(116)의 도움으로, 상기 1 지연 메카니즘(114)은 스마트 장치(smarter)이다. 즉, 상기 1 지연 메카니즘(114)은 상기 기록 포인터(102) 및 상기 판독 포인터(104) 사이에 매우 많은 초기 분리를 야기시키도록 상기 개시 신호의 후반 샘플 상부에서 지연하지 않는다. 따라서, 상기 1 지연 메카니즘(114)으로 인해 토큰이나 프레임의 후반 바이트 다음에 단락이나 또 다른 프레임이 오는 경우 상기 토큰이나 상기 프레임의 후반 바이트가 빠지지 않게 한다.

또한, 상기 1지연 메카니즘은 증가된 처리량이나 고장 허용 한계에 대한 병렬 수신기의 동기 종속을 유지한다. 상기 동기 종속 형태에 관한 상세한 설명은 Perloff와 그의 동료 명의의 METHOD AND APPARATUS FOR THE SYNCHRONOZATION OF A CASCADED MULTI-CHANNEL DATA TRANSMISSION이라는 제목으로 1989년 8월 16일자 출원되어 계류중에 있으며 공통으로 양도되어 본 명세서에 합체된 미합중국 특허출원 제394,445호를 참조하여 입수될 수 있다.

제10도에 도시된 바와같이, GO 지연 메카니즘은 SYNCHRO 플립플롭의 불안정 윈도우내에서 국부 바이트 클록이 트랩됨과 아울러 클록 드리프트가 극소량일 경우 라인 상태 바이트의 불규칙한 빠짐을 방지하도록 연속 모드 SYNCHRO(112)에 내장된다.

그러나, BEGIN 신호가 발생하는 경우에서와 같이, 1 지연 메카니즘(114)은 상기 기록 포인터(102)및 상기 판독 포인터(104) 사이에 매우 많은 초기 분리를 야기시키지 않도록 충분히 스마트(smart)되어야 한다. 이는 판독 어드레스 GO 신호를 지연시키기 바로전에 판독 어드레스가 셀(2)상에 있는지를 체크하는 판독포인터(104)에 의하여 이루어진다. 그러한 관계성은 다음과 같다. 셀(3)의 내용이 셀(0)의 내용과 동일하고 상기 판독포인터가 셀(3)에 어드레스되는 경우, 이때는 상기 연속 신호의 첫번째 샘플동안 지연한다.

이는 상기 판독 포인터 논리가 셀(3)을 판독한 경우에 지연할 필요가 없거나 상기 판독 포인터가 빠르게 셀(0)을 판독하는 경우에 지연할 필요가 없다는 사실을 이용한 것이다. 셀(1)의 판독은 매우 느리게 처리되며, 상기 1 지연 메카니즘(114)이 한 깊이만 있기때문에, 본 발명자들은 더이상 개선할수 없다. 셀(0)의 내용이 셀(3)의 내용과 동일한 경우에, 이때 상기 판독 포인터(104)는 셀(0)을 즉시 판독하도록 셀(3)을 스킵(skip)하여 GO를 허여할수 있다. 어떠한 정보도 상실되지 않는다.

제9도에 도시된 바와같이, 저지(stall)메카니즘은 재중앙 집중 기화가 있기전에 연속모드에서 빠른 판독 포인터를 감속시키는데 사용된다. 상기 저지 메카니즘의 작동은 다음과 같다. 첫번째 사이클에서, 상기 판독 포인터가 탄성 버퍼의 셀(3)로부터 RBUS상으로 발생되는 반복 가능한 기호(I' 또는V')를 판독하는 경우, 이때, 80ns의 STALL 신호는 현재의 국부 클록 사이클에서 셀(3)을 다시 판독하도록 상기 판독 포인터(104)를 강제시킨다. 즉, GO 또는 BEGIN 아나 SPEC-REN 또는 PHY INV가 동시에 단정되지 않는 경우, 이때 80ns의 STALL 신호는 현재의 국부 클록 사이클에서 셀(3)을 다시 판독하도록 상기 판독 포인터(104)를 강제시킨다. 이때, 다음 사이클에서, 상기 판독 포인터(104)는 셀(0)로부터 판독한다. 상기 STALL 신호의 도움으로, 제어 바이트의 완만한 중복이 제공된다. 예를들면, 시퀸스(01230101...)를 판독하는 대신에, 상기 저지 메카니즘은 01233001...을 발생시킨다. 상기 저지 메카니즘은 또한 RBUS1 이나 RBUS2가 아닌 RBUS로부터 발생된 반복가능한 바이트 패턴을 데코드 시킨다. RBUS1이 상기 탄성 버퍼(32)의 연속부분에 대한 내용을 탭하는 반면에 RBUS2가 개시 영역의 내용을 탭하는 것에 유의하기로 한다. 상기 RBUS는 2개의 탄성 버퍼 부분인 RBUS1 및 RBUS2의 탭동작을 저지한다. 그러한 선택은, 순환 어드레스가 셀(3)에 있을 수 있으며 셀(3)이 이전의 반복가능한 데이타를 포함할수 있을지라도, 새로 설정된 판독 포인터 및 기록 포인터 분리를 저지하도록 상기 SPCE셀을 판독한 후에 발생하지 않게 하기 위하여 저지할 필요가 있다. 상기 SPCE 셀은 정상적으로 반복가능한 바이트를 포함하지 않는데, 그 이유는 JK가 처리되지만 신호 검출이나 클록 검출이 상실되지않는 한은 JK 다음의 바이트가 반복될수 없기때문이다. 이는 JK 및 신호 검출이 동시에 로우(low)전압 레벨로 됨에 따라 정상적으로 발생할수 없는데, 그 이유는 로우 전압레벨로된 신호 검출이 QLS에 의해 선행(그러나, 상기 로우 전압레벨로된 신호 검출이 리세트 시간에 발생할수 있음)되기 때문이다.

SMT가 리세트됨에 따라, 상기 기록 어드레스 포인터(102) 및 판독 어드레스 포인터(104)위치는 한정되지 않는다.

그러나, 여러 바이트 클록 사이클후에, 상기 탄성 버퍼(32)는 연속 모드로 되는데, 여기서 매번 4 바이트 시간에 한번이 재중앙 집중기회가 있게된다. 이러한 이유는 상기 SMT 리세트 요구가 유효한 동안 상기 라인 상태는 LSU(NSD)이기 때문이다.

NSD가 -ALS이므로, 이로 인해 상기 기록 포인터(102)는 탄성 버퍼셀(0)내에 기록하는 경우 동기 샘플 신호(CONTINUE)를 공급한다. 반면에, LSU(NSD)는 반복가능한 바이트로서 상기 탄성버퍼(32)에서 판독된다. 이러한 반복가능한 바이트가 탄성 버퍼 셀(3)로부터 판독되는 경우, 이때, 상기 판독 포인터(104)는 CONTINUE 신호의 샘플이 도달되지 않는 경우 하나이상이 바이트 시간동안 셀(3)상에서 저지한다. 상기 CONTINUE 신호의 샘플을 수신함으로 인해 상기 판독 포인터(104)는 이 판독 포인터(104)가 현재 어드레스되는 셀에 관계없이 셀(0)을 판독하도록 교체(yank)된다.

그러므로, 상기 판독 포인터(104)는 지연의 결정 범위내에서 상기 기록 포인터(102)를 추적한다.

제8도에 도시된 바와같이, 상기 기록 포인터(102)는 2비트 Johnson 계수기(118) 및 다소 단순하게 관련된 논리를 포함한다.

제9도에 도시된 바와같이, 판독 포인터(104)는 기본형 2 비트 Johnson 계수기(120) 둘레에 만들어진다는 점에서 유사하다. 대부분의 판독 신호는 감소된 노드 도달시간 설계에 대한 구성 스위치 선택 신호와 통합된다. Johnson 계수기는 완전히 자기 보정하는 잇점을 제공한다.

제8도를 참조하면, 상기 기록 포인터(102)를 갱신하는 통제는 다음과 같다.

a) (ILS/ALS) 또는 LSU(ILS/ALS)에 있는 경우,

JK가 다시 프레임을 이루게 된다면,

BEGIN 신호를 발생시키도록 START를 판독기측에 전송하라. 기록 펄스가 발생하는 경우 기록 포인터에 의해 현재 어드레스되는 탄성 버퍼 셀내에 포스트 데코더 출력, 즉 스터프 바이트를 기록하라. SPCE 을 지정하도록 다음 기록 어드레스를 세트시켜라. 상기 다음 기록 펄스가 발생하면, 상기 포스트 데코더 출력을 상기 SPCE 셀내로 기록하라. SPEC 셀내에 기록한 다음 수신 바이트 클록(데코더된)의 상승 에지가 입력될 경우, 탄성 버퍼 셀(0)에 상기 다음 기록 어드레스를 리세트시켜라. (상기 판독기 측상에 발생된 BEGIN 신호는 상기 기록기측 및 1 상태 지연 기계상에 발생된 START 펄스의 결과에 대한 조합이다.)

그러지 않다면,

ALS 또는 LSU(ALS)에 있는 경우,

상기 기록기 측으로 부터 상기 판독기 측에 전송되는 어떠한 특정 신호도 없다. 기록 펄스가 발생하는 경우, 기록기는 상기 기록 포인터에 의하여 현재 어드레스 되는 탄성 버퍼내에 포스트 데코더 출력을 기록한다. 현재의 셀내에 기록한 후에, 상기 수신 바이트 클록(데코드된)의 상승 에지가 입력될 경우, 상기 기록 어드레스를 순환적으로(0,1,2,3,0,1,2,3....)증분시켜라. 상기 증분 어드레스는 순환 버퍼를 제한한 범위내에 있다(이러한 모드의 동작은 프레임 모드를 한정한다). 그러하지 않은 경우,

상기 기록 펄스가 발생할때, 기록 포인터(102)는 상기 기록 포인터(102)에 의해 현재 어드레스된 탄성 버퍼내에 상기 포스트 데코더 출력을 기록한다. 상기 현재의 셀내에 기록한 다음 상기 수신 바이트 클록(데코드된)의 상승 에지가 입력되는 경우, 상기 순환 버퍼를 한정하는 범위내에서 상기 기록 어드레스를 증분시켜라. 그러나, 상기 기록 어드레스가 영(0)으로 갱신되는 경우, 상기 기록 포인터(102)는 상기 판독기 측에서 GO 신호를 발생시키도록 1.2바이트 길이의 연속(CONTINUE)펄스를 공급하는데, 이러한 시간에 상기 판독 포인터는 셀(0)로부터 판독하도록 교체됨으로써 상기 판독 포인터 및 기록 포인터 분리를 매번의 4 바이트 시간에 재생시킨다. 이러한 메카니즘은 JK가 ILS에서 수신될때까지 자체적으로 반복한다(이러한 모드의 동작은 CONTINUE 모드를 한정한다).

그러하지 않을 경우(신장-JK가 얻어지지 않는다.)

b) 상기 탄성 버퍼내에 기록될 바이트의 우선순위는(스터프 바이트)(-ALS 에세 V'｜I') ＞ (데이타｜제어 ｜혼합된 데이타-제어)인 정도이다. JK의 도달이 비동기적일 수 있으므로, 상기 스터프 바이트의 기록은 또한 비동기적일 수 있다. 상기 있을수 있는 데이타중 남아있는 모든 데이타는 중복할수 있다.

제9도를 참조하면, 상기 판독 포인터(104)의 어드레스를 갱신하는 통제는 다음과 같다.

a) 판독 어드레스는 상기 판독 포인터(104)가 상기 기록기측으로 부터 발생된 신호를, GO나 BEGIN으로 변화시키도록 수신할 경우 순환적인 갱신 동작이 발생된다. 상기 판독 어드레스는 매번의 국부 바이트 클록이 하강 에지상에서 증분된다.

b) 상기 기록측으로부터 BEGIN을 수심함에 따라, 상기 판독 어드레스는 ROM JK를 지정하도록 리세트된다.

c) 상기 BEGIN 신호가 종료되는 시점에서, 또다른 신호(SPEC-REN)는 상기 판독 포인터가 특정 RAM 셀로부터 판독하도록 발생된다. 상기 SPEC-REN 신호가 종료되는 시점에서, 상기 판독 어드레스는 탄성 버퍼 셀(0)을 지정하도록 셋트된 다음, 다음 BEGIN 신호가 도달할때까지 상기 판독 어드레스 다음에 순환 방식으로 증분된다.

d) 판독 포인터(104)가 탄성 버퍼 셀(3)로부터 반복가능한 바이트(V' 또는 I')를 바로 판독해 버린 경우, 이대 저지(STALL) 신호는 GO 신호가 기록기측으로부터 수신되지 않는 한 상기 판독 포인터가 셀(3)로부터 동일한 바이트를 다시 판독하도록 발생된다. 상기 판독 포인터가 셀(3)을 다시 판독한 다음에 GO가 수신 되지 않는 경우, 이때 상기 판독 포인터는 셀(0)에서 나온다. 다른 탄성 버퍼 셀로부터 반복가능한 바이트를 판독하는 것은 그러한 셀에서의 정지를 야기시키지 않는다. GO가 STALL 신호나 동시나 STALL 신호전에 수신되는 경우, 이때 GO는 지배적이다. GO가 진리인 경우, 이때 상기 판독 포인터는 탄성 버퍼 셀(0)로부터 판독한다. 이런후에, 상기 판독 어드레스는 판독 어드레스가 3에 도달할때까지 각 국부 바이트 클록의 하강 에지상에서 정상적인 방식으로 충분된다. 모든 경우에 있어서, 상기 판독 어드레스가 갱신된 다음에는 탄성 버퍼 데이타를 판독할 권한이 발생된다.

e) 상기 탄성 버퍼에서 판독될 바이트의 우선순위는 다음과 같다.

최상위 우선순위 (1)PHY-INV

(SMT-접속/리세트)

(2)특정 RAM 셀의 JK 나 SPEC-REN

(3)GO

(4)PHY-INV(EB-ERROR)

(5)STALL

최하위 우선순위 (1)연속 부분내용

제11도는 탄성 버퍼의 오버플로우/언더플로우 검출 스킴을 도시한 것이다. 언더플로우 및 오버플로우는 서로로부터 구별될수 없다. 상기EB-ERROR 플래그는 오버플로우/언더플로우 검출에 따라 세트되고 상기 PHY-INV(EB-ERROR) 바이트(상기에 기술됨)는 상기 구성 스위치(16)를 거쳐 상기 PLAYER(10)에 강제된다. 상기 EB-ERROR 플래그는 SMT에 의하여 판독되어 BEGIN 이나 CONTINUE 신호를 수신함으로써 탄성 버퍼(32)에서 클리어되는데, 이러한 점에서 상기 탄성버퍼(32)는 이러한 조건으로부터 자동적으로 회복한다. 상기 SMT 가 상기 플래그를 판독할 기회를 지니기 전에 EB-ERROR가 자체적으로 고정하는 것이 발생할수 있다. 그러나, 일단 상기 플래그가 상기 SMT 인터페이내에 저장되는 경우, 상기 플래그는 외부 소프트웨어가 상기 플래그를 클리어할때까지 기억된다.

상기 탄성 버퍼(32)의 여러 통제는 다음과 같다.

a) 상기 기록 포인터(102)가 셀(2)내에 기록을 이네이블하고 있는 경우나, 가장 이른 국부 바이트 클록 상승에서, 상기 판독 어드레스가 셀(2)에 지정되어질때 기록 포인터(102)가 셀(2)내에 기록을 이네이블하는 경우 상기 판독 어드레스가 상기 탄성 버퍼의 오버플로우/언더플로우 에러 플래그는 세트되어 상기 SMT 인터페이스에 등록된다. 오버플로우 및 언더플로우 사이에는 어떠한 차이도 없다. 내부적으로, 상기 플래그는 일단 상기 수신기(12)가 새로운 프레임을 수신하거나 연속 모드로 되는경우 리세트될 수 있다. 셀(2)과는 다른 어느 셀에서도 판독 포인터(104) 및 기록 포인터(102)의 불일치는 검출될 수 없다.

b) 언더플로우에 대한 여유도는(2번의 CMOS 게이트 지연 +5 비트시장 +LBC클록 스큐)이다. 오버플로우에 대한 여유도는 실재하지 않는다. 실제로, 불일치는 2번의 게이트 지연시간이 있고 나서야 비로서 검출될 수 있다. 그러나, 상기 탄성 버퍼는 오버플로우 방향에서 더 많은 여유를 지니게 설계된다.

본 명세서에 기술된 본 발명의 실시예에 대한 여러 변형에는 본 발명을 실시하는데 사용될 수 있다는 것을 이해하여야 한다. 이하에 첨부된 특허청구의 범위는 본 발명의 범위를 한정하고 이러한 청구범위에 내재하는 구조 및 방법 그리고 이들의 등가물은 본 발명에 포함되고자 의도된 것이다.

Claims (4)

1. 복수개가 순차적으로 배치되어 정보 문자를 저장하는 제1의 저장 요소를 구성하는 제1부분 및 복수개가 순차적으로 배치되어 정보 문자를 저장하는 제2의 저장 요소를 구성하는 제2부분을 포함하는 코어 메모리, 미리 결정된 기록 신호에 응답하여 상기 제1부분의 미리 선택된 제1의 저장 요소로부터 개시하는 코어 메모리에 정보문자를 순차적으로 기록한 것을 초기화하며 우선적으로 상기 미리 선택된 제1의 저장요소에 후속하는 제1부분의 저장요소를 통한 다음에 상기 제2부분의 순차적으로 배치된 저장 요소를 통해 순차적으로 연속하는 기록 포인터 및 미리 결정된 판독 개시 신호에 응답하여 상기 제1부분을 구성하는 순차적인 저장요소에서 미리 선택된 제1의 저장 요소에 앞서 미리 선택된 제2저장요소로부터 개시하는 코어 메모리로부터 정보문자를 판독한 것을 초기화하며 우선적으로 상기 미리 선택된 제2의 저장요소에 후속하는 제1부분의 저장 요소를 통한 다음에 상기 제2부분의 순차적으로 배치된 저장요소를 통해 순차적으로 연속하는 판독 포인터 수단을 포함하여, 네트워크 스테이션에 사용 가능하며 상기 스테이션에 의해 재 전송되도록 탄성 버퍼 저장 장치에 수신된 정보문자를 기록하는 것과 탄성 버퍼 저장 장치로부터 저장된 정보 문자를 판독하는 것을 동기시키는 탄성 버퍼에 있어서, a) 순차적으로 수신된 정보 문자의 비동기 샘플에 의하여 야기되는 정보 문자의 상실을 방지하는 동기 수단. b) 순차적인 정보 문자의 특수 특성을 겸출함에 따라 상기 탄성 버퍼의 제1부분에 기록 포인터 및 판독 포인터를 다시 중앙 집중시키는 수단. c) 미리 선택되 기준이 존재를 기초하여 상기 탄성 버퍼의 제1부분을 상기 판독 포인터를 다시 중앙 집중시키는 것을 지연시키는 지연 메카니즘을 포함하는 탄성 버퍼.
2. 제1항에 있어서, 상기 지연 메카니즘은 상기 판독 포인터가 상기 기록 포인터보다 매우 뒤져있지만 앞서있는 프레임이 프레임 상호간의 충분한 갭에 의하여 다음 개시 구분 문자와 분리 되지 않는 경우 국부 클록에 의한 판독 개시 신호의 초반 샘플이 상기 앞서있는 프레임의 후반문자를 빠뜨리지 않도록 다시 중앙 집중시키는 것을 지연시키는 수단을 포함하는 탄성 버퍼.
3. 제2항에 있어서, 선택문자가 상기 판독 개시 신호를 단정한 다음에 현재 또는 다음에 후속하는 클록 사이클내에서 판독되는 경우 상기 지연 메카니즘을 무시하는 룩-어헤드-룩-커런트(look-ahead-look-current) 검출기를 더우기 포함으로써, 상기 지연 메카니즘이 상기 개시 신호의 후반 샘플 상부에서 지연하지 않으며 상기 기록 포인터 및 상기 판독 포인터 사이에 너무 많은 초기 분리가 야기되는 것을 방지하는 탄성버퍼.
4. 제1항에 있어서, 상기 동기 수단은 상기 탄성 버퍼가 제2모드로 동작하는 경우 상기 기록 포인터 및 판독 포인터를 다시 중앙 집중시키며, 클록 드리프트가 국소량이지만 상기 제1동기 수단의 불안정 윈도우내에서 국부 클록이 트랩되는 경우 라인 상태 정보문자가 불규칙하게 빠지는 것을 방지하는 GO-지연 메카니즘을 포함하는, 제2동기 수단을 포함함으로써 다시 중앙 집중시킴에 따른 상기 기록 포인터 및 상기 판독 포인터 사이의 너무 많은 초기 분리를 방지하는 탄성 버퍼.