DE2538912C3 - Rechnergesteuerte Fernsprechzentrale - Google Patents

Description

Die Erfindung bezieht sich auf eine rechnergesteuerte Fernsprechzentrale nach dem Oberbegriff des Anspruchs 1.

In modernen Fernsprechzentralen wächst die Zahl der gleichzeitig zu bedienenden Fernsprechkanäle mehr und mehr an, was zu erheblichen Problemen führt, und zwar insbesondere hinsichtlich des Zugriffs zu den ankommenden und den abgehenden Kanälen, hinsichtlich der Steuerung des Koppelfelds, hinsichtlich der Flexibilität für eine schnelle Anpassung an Wünsche der Teilnehmer und hinsichtlich Zuverlässigkeit, Kostengünstigkeit und WartungsgünstigkeiL

Es sind Zentralen bekannt, die zwar gleichzeitig eine hohe Zahl von Kanälen bedienen können, hierfür jedoch sowohl raummuitiplexe Stufen als auch zeitmültiplexe Stufen verwenden, die geeignet miteinander verbunden sind. Derartige Zentrajen sind jedoch insofern nachteilig, als sie einen beschränkten Zugriff, eine erhebliche Komplexität der Schaltung und Verarbeitungsvorgänge, eine verminderte Flexibilität wegen ihres hybriden Aufbaus und Problerne hinsichtlich der Kosten, der Wartung und der Zuverlässigkeit aufweisen.

Zur besseren Beherrschbarkeit der Vielzahl der angeschlossenen Kanäle ist es bekannt (DE-OS 2111716), die eingehenden und die abgehenden Leitungen zu Gruppen zusammenzufassen, deren Signale je Gruppe über eine Supermultiplcxleitung einem Verbindungsspeicher eingegeben und von diesem an ein raummultiplexes Koppelfeid geliefert werden, dessen Ausgangssignale wiederum demuftiplexiert werden. Hierbei ist für jede eingehende Leitungsgruppe ein Verbindungsspeicher vorhanden, der gemäß seiner Kapazität jeweils die Signale eines Multiplexrahmens speichern kann. Der Verbindungsspeicher wirkt hierbei als Zeitlagenumsetzcr, jeder ankommende Kanal der Gruppe kann mit jedem Kanal der zum Koppelfeld laufenden Ausgangsleitung des Verbindungsspeichers unter Steuerung durch einen Umlauf-Adressierungsspeicher verbunden werden. Es handelt sich also um ein hybrides Zeit-Raum-Schaltnetzwerk mit den beschriebenen Nachteilen, also mit unvollkommenem Zugriff unter interner Blockierwahrscheinlichkeit.

Demgegenüber liegt der Erfindung die Aufgabe zugrunde, gleichzeitig eine sehr hohe Zahl von Fernsprechkanälen ohne interne Blockierung zu bedienen. Diese Aufgabe wird durch die im Anspruch 1 gekennzeichnete Erfindung gelöst,, die den Vorteil erbringt, daß sowohl eingangsseitige als auch ausgangsseitige Schieberegister durch zugriffsfreie Speicher ersetzt werden, die gegenwärtig billiger und hinsichtlich der großen Zahl von im gleichen Raum unterbringbaren Speicherzellen kompakter sind. Insbesondere ermöglicht es die paarweise Anordnung der Speicher in den Ausgangsschaitungen, sowohl beim Lesen als auch beim Schreiben einen alternierenden und damit stetigen Betrieb aufrechtzuerhalten, so daß die typische Zugriffszeit dieser Speicher nicht als störend empfunden wird. Es werden hierbei die PCM-Wörter über die Supermultiplexleitung in die ausgangsseitigen Speicher in der

Weise durchgeschallet, daß der dem jeweiligen Bit innerhalb eines Subzeittntervalls zugeordnete Speicherplatz der jeweiligen Ausgangsleitung zugeordnet ist und die ausgangsseitigen Speicher in zwei Hälften unterteilt ist, in die abwechselnd geschrieben und gelesen wird.

Weitere Vorteile, Einzelheiten und Weiterbildungen der Erfingung ergeben sich aus den Unteransprüchen und der folgenden Beschreibung eines bevorzugten Ausführungsbeispiels unter Bezugnahme auf die Zeichnung. Es zeigt

Fig. 1 einen Blockschaltplan der erfindungsgemäßen Fernsprechzentrale;

Fig.2 einen ins einzelne gehenden Blockschaltplan eines Einzel-Blocks //1 einer Eingangs-Zwischenschaltung//in Fig. 1; Ii

F i g. 3 einen ins einzelne gehenden Blockschaltplan eines Einzel-Blocks RCi eines Schaltnetzwerks RCIn Fig. 1;

Fig.4 einen ins einzelne gehenden Blockschaltplan eines Einzel-Blocks IUi einer Ausgangs-Zwischenschaltung/L/in F i g. I;

Fig.5 einen ins einzelne gehenden Blockschaltplan eines Einzel-Blocks CCl einer Zählerschaltung CC in Fig. 1:

Fig.6 ein Vergleichsschema der den Betrieb der 2'. Zentrale steuernden Steuersignale innerhalb eines Kanal-Arbeitsintervalls des Multiplexrahmens;

Fig.7 ein Vergleichsschema der den Betrieb der Zentrale steuernden Steuersignale innerhalb einer Bit-Zeit, wobei F i g. 7a sich auf die Zeit des ersten Bits m eines Kanals bezieht und Fig.7b sich auf die Zeit des letzten Bits desselben Kanals bezieht;

F i g. 8 bis 12 Schemen über die zeitliche Zu teifung der einzelnen Leiter zu den einzelnen Bits der Eingangsund der Ausgangskanäle, und zwar Fig.8 auf den r> Leitungen einer eingehenden Leitungsgruppe, Fig.9 auf Leitern innerhalb von Eingangsschaltungen, Fig. 10 auf Eingangsverbindungen zu einem Schaltnetzwerk, Fig. Il auf einer Supermultiplexleitung und Fig. 12 auf den Leitungen einer Ausgangsgruppe. w

Gemäß Fig. 1 gehen PCM-Leitungen in die Fernsprechvermittlung ein und von ihr aus. Diese Leitungen sind aus Gründen des Modulaufbaus in η eingehende Gruppen g\, gi...g„ und η ausgehende Gruppen g\, g'₂ ... g'n eingeteüt, von denen jede Grupp; 32 Leitungen ι > umfaßt. Eine Leitung hat gemäß einer Vereinbarung der europäischen Postverwaltungen jeweils 32 zeitmultiplex in einen Rahmen geschachtelte Kanäle von je 8 Bit, nämlich 30 Sprachkanäle, ekfnn Synchronisierkanal und einen SteuerkanaL leder Kanal hat also innerhalb jedes ^r> <> Multiplexrahmens 8 Bits, die in Serie während eines Kanal-Arbeitsintervalls einlaufen. Die PCM-Leitungen sind mit f bezeichnet, wobei ein erster Index die Nummer der Gruppe und ein zweiter Index die Nummer der Leitung innerhalb der Gruppe angibt ·· (Fig. 2).

Eine Eingangs-Zwischenschaltung //(Fig. 1) ist in η Blöcke eingeteilt, die parallel arbeiten. Die Zahl η der Blöcke gleicht der Zahl der Gruppen. Die Zwischenschaltung //führt die folgenden Funktionen aus: mi

— Multiplexieren und Bit-um-Bit-Serienumsetzen der Signale der in jeden Block einlaufenden PCM-Leilungen, die als bereits synchronisiert vorausgesetzt werden;

- Bitoktett-Parallclurmct/.ung; diese Parallelumsetzung betrifft jeden Kanql dieser Leitungen. Die Betriebsweise von // wird unter Bezugnahme auf F i g. 2 ausführlicher erläutert.

Ein Schallnetzwerk RCm Form eines zeitmultiplexen Koppelfelds ist mit Lese-Schreib-Speichern ausgestattet und führt gemeinsam mit einem nachfolgenden Multiplexer MX 1 die Funktionen eines Zeitlagenumsetzers aus. Es besteht aus π Blöcken RC \,., RCn, die über Verbindungen au a?,.. a_n mit den η Blöcken Hi .,.1In von //verbunden sind. In diesen η Blöcken RC1... RCn wird der Einschreibvorgang parallel durchgeführt, der Speichervorgang sequentiell durchgeführt und der Lesevorgang parallel durchgeführt. Die Betriebsweise des Schaltnetzwerks RC wird im einzelnen unter Bezugnahme auf F i g. 3 erläutert.

Das Schaltneizwerk RC wird von einer Adressierschaltung MI adressiert, die über eine Verbindung 1 die von einem elektronischen Vermittlungsrechner EL kommenden Schaltnachrichien empfängt, sie speichert und zu gegebener Zeit über eine Verbindung 2 zum Schaltnetzwerk RC weitergibt Adressierschaltiingen dieser Funktion sind in der elektronischen Vermittlungstechnik an sich bekannt.

Der Multiplexer MX 1 von an sich bekannter Art wählt die von den η Blöcken des Schaltnetzwerks RC über Verbindungen b\, ty>...b„ kommenden Daten aus und gibt sie ausgangssei tig auf einer Verbindung 3 ab, wobei er auf der Basis der speziellen Adressiernachrichten arbeitet, die vom Rechner EL ausgehen und von der Adressierschaltung Ml über eine Verbindung 4 kommen. Die Verbindung 3 arbeilet also als Supermultiplexleitung.

Eine Ausgangs-Zwischenschaltung IU besteht aus η Blöcken IUi... IUn, denen allen gleichzeitig über die Verbindung 3 die vom Multiplexer MX 1 kommenden, in Oktetten organisierten Daten eingegeben werden, und die sie in gegebener Zeit in Serie umsetzen, sie in PCM-Rahmen einsetzen und sie für die ausgehenden PCM-Leitungen in Gruppen g\ ...g'„ organisieren, die den Eingangsgruppen entsprechen. Die Betriebszeiten der Ausgangs-Zwischenschaltung IU sind so, daß ausgangsseitig mit den eingehenden Systemen synchronisierte PCM-Rahmen entstehen. Die Betriebsweise der Schaltung IU wird im einzelnen unter Bezugnahme auf F i g. 4 beschrieben.

Eine Zeitsteucrschaltung STerzeugt zwei Taktsignale CK und 5, von denen das Taktsignal CK die höchste der von den verschiedenen Schaltungen verwendeten Frequenzen hat und das Taktsignal S das Rahmensynchronisationssignal darstellt, das der Festlegung der Phasenbeziehungen dient, die zwischen den verschiedenen Blöcken der Vorrichtung herrschen. Die Verarbeitung dieses zweiten Taktsignals wird unter Bezugnahme auf F i g. 5 beschrieben.

Zum gesamten System gehört weiterhin eine ZählerschaHung CC, die die von der Zeitsteuerschaltung ßrempfangenen Taktsignale CK und S weiterverarbei* let. Die Zählerschaltung CC besteht aus η Blöcken CC 1... CCn in gleicher Anzahl, als Gruppen von PCM-Leitungen und als Blöcke von //, RC und IU jeweils vorhanden sind. Die Blöcke erzeugen jeweils Taktsignale Ui, U2...bzw. Unund Bi,B2...bzw.Bn, die an jeden der η Blocke der Ausgangs-Zwischenschaltung IU abgegeben werden. Außerdem erzeugt die Zählerschaltung CC ein Signal Y und eine Gruppe von Signalen WI, W2, W3, W4, W6, Wl, Wi, W9,diein ihrer Gesamtheit als V.'bezeichnet sind. Das Signal Y dient der Zeitsteuerung der parallel von den η Blöcken der Schaltung IU ausgeführten Operationen. Die Gruppe der Signale Wdient, wie noch beschrieben wird, der Feststelluna der eenauen Ooerationsohasen der

Eingangs-Zwischenschaltiing //, des Schaltnetzwerks RC und des Multiplexers MX i. Weiterhin gibt die Zählerschaltung CCfolgende Signale ab: ein Signal TC. das die einzelnen Kanal-Arbeilsintervalle (Zeitlagen) innerhalb des Mnliiplcxnthmens bestimmt, die im folgenden durch 7Cund die Kanalnummer identifiziert werden, also 7Cl, 7C2... 7C32 für den ersten, den zweiten... bzw. den 32. Kanal; ein Signal AfC, das während des Betriebs der Speicher des Schaltnetzwerks RC emc Bit-um-Bit-Schreibphase von einer 8-Bit-Spallen-Lesephase unterscheidet; ein Signal TB. das die Bitzeiten abtastet, die im folgenden durch TB und die Bitnummer identifiziert sind, also 700, 701. 702... 707 für das 1., das 2.. das 3.... bzw. 8. Bit. Alle diese Taktsignale werden später unter Bezugnahme auf die F i g. 6 und 7 verglichen und weiter veranschaulicht.

Der Block Hi gemäß Fig. 2 umfaßt zwei übliche Multiplexer AfX 2 und A/X3, von denen jeder mit bis zu

Signale dieser Leitungen Bit um Bit in Serie umsetzt, entsprechend dem Taktsignal WI(Fi g. 7a), das in einer Zeit, die kurzer ist als ein Bitzeitintervall 70, alle 16 mit den Multiplexern MX 2 und MX 3 verbundenen PCM-Leitungen abtastet. Als Ausgangssignal der Multiplexer tritt dann auf Leitern 5 bzw. 6 zu jeder Bitzeit die Serienfolge aller dieser Bits auf, und zwar mit einem Stellenwert entsprechend der zu diesem Zeitpunkt abgetasteten und den verarbeiteten Kanal betreffenden Bitzeit, also 700. 701, 702... Das Bit betrifft die 16 mit MX2 und mit AfA"3 verbundenen Leitungen. Beispielsweise führt während des Arbcits· Intervalls 4 (TC 4, F i g. 6) und der Bitzeit 0(TBO, Fig. 6, 7a) der Leiter 6 aufeinanderfolgend die ersten Bits (Bit 0. TB0) der Systeme f\.\i... ft.12; während der anschließenden Bitzeit (TBi) führt er ein gleichartiges serielles Signalbild für das zweite Bit (Bit 1) desselben Kanals 7C4 usw. Die Leiters und 6 speisen zwei Schreib-Lese-Speicher AfI bzw. Af2 mit einer Kapazität von mindestens 16 · 8= 128 Wörtern von I Bit,die während der Schreibphase durch 1-Bit-Wörter adressierbar und während der Lesephase durch 8-Bit-Wörter adressierbar sind. Derartige Speicher sind vom Fachmann leicht zu erstellen.

Die Speicher AfI und M 2 sind in 8 Zeilen und 16 Spalten eingeteilt, also so viele, als jeweils Bits pro Kanal vorliegen bzw. als Leitungen f über die Multiplexer MX2 und AfA"3 an die Speicher angeschlossen sind.

Im einzelnen speichert, wenn auf den gleichen Kanal Bezug genommen wird, die erste Zeile des Speichers AfI alle ersten Bits der 16 PCM-Leitungen /i.i.../i.ib. die in der beschriebenen Weise vom M"ltiplexer MX 2 abgetastet und über den Leiter 5 züge ihn werden. Die zweite Zeile speichert alle zweiten E ts derselben 16 Leitungen usw. bis zur 8. Zeile, die sämtliche letzten Bits der 16 Leitungen speicherL Der Speicher Af 2 führt die gleiche Operation durch. Hier speichert also zur selben Zeit und unter Bezugnahme auf den gleichen Kanal die erste Zeile alle ersten Bits der 16 Leitungen /i.17 -■- /ui, die vom Multiplexer MX3 abgetastet und über den Leiter 6 zugeführt sind. Die zweite Zeile speichert alle zweiten Bits usw.

Zwei UDN-Gatter P5 und P6 steuern den Durchtritt des von der Zeitsteuerschaltung 07(Fig. 1) abgegebenen Taktsignals CK. das den Schreibimpuls für die Speicher AfI und A/2 darstellt, wenn außerdem das Signal AfC(F i g. 7a) vorliegt. Dieses Signal AfC das von der Zählerschaltung CC (Fig. 1) abgegeben wird.

unterscheidet, wie schon gesagt wurde, die Bit-um-Bit-Schreibphase von der 8-Bit-Spalten-Lesephasc in den Speichern M \ und M 2.

Die Adresse zum Lesen und Schreiben in den

ί Speichern AfI und Af 2 wird gemeinsam von den Signalen 7ßund W2 geliefert, die von der Zählerschaltung CC kommen. Im einzelnen stellt das Signal TB (Fig. 6) die Kanalbitfolgc fest und adressiert dann die Speicher AfI und Af 2 Zeile um Zeile, und tastet das

ι« Signal W2 die 16 Leitungssysteme ab und adressiert dann die Speicher AfI und Af2 Spalte um Spalte. Während jeder vom Signal TB getasteten Bitzeit (0, 1, 2 ... 7) führt das Signal W2 zwei volle Abtastungen der Bits der 16 Leitungen durch. Das erste gleichzeitig mit

ι» dem Signal AfC durchgeführte Abtasten dient dem F.insehreiben in den Speicher und das zweite Abtasten dem Lesen aus dem Speicher. Wie später unter Bezugnahme auf F i g. 3 beschrieben wird, wird tatsächlich nur der Lcscvorgarig, acr währenu uc-r Bii/.cii 7 (TB 7) und gleichzeitig mit dem Signnl WA stattfindet, von den ausgangsseitig an die Zwischenschaltung // angeschlossenen Schaltungen ausgewertet.

Verbindungen 7 und 8. von denen jede wenigstens 8 Leiter umfaßt, gehen von den Speichern AfI und Af 2

.'Ί aus und führen während verschiedener Kanal-Arbeitsintcrvalle 7Cl, 7C2...7C32, Leitung um Leitung geordnet, jeweils alle die auf den gleichen Kanal bezogen η Wörter. F.ine beispielsweise Folge kann so aussehen:

7Cl:

7C2:

usw.

I. Kanal der I. Leitung
I. Kanal der 2. Leitung,
1. Kanal der 3. Leitung ...

1. Kanal der 16. Leitung;

2. Kanal der 1. Leitung,

2. Kanal der 2. Leitung ...
2. Kanal der 16. Leitung;

Die beiden Schaltungsketten MX 2-AfI bzw. MX3-M2 arbeiten parallel und synchron zueinander. Die Ausgangsverbindungen 7 und 8 bilden zusammen die Verbindung a\. die zum Block RCi des Schaltnetzwerks /?Cführt(Fig. I).

Der Block RCi des Koppelfelds umfaßt gemäß

••i F i g. 3 vier gleiche Schreib-Lese-Speicher M3. M4, M5 und A/6 von an sich bekannter Art. Jeder dieser Speicher hat eine Kapazität von wenigstens 8 · 32 = 256 Wörtern von 8 Bits. Jeder Speicher ist in 32 vertikale Bereiche C eingeteilt, nämlich so viele Bereiche, als Kanäle jeder PCM-Leitung vorhanden sind. Es sind die Bereiche C3, C4 und C5 z.T. bruchstückhaft in der Zeichnung angedeutet. Jeder Bereich C besteht wiederum aus 8 Spalten mit 8 Bits, also einer Spaltenzahl gleich Ά der 32 Leitungen jeder Gruppe. Im einzelnen empfängt der Speicher Af3 zu jedem Kanal-Arbeitsintervall die 8 Bits der Leitungen /i.i ...f\&, die sich auf diesen Kanal beziehen, so daß also die erste Spalte des ersten Bereichs die 8 Bits des ersten Kanals der ersten Leitung /jj erhält, die zweite Spalte

θο die 8 Bits des ersten Kanals der zweiten Leitung /_u, die dritte Spalte die Bits des ersten Kanals der dritten Leitung /u ... die achte Spalte die Bits des ersten Kanals der 8. Leitung f\g erhält und die erste Spalte des zweiten Bereichs die 8 Bits des zweiten Kanals der ersten Leitung /i.i, die zweite Spalte des zweiten Bereichs die Bits des zweiten Kanals der zweiten Leitung f\j erhält usw. Durch Anwendung dieses Prinzips sind im Speicher Af 4 die Bits der Leitungen fia.-.fut. im Speicher Af5

die Bits der Leitungen Λ.ιζ .· · 1,2? und schließlich im Speicher /V/6 die Bits der Leitungen f\n ... f\.n verteilt.

Vier UND-Gatter Pi, P2, P3 und P4 empfangen cingangsseitig die von der Zehnerschaltung CC'b/w. der Zcitsteuerschaltung BT kommenden Signale CK und ^r. Wb bzw. W9 (Fig. 7b). Das Signal CK kann zum Ausgang jedes dieser Galter durchtreten und als Schretfcimpuls für die Speicher /W3, A/4. A/5 und A/6 dienen, sofern das Signal Wb für die Galter P1 und P3 oder das Signal W9 für die Gatter P2 und P4 anliegt. Als Folge dieser Signale sind die Speicher M3-M5 und A/4A/6 während der Schreibphase zwei und zwei parallel gekoppelt.

Von zwei üblichen Miiltiplexcrn MX4 und MX 5 wird MX4 von dem von der Zählerschaltung CC kommen- li den Signal W4, das die Schreib- und die Lesephase für die vier Speicher /V/3 bis /V/6 lastet, und der Multiplexer MX 5 von einem von MX 4 kommenden Signal auf oiüciii Lciici i3 gesteuert, wie noch gezeigt wird. An den Hingängen des Multiplexers MX4 liegen das Taktsignal W 3 (Fig. 7b). das von der Zählcrschaltung CC kommt und der Schrcibadressc von /V/3, M4, /V/5 und M6 entspricht, und ein von der Adressierschaltung Ml (Fig. I) kommendes Signal an. das den Leseadressen dieser Speicher entspricht. Ausgangsseitig gibt _> > MX 4 auf dem Leiter 13 und einem Leiter 14 zwei Gruppen von Adressiersignalcn ab: Die Gruppe auf dem Leiter 14 stellt den als gemeinsame Adresse dienenden Teil dar, der gleichzeitig den Speichern /V/3. A/4. M5 und Mb sowohl während der Schreib- als auch in währt .id der Lesephase eingespeist wird, während die andere Gruppe am Leiter 13 den verbleibenden Teil der Adresse darstellt, der nur für die Lesephase dient und zur Wahl eines beliebigen der Ausgänge der Speicher M3, /V/4oder /V/5, Mb verwendet wird. r>

Diese Speicher empfangen von der Verbindung ;(, über die Mehrzahl der Leiter der Verbindungen 7 und 8 vom Block //1 kommenden Daten, die in gleicher Ordnung und so gespeichert werden, daß jeder Kanal jeder Leitung stets die gleiche .Speicherposition innehat, in Die selben Daten, die zuvor gespeichert und vom Adressensienal am Leiter 14 ausgewählt u-nrHcn κ\πΛ das nur einem Teil der auf der Verbindung 2 liegenden Daten entspricht und die Schaltbefchlc der Adressierschaltung MI(F i g. 1) bringt, liegen auch auf Verbindun- ■»'· gen 9, 10, 11 und 12 als Ausgangssignale von /V/3. M 4. /V/5 bzw. Mb. Im einzelnen findet das Schalten durch Lesen während der Zeitphase statt, die einem festgelegten Kanal eines ausgehenden Systems zugeordnet ist. wobei der Inhalt auf einen Kanal einer -ίο eingehenden Leitung bezogen ist.

Die Speicher A/3. A/4. A/5 und A/6 arbeiten während der Lesephase parallel und synchron zueinander.

Der Multiplexer MX5 wählt für seine Ausgangsverbindung b\ gemäß dem vom Multiplexer MX4 über den Leiter 13 empfangenen Signal einen seiner vier Eingänge, die den von den Speichern M3, M4, A/5 und A/6 kommenden Verbindungen 9, 10, 11 bzw. 12 entsprechen. Die Gesamtheit der Speicher A/3, A/4. M5 und A/6 und der Multiplexer MX5 arbeiten während der Lesephase wie ein einziger Speicher, der durch die Adressiersignale auf den Leitern 13 und 14 vereinigt adressiert wird. Dieses gewählte System ermöglicht eine beste Modularität und Verwendung der Speicher M3. Af4, A/5 und M6, die die teuersten Bestandteile der Schaltung sind.

Die vom Multiplexer MX 5 über die Verbindung b\ abgegebenen Signale werden an Eingangsklemmen des Multiplexers MX 1 (F i g. I) angelegt.

Die Schaltung des Blocks IU \ umfaßt gemäß F i g. 4 vier Schreib-Lese-Speicher M 7, M8, A/9 und M 10, die den Speichern A/1 und M 2 nach F i g. 2 gleichen, weiterhin zwei 16-SteIlungs-Multiplexer MXb und MX 7 von an sich bekannter Art, zwei 2-Stellungs-Multiplexer MXB und MX9, zwei 16-Bit-Schieberegister RSl und RS2 mit Serieneingang und Parallelausgang von an sich bekannter Bauart und zwei 16-Bit-Pufferregister RPI und RP7 mit parallelem Eingang und parallelem Ausgang von an sich bekannter Art.

Wiegesagt, führt die Verbindung 3 (F i g. I) die auf die Verbindungen b\, fa ... b_n. die die Eingänge für den Multiplexer MX 1 bilden, bezogenen 8-Bit-PCM-Wörtcr (Sprcchokletls), und zwar in der für den Multiplexer MX 1 durch die Adressierschaltung Ml über die Verbindung 4 festgelegten Reihenfolge. Die auf der Verbindung 3 liegenden Signale werden parallel zu allen Blöcken IUi, IU2... IUn der Ausgangs-Zwischenschaltung IUgeleitet. Speziell in bezug zum Block IU 1 (Fig. 4) werden die auf der Verbindung 3 liegenden Signale gleichzeitig /.u den vier Speichern A/ 7 bis M 10 geleitet.

Die Multiplexer MX8 und MX9 werden auf ein gemeinsames Auswahlsignal Bi (Fig. 6), das von der Zählcrschaltung CC kommt, alternativ auf einen ihrer beiden F.ingänge geschaltet, die die Signale Y bzw. Ui führen, die von der Zählerschaltung CC bzw. von deren Block CCI (Fig. I) kommen. Das Signal Y entspricht den Lescadresscn und das Signal U 1 den Schreibadressen.

Das vom Multiplexer MX 8 über eine Verbindung 114 ausgehende Signal läuft zu den Speichern A/7 und /V/9. Das vom Multiplexer MX 9 ausgehende Signal wird über eine Verbindung 15 zu den Speichern A/8 und M 10 geleitet. Die Multiplexer MXS und MX9 sind so geschaltet, daß. wenn das Signal 111 auf der Verbindung 114 liegt, das Signal V auf der Verbindung 15 liegt und umgekehrt. Es führen dann, während die Speicher /V/7 und /V/9 ihre Schreibphase haben, die Speicher A/8 und M in Hin 1 pconhoco ._■■_·.; ._jnc) iirrvekchr:.!~ eir.rclricr. ir.: der genaue Schreib-Zcitpunkt in den Speichern M 7 und A/9 durch ein Signal W7 (Fi g. 6). das vom Block CC 1 kommt, und in den Speichern Λ/8 und A/10 durch ein Signal VV8 (Fig. 6), Jas vom Block CCl kommt, gegeben. In den Speichern M 7 bis A/ 10 werden die über die Verbindung 3 kommenden PCM-Wörter Oktctt um Oktctt gespeichert und laufen auf entsprechenden Verbindungen 16, 17, 18 und 19 gemäß den schon beschriebenen Schreib- und Lesesignalcn aus.

Ein Signal X3 (F"ig. 6), das von der Zählerschaltung CC kommt, setzt den Multiplexer MXb (Fig.4) auf diejenige der Eingangsverbindungen 16 oder 17 entsprechend dem Speicher A/7 oder A/8. der in der Lesephase ist. Ein zweites Signal Xi (Fig.6). das ebenfalls von der Zählerschaltung CC kommt, ermöglicht die zeitlich aufeinanderfolgende Abtastung der acht Leiter der Verbindung 16 oder 17, die auf die 8 Bits jedes gespeicherten Worts bezogen sind. Wenn MXb auf einen dieser Leiter geschaltet ist, der sich auf diese Verbindungen bezieht, so ermöglicht das Spaltenadreßsignal Ydas Lesen aller 16 Bits der auf diesen speziellen Leiter bezogenen Speicherzeile.

Über einen Leiter 20 gibt der Multiplexer MXb in Reihe ausgangsseitig an das Schieberegister RS1 die 16 Bits gleichen Stellenwerts ab, die auf die aus den 16 ausgehenden PCM-Leitungen Λ.ι-·· Λ.16 bestehende

Hälfte der ersten Gruppe^'] bezogen sind. Diese 16 Bits werden innerhalb einer Bitzeit über eine Verbindung 22 parallel zum Pufferregister RPX übertragen, von dem sie parallel zur vom Signal X 2, das von der Zählerschaltung CC kommt, abgetasteten Zeit abgenommen werden und über die Leitungen /"Ί.ι, f'\j, Γι,κ, weggeleitet werden.

Die vom Multiplexer MX 7, dem Schieberegister RS 2 und dem Pufferregister RP2 sowie zugehörigen Verbindungen 21, 23 gebildete Kette arbeitet in der gleichen Weise wie die vom Multiplexer MX β, dem Schieberegister RSX, dem Pufferregister RPX und den Verbindungen 20 und 22 gebildete Kette.

Um einen genauen Synchronismus der Bitzeiten der in die Vorrichtung eingehenden und der von ihr ausgehenden PCM-Leitungen zu erhalten, so daß die Bitzeit der O-ten Stelle der eingehenden Leitungen der Bitzeil der O-ten Stelle aller ausgehenden Leitungen entspricht, sind die die Bitabnahme von den Speichern /V/7, MS, M9, M XO steuernden Signale M I, X X, B 1, X 3 um eine Bitzeit in bezug zum Signal X 2 vorweggenommen, wie in Fig. 6 gezeigt ist. Diese Forderung ist, wie dem Fachmann erkennbar ist, erfüllbar, da im Betrieb die Vorrichtung sequentiell arbeilet.

Der Block CCl umfaßt gemäß Fi g. 5 eine monostabile Schaltung MNX, die entsprechend jeder positiven Flanke des als Eingangssignal von der Zeitsteuerschaltung BT empfangenen, als Rahmensynchronisationssignal dienenden Taktsignals S auf einem Leiter 25 einen Impuls erzeugt, der kürzer ist als die Periode des Haupt-Taktsignals CK. Dieser Impuls stellt einen nachfolgenden Zähler C/vor Beginn einer Zustandsänderung auf Null, wie noch beschrieben wird.

Der Zähler CJ ist ein an sich bekannter Ringzähler, der automatisch in die erste Zelle den komplementären Wert des Inhalts der letzten Zelle einträgt. Dieser Ringzähler CJ teilt jede Bitzeit in eine bestimmte Zahl von Elementarschriltcn, deren Länge der Periode des Taktsignals CK (Fig. 7) entspricht, das er an einem seiner Eingänge empfängt, und wird zu Beginn jeder Rahmenzeil rlif Hiirrh iUiy F"'-~.rü dos Signals ί bcr.;:."""! wird, durch den von der monostabilen Schaltung MN 1. die insbesondere ein Flip-Flop sein kann, erzeugten Impuls auf Null gestellt. Die Zahl der Elementarschrittc hängt von der Zahl der PCM-Leitungen ab. die von jedem der beiden Speicher der Blöcke Il X ... Hn verarbeitet werden, und beträgt also hier Ib. Der Nummernkode dieser abgetasteten Elementarschrittc (Fig. 7a) bildet das Ausgangssignal auf einer Verbindung 27.

Ein Schieberegister RS3 (Fig. 5) arbeitet als numerische Verzögerungsleitung und hat eine Anzahl von Zellen in Abhängigkeit von der Laufzeit des Zählers CJ. Ein synchroner Binärzähler CB erzeugt die auf die Bitzeiten 77? (Fig.6) und Kanal-Arbeitsintervalle 7"C innerhalb jedes Rahmens bezogenen Phasen oder Schritte. Eine logische Dekodierschaltung CD erzeugt entsprechend den logischen Signalen, die sie an ihren beiden mit dem Ringzähler C/bzw. dem Binärzähler CB verbundenen beiden Eingangsklemmen empfängt, an ihren Ausgangsklemmen die mit den Bezugszeichen W, Y. UI, MC, X bezeichneten Signale, deren Zeitverhalten in den F i g. 6 und 7 dargestellt ist.

Wie bereits erläutert wurde, besteht das Signal Waus einer Gruppe von Signalen Wi, W2, W3,"W4. W6, WT. WW, W% die von den Schaltungen der Eingangs-Zwischenschaltung U(Wt, W2), vom Schalt-

netzwerk RC (WX W4, Wft, WS) und von den Schaltungen der Ausgangs-Zwischenschaliung IU(W7, WS) gebraucht werden. Das Signal Y und das Signal UI dienen dem Block ILJ X der Ausgangs-Zwischenschaltung IU als Adresse zum Schreiben und Lesen mit den entsprechenden Speichern, wobei das Signal VaIIc Blöcke /t/ betrifft. Das Signal WC(Fig. 7 und 2) wird von Schaltungen der Eingangs-Zwischenschaltung // gebraucht und die Signale XX, X2. X3 von der Ausgangs-Zwischenschaltung IU.

Im folgenden wird der Betrieb des erfindungsgemiißen .Schaltsystems unter Bezugnahme auf die Figuren näher erläutert.

Wie bereits unter Bezugnahme auf Fig. I dargelegt wurde, sind die PCM-Wörtcr der Leitungen jeder der eingehenden Gruppen g\, gi... g„ synchronisiert, d.h. die gleichnamigen Bits gleichnamiger Kanäle sämtlicher eingehender PCM-Leitungen treffen nach der Ordnung synchronisiert ein. Die folgende Beschreibung be· schränkt sich auf die Beschreibung der Verarbeitung der Signale der PCM-Leitungen der Gruppe g\. dasselbe gilt jedoch für alle anderen PCM-Leitungen, die auf die anderen Gruppen g>. g\... g„ bezogen sind. Hierbei ist nur der Index zu ändern. Aus diesem Grund beschränkt sich die Beschreibung auch auf die Erläuterung der Blöcke //1 von //. RCX von RC. MX X, IU X von /{/und CCl von CC.

Die jedem der 32 Kanäle aller PCM-Leitungen. die mit der Vermittlung verbunden sind, zugeordneten Zeilen, nämlich die Zcitlagcn oiler Kanal-Arbeitsintervalle, werden durch das Signal TC getastet, das vom Binärzähler CH(F" ig. 5) kommt, und sind mit 7"Cl. 7"C2. TCi. TC 4. TCS... TC i2 bezeichnet, wobei die Indexzahl die zu einer bestimmten Zeit allen PCM-I.ei-Hingen, die als bereits synchronisiert vorausgesetzt werden, zugeordnete Kanalnummer angibt. Zur größeren Klarheit bezieht sich die folgende Beschreibung auf das Beispiel des speziellen Falls einer Verbindung zwischen dem 4. Kanal (C 4) der eingehenden PCM-I.eitung f_u. die zur l.eiiungsgruppc g\ (Fig. I. 2) gehört, mit dem 7. Kanal (C7) der ausgehenden PCM Lc:!::ng i\ ,... die /;;r !.^Μΐ.ιι^^ιιιμι.ν g\ \v i g. 4) gehört. Es wird deshalb das auf den 4. Kanal bezogene Arbeitsintcrvall TC4 betrachtet.

Zur Zeit TBO. also beim ersten der 8 Bits der Kanüle des Arbeitsintervalls TC4 (Fig. 6). schaltet das Signal Wl (Fig. 7) in Libereinstimmung mit jedem innerhalb von Schritt 0 mit 15 liegenden Elementarschritt, der auf der Verbindung 27 (Fig. 5) getastet wird, den Multiplexer MX2 (Fig. 2) auf alle seine mit den Leitungen /Ί.ι ... f\_M verbundenen Eingangsklcmmen, so daß nacheinander alle Bits des O-ten Stellenwerts der 4. Kanäle dieser Leitungen /i.i... f_Ub auf den Ausgangsleiter 5 des Multiplexers MX 2 durchgeschaltet werden.

Der Speicher M X empfängt die Bits dieses Stellenwertes und speichert sie gemäß den von den Signalen W2 und TB gelieferten Adressen und in Anwesenheit des Signals MC in den ersten Zellen aller Spalten von M X. Wie im einzelnen dargestellt, führt der Speicher während der ersten 16 Elementarschritte (Fig. 7) jeder Bitzeit TB das Einschreiben aus, und zwar auf den vom Zustand I des Signals MCempfangenen Ansteuerimpuls hin, entsprechend der gemeinsam von den beiden Signalen W2, das die 16 Spalten von M X abtastet, und Bitieitsteuersignal TB₁ das das Bit-um-Bit-Adrcssicren durchführt, gelieferten Adresse.

Der gleiche Vorgang wird zum Speichern der folgenden 7 Bits des 4. Kanals aller Leitunecn Λ ■.. _ Λ ...

in den folgenden Zeilen des Speichers Λ/ 1 durchgeführt. Im einzelnen hat zur Bitzeit TB 7 beim Elemcntarschritt ;b (Verbindung 27) der Speicher M 1 alle Bits der 4. Kanäle aller beteiligten Leitungen gespeichert.

Wie für die vorhergehenden Bitzeiten, so wird auch für die letzte der Speicher M 1 in der Zeit ausgelesen, die zwischen dem 17. und dem 32. Elemenlarschritt liegt, entsprechend der durch den Wert 0 des Signals MC gegebenen Ansteuerung. Wie gesagt, hat das auf die vorhergehenden 7 Bits bezogene Auslesen kein Ergebnis erbrachi. da die nachfolgenden .Speichereinheiten noch nicht für deren Empfang bereit waren. Im Gegensatz hierzu wird durch das Erreichen des achten Biis das Spalte um Spalte parallel erfolgende Auslesen des vollen Bitoktetis der 4. Kanäle der !6 Leitungen im Speicher M1 anschließend für das gleichzeitige Speichern aller 8 Bits in den zugeordneten Stellen der Blöcke RCX des.Srhaltnrt/u.rrUs »('verwende¹..

Der Speicher .V/2 arbeitet in gleicher Weise in bezug auf die Leitung' η Ai,; ... f, ,,.

Offensichtlich müssen alle diese Vorgange zum Einstellen der Multiplexer MX 2 und MXi und zum Speichern der Kanalbits für alle die J2 betrachteten Leitungen der Gruppe g\ und parallel hierzu für alle die anderen Gruppen^ · · .gn in den Speichern Λ/1 und M2 innerhalb eines Kanal-Arbeitsintervalls durchgeführt werden. Es werden dann die 8 auf die 4. Kanäle bezogenen Bits aller Leitungen drr Gruppe g\ — und gleichzeitig auf den anderen Verbindungen </_>. a\...a_n alle die 8 Bits tier 4. Kanäle für alle anderen Cjnippen g;... g„ — gemäß einer geordneten Reihenfolge auf der Mehrzahl von Leitern 7 und 8 der Verbindung a\ parallel abgegeben.

Während des nächstfolgenden Arbeitsintervalls TC5 werden die gleichen Vorgänge für die 8 auf die 5. Kanäle, deren Kanalnummer bei allen betrachteten Leitungen gemeinsam ist, bezogenen Bits laufend für die Speicher /V/1 und Λ/2 wiederholt, da das Zeileneinschreiben für einen gegebenen Kanal automatisch das Ausräumen der vorher gespeicherten, juf den vorhergehenden Kanal bezogenen Daten mit sich bringt.

tu Beginn der Auslcsphase für die Speicher M t und M2, stets während des Arbcitsintervalls TC4. erreichen die 8 Bits des 4. Kanals der Leitung f\ , die Speicher Λ/ 3 und M4 (Fig. 3) gleichzeitig über die Mehrzahl der Leiter 7 der Verbindung ;f|. Diese 8 Bits werden im Speicher Λ/3. und zwar speziell in der ersten Spalte des dem 4. Kanal zugewiesenen Bereichs CA gespeichert. und zwar auf der Basis der am Leiter 14 vom Multiplexer MX 4, der vom Signal WA eingangsseitig auf das Signal W 3 (Fig. 7) geschaltet ist, gelieferten Adresse und der vom Gatter Pl (Fig. 3). das vom Signal W6 auf Durchlaß des Taktsignals CK gesteuert ist, gelieferten Schreibansleuerung. Gleichzeitig werden die 8 parallelen Bits des 4. Kanals der Leitung fin im Speicher M5 auch in der ersten Spalte des dem 4. Kanal zugewiesenen Bereichs CA gespeichert, und zwar auf der Basis der am Leiter 14 liegenden Adresse und der vom Galtet P3, das durch dieselben Signale wie das Gatter PX betätigt wird, gelieferten Schreibansteuerung.

Wie bereits gesagt, werden die Gatter PX und P3 aufgrund der Änderung des Signals W% zu 0 hinsichtlich des Durchtritts des mit dem Taktsignal CK verbundenen Schreibimpuises während des Elementarschritts 24 (Fig.7) geschlossen, nachdem die Verarbeitung aller acht 4. Kanäle, die auf den ersten 8 Leitungen Au... Ai₈ übertragen werden, mit dem Multiplexer MX2 (F i g. 2)

verbunden sind und den Speicher /V/3 (Fig. 3) auf der Verbindung 7 erreichen, sowie der acht 4. Kanäle, die auf den ersten 8 Leitungen Au;... Au4 übertragen werden, mit dem Multiplexer MX3 (Fig. 2) verbunden sind und den Speicher A-/5(Fi g. .3) auf der Verbindung 8 erreichen, durchgeführt ist. Im Gegensatz hier/.u werden dann die Gatter /'2 und PA durch das Signal W9 auf Durchlaß gesteuert und übertragen das Schrcib-Taktsignal CK für die Speicher MA und M6, die die 8 Bits der 4. Kanäle CA der verbleibenden Leitungen Ai.» ... Ai.n, bzw. Ai...-,... Ad.» empfangen.

Das Aufteilen der I'CM-Wörter der Leitungen Αι.; ... Ai.ih und Ai |7... Ai ).> auf die beiden Speicherpiiare Mi-MA und M 5-/V/6 hängt von den Modulkriterien ab und erlaubt eine höhere Flexibilität im Fall einer iinterbestücklen Vermittlung. Wenn es beispielsweise genügt, acht Leitungen in g\ zu gruppieren, so würde der Block RCi des .Schaiinci/wCi k> RC in gleicher Weise nur mit dem Speicher M 3 arbeiten.

Wie gesagt, wird das Umschalten zwischen den Kanälen dadurch durchgeführt, daß jedesmal während des betreffenden Kanal-Arbcitsintervalls der Inhalt der entsprechenden Kanäle in geeignete Speicher eingeschrieben wird und anschließend während des Arbeitsintervalls des gerufenen Kanals der Inhalt des rufenden Kanals ausgelesen wird. Allgemein wird für eine Sprechverbindung der Inhalt des gerufenen Kanals während eines Arbeitsintcrvalls des rufenden Kanals gelesen. Da das durchzuführende Schalten vom Rechner der elektronischen Vermittlung, in der das erfindungsgemäße System eingesetzt ist. bestimmt wird, ist es immer der Rechner, der ilen Befehl zum Lesen des geeigneten Kanals während der geeigneten Zeit gibt.

In der betrachteten Verbindung (F i g. I) überträgt die Adressierschaltung Ml von der Verbindung \ den Befehl, für die .Sprechverbindung in den Speichern M3 und A-/4(Fig. i) des Blocks RC \ des Schaltnetzwerks RC {Fig. I) während des Arbeitsintervalls TC7 den Inhalt des 4. Kanals (CA) der Leitung Au und während des Arbcitsintervalls 7C4 den Inhalt des 7. Kanals (C7) der Leitung ΑΊ i> /11 lesen. Die Adressierschaltung Ml transkodiert entsprechend bekannter Technik de" auf der Verbindung 1 vom Rechner EL empfangenen Befehl, gibt zur rechten Zeil auf der Verbindung 2 die für diis .Schaltnetzwerk RC notwendigen Leseadressen ab und stellt über einen Befehl auf der Verbindung 4 den Multiplexer MX I auf diejenige Verbindung b, die als Konsequenz der auf der Verbindung 2 gelieferten Adresse die Bitauslcsung bringt.

Die Folge der Auslesung der Speicher der verschiedenen Blöcke der Ausgangs-Zwisehenschaltung /Ufür die verschiedenen Kanäle aller 32 Leitungen der π ausgehenden Gruppen g\...g'„ ist folgendermaßen festgelegt: Kanäle der ersten Leitung A'_u der ersten Gruppe g'\, Kanäle der ersten Leitung A2.1 der zweiten Gruppe gΊ .., Kanäle der ersten Leitung /'„., der letzten Gruppe g'„; Kanäle der zweiten Leitung A'u der ersten Gruppe #'1, Kanäle der zweiten Leitung f'22 der zweiten Gruppe g'i..^ Kanäle der zweiten Leitung Ap 2 der letzten Gruppe g'„; usw. bis zur 32. Leitung A'„_J2 der letzten Gruppe g'„.

Ersichtlich berücksichtigt die Adressierschaltung Ml (Fig. 1) diese festgelegte Reihenfolge der ausgehenden Leitungen und organisiert bei Bedarf das Auslesen der in den Speichern des Schaltnetzwerks ßCgespeicherten Daten. Gemäß dem speziellen hier zugrunde gelegten Beispiel, wonach der 4. Kanal der Leitung Au mit dem 7. Kanal der Leitung ΑΊ i? zu verbinden ist. wird Hpr

Lesebefehl für das auf den 4. Kanal von f\.\ bezogene Bitokteit, das in den Speicher M3 eingeschrieben ist, während des Kanal-Arbeitsintervalls TC7 der ausgehenden Leitung f'u2 gegeben, wobei die für die Schaltungen charakteristischen Laufzeiten berücksichtigt werden, wie poch beschrieben wird.

Später wird dieses Bitoktett über die Verbindung b\ zum Multiplexer MXi geleitet, der das von der Adressierschaltung Ml über die Verbindung 4 kommende Stellsignal empfangen haL Von MX 1 läuft das Signal zu sämtlichen Blöcken IUi... IUn der Ausgangs-Zwischenschaltung IU, die einzeln angesteuert werden, um dieses Signal entsprechend dem von den Taktsignalen U 1 bis Un(Fi g. 1) bestimmten Abtasten aufzunehmen. Da das Signalbild der zitierten Signale in jedem Kanal-Arbeitsintervall identisch wiederholt wird, entspricht das Arbeitsintervall TC7 dem Arbeitsintervall TC 4 gemäß F i g. 6.

Nachdem das Signal W 4 (Fig.3, 6) den Pegel 0 angenommen hat, was »Lesen« bedeutet und den Multiplexer MX 4 auf den mit der von MI kommenden Verbindung 2 verbundenen Eingang stellt, stellt, wie sich aus den vorhergehenden Betrachtungen ergibt, jede auf der Verbindung 2 liegende Adresse, die vom Anfang des Arbeitsintervalls eines festgelegten Kanals an läuft, das Oktett fest, das. nachdem es aus dem Schaltnetzwerk RP in der durch diese Adresse identifizierten Zelle ausgelesen worden ist, in der Ausgangs-Zwischenschaltung IU gespeichert wird. Die Speicherungs-Raumeinteilung in der Zwischenschaltung IU entspricht der zeitlichen Folge der Oktettauslesung in RC.

Dies bringt mit sich, daß das erste im Schaltnetzwerk RC gelesene Oktett zu Beginn der Rahmenzeit eines festgelegten Kanals in der ersten Spalte des Speichers M 7 (F i g. 4) von IU1. das zweite Oktett in der zweiten Spalte desselben Speichers, das 15. Oktett in der letzten Spalte von M 7, das 16. Oktett in der ersten Spalte von M 9 und das 32. Oktett in der letzten Spalte von M 9 gespeichert werden. Diese Schreibvorgänge werden durch die Impulse des Signals W7 gesteuert.

Im nächsten Kanal werden die gleichen Operationen in gleicher Weise für die Speicher MS und M10 durchgeführt, die von den Impulsen des Signals WS angesteuert sind. Der Operationswechsel zwischen den beiden Speicherpaaren, die von den beiden Signalen W7 und H^8 gesteuert werden, ist bereits unter Bezugnahme auf F i g. 4 erläutert worden.

Im beschriebenen speziellen Fall wird zum Kanal-Arbeitsintervall TC7 und zu dem durch die Änderung des Signals WS gegebenen Zeitpunkt dieses Bitoktett im Speicher WIO (Fig.4) des Blocks IU\ von IUgemäß der Schreibadresse U1 gespeichert, c e vom Multiplexer MX9 geliefert wird, der seinerseits durch das Signal Bi (Fig.6), das von der Zählerschaltung CC kommt, eingestellt wird.

Wie bereits beschrieben, wird in die Speicher M 7 bis M10 nach F i g. 4 entsprechend einer festgelegten Folge eingeschrieben, die von den Signalen W7 und WS auf der Basis von Adressen getastet wird, die durch das von CCX kommende Signal U\ gegeben sind. Im einzelnen wird in die Speicher M 7 und M9 nacheinander auf der Grundlage der Adresse eingeschrieben, die von U\ während eines Kanal-Arbeitsintervalls geliefert wird. In gleicher Weise wird in die Speicher MS und MIO nacheinander auf der Basis der Adresse eingeschrieben, die von Ul im folgenden Kanal-Arbeitsintervall geliefert wird.

Die Speicher M 7 bis M 10 werden zwei um zwei parallel auf der Basis des Signals Y ausgelesen, das von der Zählerschaltung CC kommt, entsprechend dem für den Lese- und Schreibwechsel für die Paare von Speichern M7-M& und M9-M10 beschriebenen Verfahren, und zwar zur vom Signal B1 zum Einstellen der Multiplexer MX 8 und MX 9 festgelegten Zeit.

Während der Lesephase werden diese Speicher bei jeder Bitzeit voll gelesen. Beispielsweise werden alle ersten Bits der Leitungen f'u ... f'us im Speicher M7

ίο zur Bitzeit TBO gelesen, alle zweiten Bits derselben Leitung zur Bitzeil TB1 und alle letzten Bits derselben Leitung zur Bitzeit TB7, die sich auf den von TC abgetasteten Kanal beziehen.

Im einzelnen wird der Inhalt der Zeilen von AiIO nach dem Einstellen des Multiplexers MX 7 entsprechend dem Signal X3 in das Schieberegister RS2 eingespeichert Zu jeder Bitzeit wird das Register RS2 in Serie mit allen Bits des gleichen Stellenwerts der PCM-Wörter auf den Leitungen Λ.ι7-.-Λλ beladen, und wird parallel über die Verbindung 23 zum Register RP2 entladen, das als Puffer wirkt Auf diese Weise zeigen die Zellen des Pufferregisters RP2 auf den jeweiligen Ausgangsleitungen /'1.17 ■ · - C\m ·" Synchronismus und in geordneter Folge die Bits für den Kanal, der verarbeitet wird. Im betrachteten speziellen' Fall liegen auf der Leitung f'tjz in geordneter Folge im Arbeitsintervall TC7 die Bits an, die zum Arbeitsintervall TC4 in das Schaknetzwerk RC auf dem Platz C4 des 4. Kanals eingeschrieben worden sind. In gleicher Weise werden die auf den 7. Kanal bezogenen Bits im Schaltnetzwerk RC\m Arbeitsintervall 7"C4 abgetastet. Diese Bits werden über die Verbindung b\, den Multiplexer MX 1, die Verbindung 3, den Speicher M 7, den Multiplexer MX6 und die Register RSi und RPi

J5 im Kanal-Arbeitsintervall TC4 zur Leitung A.i geleitel.

Die Betriebsweise der Ausgangs-Zwischenschaltung

IU ist also, kurz dargestellt, so, daß in die Speicher M7 bis M10 so eingespeichert wird, daß jede Speichersteile einer bestimmten Ausgangsleitung, also jede Speicher-

4n Bit-Stelle einem bestimmten Bit der Kanäle, entspricht. Auf der 8-adrigen Verbindung 3, die als Supermultiplexleitung arbeitet, kommen die zu den einzelnen Teilnehmern zu übermittelnden PCM-Wörter in einer Schemareihenfolge an und werden über die Speicher M7 bis MIO der verschiedenen Blöcke IUU IU2 ... IUn so verteilt, daß sie richtig auf den Leitungen auslaufen.

Die Fig.8 bis 12 lassen die Bitschemen im einzelnen erkennen. Die einzelnen Bits sind hierbei durch einen

w Buchstaben und zwei Zahlen gekennzeichnet, wobei in Fig.8, 9, 10 und 12 nur die Leitungen einer einzigen Gruppe betrachtet sind, während Fig. Π die Signalfolge auf der Verbindung 3 zeigt, auf der als der Supermultiplexlei,tung die Signale aller Gruppen auftreten. Auf der Leitung /i.i erscheinen, wie in Fig.8 dargestellt, nacheinander mit A bezeichnete Bits, von denen die Bits A Il bis A 18 einem ersten Kanal, A 21 bis A 28 einem zweiten Kanal usw. und schließlich die Bits A 321 bis A 328 dem letzten Kanal eines Multiplexrahmens auf der Leitung /i.i angehören. Auf der Leitung f\3 treten Bits B gleicher Indizes zu jeweils gleichen Zeiten auf. auf der Leitung /ij Bits C usw., so daß die Bits sämtlicher 32 Leitungen der Gruppe g\ in den Schemen nach Fig. 8 bis 12 folgende Bczcichnun·

M gen haben: A. B. C. D, E F. C. H, I. /. K. L M. N. O, P. Q, R. S, T U. V. W. A, O. Cl %, &, §. X, Y. Z.

Analog treten auf den abgehenden Leitungen gemäß F i g. 12 jeweils Bits a. b, c. d c. f. g, h. i.j. k. I. m. n. o. p. q, r.

s, t, u, ν, w, S, ö, it, %, 8c, % *,y, *auf. Pie Zahlenindizes bei den abgehenden Leitungen haben die gleiche Bedeutung wie bei den eingehenden Leitungen, nämlich die erste Zahl als Nummer des Kanals im Multiplexrahmen und die zweite Zahl als Nummer des Bits innerhalb des Kanal-Arbeitsintervalls.

Durch die im rein zeitmultiplexen Koppelfeld erfolgende Zeitlagenumsetzung werden die einzelnen Bits der eingehenden Leitungen mit den einzelnen Bits der abgehenden Leitungen zusammengeschaltet, wobei ein Umschalten auch von Gruppe zu Gruppe auf der Supermultiplexleitung möglich ist und an sich die Möglichkeit besteht, daß sämtliche angeschlossenen Teilnehmer in jeweiliger paarweiser Zuordnung gleichzeitig sprechen.

Der Obergang von F i g. 8 zu F i g. 9 veranschaulicht die erste durch die Multiplexer MX 2 und MX 3 durchgeführte Umordnung der eingehenden Bits. Der Übergang von Fig.9 zu Fig. 10 zeigt die nächste Umgruppierung der Bits, die mit Hilfe der Speicher M1 und Ai 2 durchgeführt wird. Die Signale auf den Verbindungen 7 und 8 werden in in Fig. 10 angegebener Weise in die Speicher M3 bis Af6 nach Fig.3 eingespeichert, wodurch ein alternierendes Einspeichern und Auslesen möglich wird. Das Auslesen erfolgt über die achtadrige Verbindung 3, auf der gemäß Fig. II, und zwar bereits in jeweiliger zeitlicher Zuordnung zu den einzelnen ausgehenden Kanälen, sämtliche Kanalbits jeweils für sehr kurze Zeit erscheinen, nämlich jeweils für eine Viertel Bitzeit, geteilt durch die Zahl η der vorhandenen abgehenden Gruppen (F i g, 1). Die ober die Verbindung 3 übertragenen Signale gelangen gleichzeitig zu sämtlichen Blöcken IU1... JUn und werden in der dem jeweiligen Block bzw. seiner Gruppe zugeordneten Zeit in dessen Speicher M7 bis MIO eingespeichert, und zwar alternierend, wie in Fig. 11 angegeben ist. In dieser Darstellung sind den einzelnen abgehenden Bits und den einzelnen Speichern M7 bis M10 als zusätzliche Indizes

ίο g'\,g'i. ..#'„ oder in der zusammengefaßten Darstellung auch g'\-n angefügt, nun anzugeben, welcher der ausgehenden Leitungsgruppen das jeweilige Bit bzw. der jeweilige Speicher M 7 bis M10 zugeordnet ist. Aus diesen Speichern wird dann nach entsprechender Rückgruppierung der Bits das Ausgangssignal für die einzelnen Ausgangsleitungen erhalten.

Die Beschreibung des Schaltsystems zeigt, daQ sein Aufbau und sein Betrieb die gleichzeitige Bedienung einer großen Zahl von Kanälen erlaubt und die insgesamt gleichzeitige Verarbeitung aller der Gruppen in Zeitteilung ermöglicht. Es ermöglicht auch eine billige Verarbeitung einer kleineren Anzahl von Kanälen aufgrund eines für jeden Block des Systems vorgesehenen Modulaufbaus. Außerdem ist der volle Zugriff zu allen von der Vermittlang bedienten Kanälen ohne Verstopfungsgefahr gegeben, und zwar aufgrund des Netzwerkaufbaus und der hohen Arbeitsgeschwindigkeit an den Arbeitsgrenzen der heute bekannten Bauelemente, was die gleichzeitige Verarbeitung einer großen Anzahl von Kanälen ermöglicht.

Hierzu 11 Blatt Zeichnungen

Claims (3)

1. Patentansprüche:

   1, Rechnergesteuerte Fernsprechzentrale zum Verbinden vor» jeweils zwei ausgewählten PCM- ι Fernsprechkanälen, deren Informationsgehalt durch Bitgruppen in PCM-Rahmen dargestellt ist, zwischen eingehenden und ausgehenden, in Leitergruppen organisierten PCM-Leitungen, bei der die Informationen aus jeder Gruppe einzeln zeitmultiplex und gleichzeitig mit den Informationen aus den anderen Gruppen verarbeitet werden, mit Eingangsschaltungen, die die von den eingehenden Kanälen empfangenen Informationen aufnehmen und mit Speichern ausgestattet sind, die die Bitgruppen der empfangenen Information je Kanal parallel abgeben, mit einem die Verbindung herstellenden Schaltnetzwerk und mit Ausgangsschaltungen, die die Informationen an die jeweiligen Kanäle abgeben, wobei die Eiagangsschaltungen, das Schaltnetzwerk und die Ausgangsschaitungen synchron gesteuert sind, dadurch gekennzeichnet, daß das Schaltnetzwerk (RC) ein zeitmultiplexes Koppelfeld mit Speichern (M3, MA, M5, MS) ist, in denen die vom jeweiligen Kanal empfangene Information gespeichert und nachfolgend im Axbeitsintervall des mit dem eingehenden Kanal zu verbindenden ausgehenden Kanals über eine Supermultiplexleitung(3) ausgelesen wird und in den Ausgangsschaitungen (7(/J enthaltenen Speichern (MT, M8, Λ/9, so Λ/10) eingespeichert wird, wobei diese Speicher innerhalb eines Kanal-Aj-beitsijr.ervalls (TC) die Informationen aller Bitgruppen der diesem Arbeitsintervall zugeordneten Kanäle alle*- Leitungen (T_u, f\3...) aller Gruppen (g\. gi ...) einspeichern und i^r> innerhalb einer Bitzeit alle Bits des gleichen, dieser Bitzeit zugeordneten Multiplexrahmen-Stellcnwcris aller Leitungen aller Gruppen abgeben und in jeder Gruppe paarweise für einen alternierenden, kontinuierlichen Betrieb während der Schreib- und Lese- -to phasen geschaltet sind, indem einer der Speicher jedes Speicherpaares zum Schreiben angesteuert ist, während der andere zum Lesen der im vorhergehenden Kanal-Arbeitsintervall eingeschriebenen Information angesteuert ist «
2. 2. Zentrale nach Anspruch 1, dadurch gekennzeichnet, daß die Eingangsschaltungen (II), die Ausgangsschaltungen (IU) und das Schaltnetzwerk (RL), die das einzelne und gleichzeitige Verarbeiten der Gruppen der Leitungen durchführen, Modulauf- w bau haben, mit dessen Hilfe die Schaltungen in so viele Blöcke aufspaltbar sind, als in die Zentrale eingehende und von ihr ausgehende Gruppen (g\, gi-.-gm g'u g'i-.-g'n) von Leitungen vorhanden sind. «
3. 3. Zentrale nach Anspruch 2, dadurch gekennzeichnet, daß jeder der Blöcke (EU I... EUn) der Ausgangsschaltungen (IU) die paarweise betriebenen Speicher (M 7, MS, A/9, M10) enthält.

   4, Zentrale nach Anspruch 2 oder 3, dadurch μ gekennzeichnet, daß das aus Blöcken (RC i ... RCn) bestehende Schaltnetzwerk (RC) mit einem allen Blöcken gemeinsamen Multiplexer (MXi) verbunden ist, der durch eine von dem Rechner (EL) gelieferte Blockadresse (auf 4) auf jeden der Blöcke schaltbar ist und ausgangsseitig auf der Supermultiplexleitung (3) die Bitoktetts des Kanals abgibt, der unter den mit diesem Block verbundenen Kanälen durch eine vom Rechner gelieferte Kanaladresse (auf 2) zum Auslesen angesteuert wird, wobei die Blockadresse und die Kanaladresse gleichzeitig zum Schaltnetzwerk und zum Multiplexer geliefert werden.