JPS59501183A - 機能プログラマブル短絡プレーン - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 モノーラーアレイプロセッサに使用する、列を短絡し、かつ全アレイを短絡した 機能プレーン発明の背景 この発明は一般にコンピュータを用いたデータ分析の分野に関し、特に２次元構 造のデータ群、一般には画像データと呼ばれるデータ群を処理することのできる 、セルラアレイプロセ、す（ＣＡＰ　）として知られる高度の専用コンピュータ に関する。

両澹迅理の分野では、セルラアレイプロセ、すはそのアーキテクチャが画像処理 のタスクに特に適−したコンビー−タフステムとして一般に矧られている。実際 ■Ｌ理同容が異几ば、それに合せて設計も実質的に（σ異６であろうが、てルラ アレイプロセ、すの一般的なアーキテクチャはきわめて独特である。一般には、 ７ステムは汎用デデインのコントロールプロセッサによって制御される高度の専 用アレイデロセ、すを有している。アレイプロセ、すば、順に正則行列内の各セ ルとして分配された多くのエレメントプロセ、すから形成されている。（このた め゛セルラアレイプロセッサ″′という名前が付けられた）このエレメントプロ セッサは必然的にみな同じであり、一般には機能プログラマブルロジ、り回路と メモリレノスタを有している。

このプログラマブルロジック回路は一般には、コントロールプロセッサによって 供給されたデータと結合し−Ｃ，各メモリレジスタ内に格納されたデータにＡＮ Ｄ″、″’ＯＲ”、”反転″および゛ローテート″といったような限られた数の 基本的な論理算術機能を選択的に行うことができる。コントロールプロセ、すは 、共通命令パスを介してエレメントプロセッサにリンクする。従４りて全エレメ ントデロセ、すは各メモリレジスタに格納されたデータに共通の論理機能を施す 場合、別個にしかも同期を取って励作する（これを単一命令多重データすなわち ＳＩＭＤオペレーションと共通（で呼ぶ）。

セルラアレイプロセッサシステムは、特に画像処理のアプリケーションに適して いる。これはセルラアレイ中のメモリレジスタによりＸ４像のデノタル表示を直 接プロセッサ内でマツピングできるからである。

従って１．２次元構造のデータ群内のデータの空間的相互関係は本質的に保持さ れる。所望の画像処理アルコ゛リズムの遂行に対応して選択されたＳＩＭＤ論理 オ論理オシレーションケンスをアレイプロセッサに貸わせることにより、画像の 各ポイントデータは必須的に並列処理できる。当然、エレメントプロセッサを増 やせば、処理される画像の文・１処理速度（エレメントプロセッサによって実行 される毎秒当シの命令の数と同時に動作スるエレメントプロセッサの数の積）と 分解能を高めることができる。

セルラアレイプロセッサのアーキテクチャはコンビーータを用いたデータ分析と −うさらに一般的な分野では比較的最近開発されたけれども、実質的にはこのア ーキテクチャを用いた多くのシステムが開発されている。このようなシステムの 多くは特に汎用として設計されているけれども、かなう専用のアプリケーション 用に相当数設計されている。多くの汎用アブリヶーンヨンシステムの記述が見ら れる。例えばＳ、　Ｆ。

Ｒｅｄｄａｗａｙ著、１９７３年ｒ　ＥＦＪＦＪ刊“コンピュータアーキテクチ ャに関する第１回ンンポジウムの手順″の第６１頁乃至６５頁に記載された°” 　ＤＡＰ−分散型プ°ロセッサ”が挙げられる。さらに１９７４年６月４日にＡ ａｒｏｎ　Ｈ，Ｗｅｓｔｅｒに付与された米国特許第３，８１５，０９５号”汎 用アレイプロセ、す”、１９７６年９月７日にＳｔｅｗａｒｔ　Ｒｅｄｄａｗａ ｙに付与された米国特許第３．９７９．７２８号の６７レイプロセツサ”（Ｋ、 Ｅ、Ｂａｔｃｈｅｒ　）　、　１９７９年発行の゛航空宇宙会議２におけるコン ビーータの手順″の９３頁乃至９７頁に記載された６大景並列プロセッサ（ＭＰ Ｐ　）システム”、１９７９年３月１３日にＣ１ａｕｄｅ　Ｔｉｍ５ｉｔに付与 された米国特許４．１４４．５６６号の“スタック補助高速メモリを有した並列 型プロセッサ″′が挙げられる。又多くの専用システムが記載されている。例え ば、１９７２年１０月３１日にＲｉｃｈａｒｄ　５ｈｉｖｅｔｙに付与された米 国特許第３，７０１，９７６号のパ並列処理コンビーータ用浮動小数点演算装置 ”、１９７７年１２月２７日にＨｅｒｍａｎｎ　Ｓｃｈｏｍｂｅｒｇ他に付与さ れた米国特許第４，０６５，８０８号“ネットワークコンピュータシステム”、 ２よび１９７８年７月１８日にＲｉｃｈａｒｄ　５ｔｏｋａｓ他に付与された米 国特許第４．１０１，９６０号”科学計算プロセ、す″が挙げられる。

これらのシステムのいずれも実流；Ｃあたっては、予測されるアプリケーション にアレイゾロセラｆ　ｅ　Ｘ整するように、橿めて異ったエレメントプロセッサ の設計手法を用いている。これは基本的には可能なアプリケーションが極めて広 範囲であり、又利用し得るサグコンノー坏ントも多種であることによる。しかし ながら、これらの工１／メントプロセ、すに共通して言えることは、エレメント プロセッサの処理スピード全最適化するために高度のコンポーネントの相互接続 を行っていることである。

エレメントプロセッサを高度に最適化するような設計手法を用いた場合の欠点と しては、特に、予測されるデータ処理アプリケーションに何らかの重大な変更力 あった場合、システム全体の処理能力と効率を維持するためには、エレメントプ ロセッサを実質的に再設計しなければならなくなる。この結果必然的に、サブコ ンポーネントをあ一４ｐにも専用化して相互接続してしまうと、エレメントプロ セッサのコンポーネントの構成を大幅に拡張あるいは変更しようとしてもできな くなる。

発明の要約 独特ノモジュールエレメントプロセッサの設計手法ヲ用いたアレイプロセッサア ーキテクチャは同時係属出願に開示されている。このアレイプロセッサは複数の モノユールエレメントプロセノブから成る。データ交換サブシステムは各エレメ ントプロセッサモジュールを相互接続し、データの転送を行う。これらのモジュ ールはその機能が多種にわたっている。例えば、これらのモジュールはメモリや アキュムレータであり、名目上入力プログラマブルロノック回路および密接に関 係するメモリレジスタを有している。各エレメントプロセッサがアーキテクチャ 土産いに並列になるようにアレイゾロセッサの各モジュールが結合している。

エレメントプロセッサのデータ変換サブシステムの同時データ転送に基づく、ア レイプロセッサ内のデータ転送は、それによ逆並列に行われる。これらのモジュ ールは又、エレメントプロセッサと交叉して配置される機能プレーンとしてアー キテクチャに結合している。

それゆえ機能プレーンは、各モジニールが別個のエレメントプロセッサに結合し たモジーールアレイで構成されている。さらに、機能プレーンのモジュールハ機 能が共通である。これにより機能プレーンモジー−ルのメモリレジスタ内にある ２次元構造のデータ群ハ、特定の機能を有した機能プレーンに連続的に送られる ことによシ同一かつ並列処理が成される。

制御プロセッサはアレイプロセッサの動作を指示するのに使用される。これらの 制御プロセッサはアレイ／制御プロセッサインタフェース手段により相互接続さ れている。このインタフェースにより、制御プロセ、すは、各アレイプロセ、す の機能プレーンをランダムにアドレッシングしかつ構成する。さらにこのインタ フェースにより制御デロセ、すはアレイプロセッサとデータ交換することができ る。

アレイプロセッサのアーキテクチャに２いて、との発明はアレイプロセ、すのデ ータ交換す、ブンステムからの、データ又は前記サブシステムへのデータを転送 又は短絡する手段を提供する。この発明によれば、前記手段は列短絡および全ア レイを短絡した機能プレーンによシ得られる。この機能プレーンは表面上アレイ プロセッサの他の機能プレーンのモジュールアレイに相当する疑似モジールアレ イを有している。従って疑似モジュールはエレメントプロセッサの各々に存在す る。

短絡した機能プレーン内では、疑似モノー−ルは、短絡された列データ交換サブ システムによって各々−ＡＥ相互接続された列として関係している。これらの列 は、ｊ＠　ｉｃ各々が列メモリレノスタを有した列制御ロノック回路とＩ関係し ている。モードデコードロジ、り回路は列制御ロノ、り回路の動作構成を決定す る。

短絡した機能プレーンは、多くの異るモードに対して任意に構成し得る。これら のモードとして次のものがある。（１）制御プロセ、すからアレイプロセッサの 全データ交換サブシステムに共通にデータ転送を行う。

（２）第１行目のコーナの疑似モノニールのデータ交換サブシステムから残りの データ交換サブシステムへ共通にデータ転送を行う。（３）列メモリレジスタか ら各疑似モノエール列のデータ交換サブ／ステムに共通にデータ５　送を行う。

（４）１行目の類似モノ＝−ルのデータ交換サブシステムから各疑似モノーール のデータ交換サブ／ステムへ共通にデータ転送を行う。（５）アレイプロセ、す の全データ交換サブシステムから、制御プロセッサへＯＲを取ったデータの転送 を行う。（６）各列の疑似モジュールのデータ交換サブシステムから各々対応す る列メモリレジスタへＯＲを取ったデータの転送を行う。

制御プロセッサと列メモリレジスタ内のデータを転送するユーティリティモード も設けられている。

この発明によれば、全画像データ群ｔアレイプロセッサの１つ以上の機能プレー ンと転送するに必要な時間を短縮することができる。

さらに、共通データを同時に、アレイプロセッサの全エレメントプロセッサに供 給することができる。

さらに異るデータをアレイプロセッサの各列のエレメントプロセッサに同時に転 送し、共通データを所定列のエレメントプロセッサの各々に転送することができ る。

サラニ単一エレメントプロセ、す又は多くのエレメントプロセッサにより供給さ れたデータから作られた全画像データ群は同時に作られ、アレイプロセッサの１ つ以上の機能プレーンに転送することができる。

さらにアレイプロセッサの全エレメントプロて。

すにより供給されたデータから派生したデータあるいはアレイデロセ、すの異る 列からのデータを、アレイプロでツサ内に存在するデータの性質を示すものとし て制御デロセ、すに供給することができる。

さらに、複数の機能プレーンをアレイプロでツサ内に設け、列並びに行データの 転送をアレイプロセ。

す内で行えるように位置決めを行うことができる。

図面の簡単な説明 この発明は、添附図面と関連して下記詳細説明を参照することにより、さらに良 く理解することができ上述の利点および附随利煮を即評価することができるなお 各図面において同一部には同一符号を付しである第１図はモジュラアレイプロセ ッサの概略ブロック図； 第２図はアレイプロセッサの動作を指示するのに適した制御プロセッサの概略プ ロ、り図；ロックおよび回路図； 第９図はアキームレータ機能型モジーールの概略ブロックおよび回路図； 第１０図はアレイレベルのアキュムレータモジュールを構成するアキームレータ 壜能プレーンの概略ブロック図； 第１１図はカウンタ機能型モジュールのメモリレジスタと入力プログラマブルロ ジ、り回路の概略ブロックおよび回路図： 第１２図は、コン・ぐレータ機能壓モジーールのメモリレジスタと入力プログラ マプルロジック回路の概略プロ、りおよび回路図； 第１３図はこの発明によるアレイプロセッサのデータレベルシフト動作を説明す る概略タイミング図：第、１４図は第７図のメモリ機能プレーンのデータ横シフ ト動作を説明する概略タイミング図；第１５ａ図および第１５ｂ図は、第８図に 示すＩ１０機能プレーンのシリアル入出力データ交換を説明する概略タイミング 図： 第１６図は、この発明による列短絡および全アレイ短絡した機能プレーンの概略 ブロック図；第１７図は第１６図に示す短絡した機能プレーン、のモードデコー ドロノックブロックの概略回路図；第１８図は第１６図に示す短絡した機能プレ ーンの列制御ロジックブロックの概略回路図：第１９図は、第１６図に示す短絡 した機能プレーンの最終列の制御ロジックブロックの概略回路図：第２０図は、 短絡１７た機能プレーン疑似アレイのコーナ疑似モジュールの概略回路図； 第２１図は、短絡した機能プレーン疑似モジーールアレイの最上列の概略回路図 ；および第２２図は短絡した機能プレーン疑似アレイの標準疑似モノー−ルの概 略回路図である。

発明の詳細な説明 ■、モジュラアレイプロセッサアーキテクチャの全体 上述したように１一般的なセルラアレイプロセッサ（ＣＡＰ　）システムは２つ の基本要素で構成されている。すなわち、アレイプロセッサと、このアレイプロ セッサの動作を指示するのに使用する制御プロセッサである。この発明は、ＣＡ Ｐシステムに特に適した柔軟性の高い、アーキテクチャ設計であるモジュール構 造のアレイプロセッサを提供する。しかしながら、この発明は、実際（てＩｄ１ 開示されたモジュールアーキテクチャである。たとえ物理用語を用いて最良と記 述したとしても、特定の物理実施例とは、慨念的に識別できる。しかしながら、 この発明を物理的に具現化しようとしたモードは、１９８１年６月２３日にＪａ ｎＧｒｉｎｂｅｒｇ他に付与された米国特許第４，２７５，４１０号″３次元構 造を有したマイクロエレクトロニクス装置″および、１９８０年１２月１６日に Ｊｏｎ　Ｈ，Ｍｙｅｒ他に付与された米国特許第４，２３９，３１２号゛′プレ ーナアレイの並列相互接続”に開示されている。この２つのＵＳＰは、この発明 の譲受人に譲渡されて贋る。

従って、この発明の好適アーキテクチャ実施例であるアレイレベル、す６１とプ ロセッサインタフェース６３を第１図に示しである。アレイプロセッサ６１は正 ＮＸＮアレイ内にセルとして分配された複数のエレメントプロセッサ６θから成 り、それゆえある画像の画素分布あるいは２次元構造のデータ群のデータ点と幾 伺学的に一致する。これは代表的なＣＡＰシステムデザインと調和している。

エレメントプロセッサ６０は必須的に同一であり、各々は共通データバス６６を 使用したデータ交換サブ７ステムにより動作可能に相互接続される複数の動作モ ジュール５８で構成される。アーキテクチャ的には、エレメントプロセッサ６０ １ｒｉ、アレイフロセッサ６０を形成するに際し、３次元空間を専用し、モジュ ール５８は並行かつ互いに重シ合う複数のアレイレベル上に分配され名。エレメ ントプロセッサ６０はこれらのアレイレベルを横切って並列に延びているので、 各プロセッサは異るアレイレベル上に存在する、対応したＮＸＮモジュールアレ イの内の１つのモノニールを有している。

モノー−ル５８は、一般に、設計１互いに同様である。これらのモジュールは、 各エレメントプロセッサ６０内では必須的に独立したユニ、）であシ、一般に入 力プログラマプルロジック回路２よび緊密に相関したメモリレジスタとで構成さ れる。ロジック回路は対応するメモリレジスタのデータと結合してデータ交換サ ブシステムから受取ったデータに多くの相関する論理動作２よびデータ操作のた めの動作を行うようにビット−シリアル回Ｆａｋ用いている。ロノ、り回路は入 力端子に適切に組合わせた論理信号を作ることにより、特定の論理動作を行うよ うに特にプログラムされ、又は構成されている。

すなわち各プログラマブル入力信号の論理状態によシ、論理回路の対応するセク ション又はサブファンクションがイネーブルされたかあるいはディスエーブルさ れたかが判断され、それによって特定の論理動作のだめのロジック回路を構成し ている。

しかしながら、モジュール５８は、多くの機能的に識別し得るタイプのモジュー ルであシ、各モジーールは、基本的には同様の設計だが、異る入力プログラマプ ルロジック回路を有している。これらの機能の異るモジュールはメモリ、アキュ ムレータ、カウンタお：びコン・やレータとして機能するモノニールを含むこと ができる。これらの設計例は第６図、第９図、第１１図および第１２図に示され 、下記に詳述する。ロジ、り回路の設計が前記設計例と同じである限シ、エレメ ントプロセッサ６０内のモジュール５８として、実際には何らかの基礎データ操 作機能を実行することができる。すなわち、入力プログラマプルロジック回路は （１）ビ、トーシリアル演算のように標漁の論理設計？有し、（２）データの転 送および格納を含む、汎用機能型と一致しかつ汎用機能量に必要な論理動作およ びデータ操作動作を行うことができ、（３）モノー−ル５８が共通のデータ交換 手段を共有するように、一般にはデータ）ランスミ、り／レシーバから構成され るデータ転送回路を有する。従ってモノー−ルの機能の種類は上述し・たものに 限られない。

エレメントデロセ、す６θは、このようにそれぞレノデータ交換サブシステム７ ４によ）、動作可能に相互接読された複数のモジュール５８から成っている。

各複数のモジュール群５８ば、各々の機能の種類について任意数持つことができ る。しかしながら、各エレメントプロセッサすなわちセルが１能的に同一である ことを必要とする汎用ＣＡＰシステム設計と同調するよウニ、複合エレメントプ ロセッサ６０の各々が同数の機能種類のモノニール５８を有する必要がある。さ ら６ に、アレイプロセッサ６１が汎用ＣＡＰシステム設計と同調してＳＩＭＤマシン として動作するには、アーキテクチャ上告アレイレベルに存在するモノニール５ ８は同じ機能の種類のものでなければならない。従って各モジュールアレイはア レイプロセッサ６１内のエレメントデロセ、す６０に交叉して配置されるメモリ プレーンやアキュムレータプレーンのような機能プレーンを形成している。さら に、所定の機能プレーンを形成するモジュール５８は、共通の論理機能を常に同 時に実行し、それによって固有にアレイゾロセッサ６１のＳＩＭＤ動作を行わせ るように制御するため動作可能に共通に接続しなければならない。

上述したように、複合エレメントプロセッサ６０内のモノー−ル群５８は、第５ ａ図に示すようなデータ交換サブシステムによるモジュール間のデータ転送のた めに、主として相互接続されている。このサブシステムはデータバス６６と複合 エレメントプロセ、す６０の各モジュール５８にある、必須的に同一な複数のデ ータバスインタフェース回路７６ａ−ｎで構成される。これらのパスインタフェ ース７６は、実際にはそれぞれ対応する入力プログラマプルロジック回路の不可 欠なセクションである。

データバス６６に、複合エレメントプロセ、す６０のモジュール５８にある全パ スインタフェース群７ ７６が共通に相互接続される。この共通性により、任意の数のモジュール５８を 、アーキテクチャ的（および電気的〕に他と等間隔に、エレメントプロセッサ６ ０に組込むことができる。従って、エレメントデロセ、す６０は、適当数の機能 種類のモノー−ル５８を組込むことにより、特定又は汎用のアプリケ−７ヨンに 対して最適に構成し得る。

データ交換サブシステム７４によシ、複合エレメントプロセッサ６０内の任意数 のモノニール５８間でシリアルデータの転送を行うことができる。シリアルデー タをコモンデータ／？ス６６に供給するには、各メモリレジスタから７リアルに データ／４ス６６にシフトされるので、そのデータを転送するために少くとも１ ツノバスインタフエース７６を作らねばなラナイ。一般にそ・れぞれ異るデータ をシリアルに転送するのに２つ以上のモジュール５８を作った場合を考えると、 このサブシステムは、これらのデータのＡＮＤを取るように機能する。これによ り、データーぐス６６に論理Ｏを強制的に転送して各シリアルデータのビット衝 突を解決している。データが１つ以上のモジュール５８によって受取られるため には、それぞれの・ぐスインタフエース７６は、データ／（スからのシリアルデ ータを各入力プログラマブルロジ、り回路に転送するように構成しなければなら ない。この結果データは７１ノアルに各メモリレジスタにシフトできるかあるい は入力プログラマブルロジ、り回路により動作できる。この回路かラノ積が次に メモリし／ノスタにシフト入力される。従って、２つ以上のモジュール５８が同 時にデータを受取る場合、データは単に多くのメモリレジスタにコピーサれるか 、あるいは複合エレメントプロセ、す６θにあるいずれかのモノニール機能の種 類と同じ論理動作をするか、あるいはその両方が成される。最終的には、データ を送信又は受信するようには作られていないモノニール５８は実効的に、機能的 にデータフ４　ス６６から切離される。これはパス６６にロジカル°１を連続的 に送出するように・くスインタフエース７６を構成することにより行われる。こ れにより、サブシステムは、そのデータ衝突解消能力によシ、データを実際には 送信又は受信しないモノニール５８を効果的に無視することができる。従って弁 動作モノニール５８は、電子的には接続されているが、揖能的には各データ・ぐ ス６６と切離される。

第２図に示す制御プロセ、す１０は、第１図に示すプロセッサインタフェース６ ３によりアレイプロセッサ６１のモノニール５８に動作可能に接続される。

このプロセッサインタフェース６３は、第３図に示すような複数のインタフェー ス回路４９で構成されている。インタフェース回路４９はアーキテクチャ上各ア レイレベルに存在し、アドレスデコーダ５０とコンフィギーレーションラッチ回 路５２とで構成され、各入力端子は、それぞれアドレスバス２０とコントロール パス２４により制御プロセッサ１０に接続されている。

コンフィギュレーンヨンラ、チ回路５２の出力端子は次に対応する機能プｌ／− ンすなわち各アレイレベルにあるモジ−・−ル５ｇに含まれる入力プログラマプ ルロジック回路のプログラマブル入力に接続されている。特に、ロジ、り回路の 対応するプログラマブル入力端子は各々−緒に接続され、従って各入力端子はコ ンフィギユレーションパス５６によりコンフィギユレーションラッチ回路５２の 別の出力端子に接続されている。従って、コントロールプロセ、す１０は各コン フィギユレーションラッチ回路５２を選択的にアドレノノングし、あらかじめ決 められたコントロールワードを書き込むことができる。コントロールワードの各 ビットは対応する入力プログラマプルロジック回路の共通入力信号のロソック状 態を表わしているので、コントロールワードば、各機能プレーン内にある全モジ ュール５８の機能構成を効率良く定義することができる。従って、コントロール ゾロセッサ１０ば、アレイプロモツプ６１内に各機能プレーンを別すに構成する 簡単な手段を有し、ている。

上述したように、了レイプロセッサ６１の一般的な動作は第２図に示すコントロ ールプロセッサ１０によす指示される。コントロールプロセ、す１０は一般的な 設計のコンピュータシステム１２を有し、プログラムの格ｒ１とプログラムシー ケンサの機能、データ格納と■ンデータパッファリングおよびアレイプロセッサ インタフェース６３のインタフェース回路４９へのランダムアクセスの機能を有 している。

コントロールプロセッサ１０によって実行されるプログラムは当然画像処理アル ゴリズムに基づいている。これらのアルゴリズムは一般に公知技術であり、アレ イプロセッサ６１と協働することによシ、フーリエ変換およびマ）　ＩＪクス乗 算を含む信号解析および、コントラストの強調、ニップ定義およびオブジェクト ロケーンヨンを含む画像解析のようなタスクを行うことができる。各アルゴリズ ムは、所望の情報を抽出するために画像データ群に成される特定の論理機能群を 作り出す。これらの論理機能はアレイプロセ、す６１によシ簡単に行うことがで きる。すなわち、ある機能プレーンのメモリレジスタにマツプしていたデータ群 を所望の機能を有した他のプレーンのメモリレジスタに転送するようにアレイプ ロセ、す６１に指示すれば良い。最小限の異る機能上ジ＝−ル５８であっても、 これらデータ群の連続転送、あるいはレベルシフトを用いても、任意の画像処理 アルゴリズムを実行させることができる。レベルシフトを行うに必要な特定のス テ、プを第１３図に示し、以下詳述する。

■、モノーラアレイプロセッサの詳細な説明Ａ、コントロールプロセッサ 第２図に示したように、コントロールプロセッサシステム１０はアレイプロセッ サ６１の動作を指示するのに必要である。このシステム１０はアドノ々ンスマイ クロデバイス社製ＡＭ　２９０１マイクロプロセツサをペースにしたシステムに 代表される、高速、ピットスライスシステムのような一般的設計のデノタルコン ヒ一タシステム１２を有する必要がある。しかしながら、この発明はコントロー ルプロセッサ１０の設計にポイントがあるわけで（ｄなく、むしろ、コントロー ルプロセフス イント力ある。従って、コントロールプロセッサに要求される能力２よび、これ らの能力を供給する手段子、完全を期するため以下に述べる。

コントロールプロセ、す１０は、アレイレベル。

す６１を制御するために、アレイプロセッサインタフェース６３とインタフェー スするのに必要な全１言号を供給することができなければならない。従って、コ ントロールパスセ、す１０はプロセッサインタフェース６３のインタフェース回 路４９をランダムにアクセスするために、アドレス・々ス２０上のアレイレベル 選択１ アドレスを供給することができなければならない。アドレスバス２０を構成する ライン・数は望しくは１０゜少くともランダムに選択可能なアレイレベル数の置 数を２とした場合の対数値である。コントロールプロセフすはコントロールパス ２４に１６ビツトのコントロールワードを供給できなければならず、従って１６ ラインで構成するのが望しい。アドレスおよびコントロールワードと関連して、 コントロールプロセ、す１０はアドレスバリッドライン２２にアドレス／ぐリッ ド信号を供給し、アドレスと対応する制御ワードが各・ぐス上で安定状態にある ことを示す必要がある。最後に、コントロールプロセ、す１θはリセットライン ２６にコンフィギュレーションラッチリセ、）信号を供給シ、プロセッサインタ フェース６３にあるコンフィギユレーションラ、チの全ビットを非動作状態にリ セットできなければならない。

コントロールプロセ、す１０は更に安定した高速（望しくは約１０　ＭＨｚ　） 　／ステムクロ、り信号（５ｙｓＣＫ　）を供給できなければならない。必要な ＳＹＳ　ＣＫ倍信号システムクロ、クライン２８に供給するために標率クロ７ク ノエネレータ１４を使用することができる。さらにジェネレータ１４はライン３ ０に信号を供給し、究極的ニコンピュータシステム１２とアレイプロセッサ６１ との同期をとることができる。

コントロールパスセ、す１０　ｕ　更＋ｃ　、ＳＹＳ　ＣＫ　カら出力される、 あらかじめ決められた数のクロック・ぐルス”ｊｉＪ”　−）制御して、アレイ プロセッサクロック（ＣＫ　）ライン３８に送出できなけｔばならない。これは 、標準ダウンカウンタ回路とＡＮＤケ゛−トを有するクロックカウンタとダート １６を用いて行うことができる。ＣＫ　／＃ルスのカウント数は単方向データバ ス３２により、クロックカウンタおよびｐ−ト１６人カラ、子回路に供給される 。クロックカウンタおよびダート１６の動作はコントロールライン３４のダウン カウントイネーブル信号によシ開始される。これに応答して、クロ、クカウンタ およびｒ−ト１６はＡＮＤダート手段によりＣＫライン３８上にＳＹＳ　ＣＫＡ ？ルスの転送をイネーブルにし、他方あらかじめ決められた数のＳＹＳ　ＣＫＡ ルスをカウントダウンする。ダウンカウントが終了すると、クロックカウンタお よびケ”−トｚｅはＳＹＳ　ＣＫ、Ｊルスの転送をディスエーブルし、コンピュ ータシステム１２に、コントロールライン３６上のダウンカウント終了信号を供 給する。

最後ニ、コントロールプロセッサシステム１０は、データ人力／データ出カライ ン４６．４８上で、アレイプロセッサ６１とのシリアルデータ交換（データＩ１ ０　）を行うことができなければならない。これはシリアル−／４’ラレルおよ び／？ラレルーシリア変換６１８（変換器〕を使用することにより可能である。

コンピータシステム１２に一時的に格納されていた、あるいにバッファリングさ れていた２次元構成のデータ群からの１デ一タワード群は並列に双方向性データ バス４０により変換器１８に供給される。１６ビツトの好適ワード長を有した、 各並列データワードはデータ出力ライン（Ｄｏ）４８を介して、アレイレベル、 す６１にシリアルに転送される。逆に、プレイプロセッサ６１に格納されたデー タ群からのシリアルデータワードはデータ入力（ＤＩ）ライン４６を介して、変 換器１８に転送し得る。従ってデータワードは並列に変換され、データバス４０ を介してコンピュータシステム１２に転送される。

コントロールライン４２　オヨ（ｊ　４４１４、コア　ｅエータシステム１２に よシ供給され、変換器１８のシリアルデータ入力／’ＰラレルデータワードＩＪ 　−１’オペレーシヨンおよびパラレルデータワードライト、シリアルデータ出 力オペレーションをそれぞ几制御する。変換器１８によるデータのシリアル／・ ヤラレル変換は、クロ、り信号ライン３８を介して変換器１８にクロックカウン タおよびダート１６から供給されるＣＫ　＝ルスに応答し、かつ同期が取られる 。ＣＫ−＃ルスはさらにアレイプロセッサ６）にも同時に供給される。従って、 クロックのダウンカウント数が直接コントロールプロセッサ１０とアレイプロセ ッサ６１との間で交換されるデータのワード長を決定する。第３図に示すように 、ＣＫ　、　Ｉ）■およびＤｏライン３１１，４６．４８は各インタフェース回 路４９を介して、対応するアレイレベルの機能プレーンに配線されている。

Ｂ、アレイプロセッサ 上述したように、アレイプロセッサ６１は複数のエレメントプロセ、す６ｏで構 成され、ニレメンドブｏセ、ｔｅａは機能の異る複数のモジュールｓｓｃ構成す れる。概念的に、各エレメントプロセ、　サ６０　カ並列であり、それによって アレイレベル、す６１内のデータの流れを並列化するように各モジュール５８が 関連し合って１ハる。各エレメントプロセ、す６ｏのモジュール５８は、それぞ れのデータ交換サブ／ステムの車−データバス６６によってのみ相互接続されて いるので、そこでのデータの流れは正確にはビットシリアルと言える。しかしな がら、並列エレメントプロセッサ６０の共通かつ同時動作によシワードパラレル とも言える。このワードノ４ラレル、ビアトンリアル動作によシ、アレイプロセ ッサ６１は効果的に、全画像を一度に処理することができる。さらに、この種の 動作により、種々の機能のモノー−ルのロノック回路を作るのにかなシ簡単な７ リモ ができる。

共通のワード・ぐラレル、ビットシリアルモード動作を行うために、モノー−ル ５８はさらに、エレメントプロセッサ６０と交叉して、機能プレーンとして関連 している。各プレーンは、アレイプロセッサ６１のアレイレベルＬにある共通機 能のモノー−ル５８で構成されている。そり、によっていくつかの種類のモノー −ル５８が、メモリ、アキュムレータ、カウンタ２よびコンパ１ノー夕というよ うな機能プレーンとして動作コントロールプロセッサ１０ば、第１図に示したプ ロセッサインタフェース６３を共に構成する各インタフェース回路４９によう各 機能プレーンと動作可能に相関する。第３図を参照すると、各インタフェース回 路４９は、単一の、望しくけ１６ビツト幅のワードパラレルデータラッチ回路と 相関されるアドレスデコーダ５θで構成される。アドレスデコーダ５ｏのアドレ ス入力端子およびアドレスバリッド入力端子２よびコンフィギユレーションラッ チ回路５２のデータ入力端子およびう、チリセット入力端子は、プロセッサイン タフェース６３のインタフェース回路４９の対応スる全入力端子と共に、アドレ スバス２０の並列ライン、アドレスバリッドライン２２、コントロールパス２４ およびコンフィギュレーションラ、チリセットライン２６に接続されている。各 アドレスデコーダ５０は更に１作可能に、ラッチイネーブルライン５４により各 コンフィギーレーションラッチ回路５２に接続されている。このようにして供給 されるコンフィギーレーシコンラッチ回路５２のデータ出力ラインは、アレイプ ロセッサ６１の別個の機能プし・・−ンと動作的に相関するり数のコンフィギユ レーションパス５６を形成する。

次にプロセッサインタフェース６３の動作について述べる。インタフェース６３ 内のアドレスデコーダ５０はアト９レス／ぐヌ２θ上のコントロール７−ド、す １０により供給される特定のアレイレベル選択アドレスに応答する。従って、特 定のインタフェース回路４９の動作は、アドレスバリッドライン２２上にアドレ スバリッド信号がある場合に、アドレスデコーダ５０が対応するアトし・スをア ドレスバス２０上に検出すると、始動される。このとき、アドレスデコーダ５０ はう、ティネーブルライン５４上にう、チイネーブル信号を発生する。これに応 答して、コンフィギーレーシミンラ、チ回路５２け、アレ、プレベル選択アドレ スに関連して、コントロールプロセッサ１０により供給されるコントロールワー ド、すなわち現在コントロールパス２４上のコントロール’７　Ｆｋ７＋ｙ＋す る。

一度ラッチされると、コントロール７−ドの各ビットがコンフィギユレーション バス５６の各並列ラインにある信号のロジック状態を直接表わす。ラッチ回路５ ２にラッチされているコントロールワードは、新しいコントロールワードがラッ チ回路５２にアドレッシングされるかあるいはコンフィギユレーションラッチリ セット信号がリセットライン２６に受信されるかする迄変わらない。

Ｄ、メモリ機能プレーン 特定のモジュール５８の機能の種類ならびにその対応する機能プレーンは入力プ ログラマプルロジック回路の特定の設計によシ決定される。メモリ機能の入力プ ログラマプルロジック回路は第６図に示され・る。

種々のプログラマブル入力信号をその機能の定義と共にテーブルＩにリストアツ ブする。

メモリモノー−ルは２つの主機能を有するように設計される。その第１は２次元 構成のデータ群から単一データワードを路網することである。これにより全体の 画像がメモリ機能プレーンに直接マツピングされ、それにより、構成データワー ドの空間相互関係を固有に保持することができる。第２の機能はデータワードを 、隣接するエレメントデロセ、すの対応するメモリモノニール、すなわち機能プ レーン内の最も近接する４つのモジュールの１つに横方向に転送することである 。この機能は、全体のメモリ機能プレーンという点から考えると、画像の空間保 全状態を損うことなくプレーン内の４つの直交方向のいずれかの方向に横方向に 全画像をシフトすることを可能にする。次に、これらの機能を供給し得るメモリ ロジック回路について説明する。

第６図に示すように、メモリロジック回路１０２の中心構成部は当然メモリし・ ノスタ１１８であり２．１６ビノト長であることが望しい。クロックイネ−プレ 信号は、瓜ケ’−ト１２ｏのＣＬＫプログラマブル入力に印加されると、コント ロールプロセッサ１０によりＣＫライン３８上に供給される所定数のクロックツ ぐルスをメモリレジスタ１１８に印刀口することを可能にする。印加された各ク ロ、クツやルスによシフモリレジスタ１１８内のデータが１ビ、トだけ右てシフ トされ、それにより、メモリレジスタ１ｘｔＨ）ｈらの又はメモリレジスタ１１ ８への双方向のデータのシリアル転送が得られる。従って、ＣＫパルスが印加さ れると、メモリレジスタ１１８の最上位ピッ）　（ＭＳＢ　）又は最下位ビ、　 ト（ＬＳＢ　）からのシリアルデータが、ＭＳＢプログラマブル入力信号１２５ のロジック状態によシ、データセレクタ回路１２４を介して、最も近くの出力ラ イン１０４に伝送される。これによって各機能プレーン内の最も近接する４つの メモリモノー−ルの各々にシリアルデータが供給可能になる。最も近接する出力 ライン１０４上のデータはさらに極性選択回路１５０に供給され、ＰＯＬプログ ラマブル入力信号１４８のロノ。

り状態により、データの型性が反転される。そこからのデータは次にデータライ ン８２を介してメモリモジュールのデータバスインタフェース回路７６のデータ 転送セクションに併給される。そこで、データはＮＯＲダート８０により０プロ グラマブル入力ライン８４上ノ出カイネーブル信号と結合される。この結果オー プンコレクタ出力バッフγ８６によりデータ又はロジック１のいずれかをデータ パスライン６６上にバッファリングし、それによって各エレメントプロセッサ６ ゜の他の七ノー〜ル５８に供給可能にする。第５ｂ図に示すような漂準オ〜プン コレクタ、エミッタ接地バイポーラ出カバ、ファあるいは第５ｃ図に示すような オープンドレイン、ソース接地の出力−ぐッファを、使用するロジックファミリ ーに応じて用い、モジュールロジ、り回路を構成することができる。

データはさらに、ＣＫパルスが印加されるとＭＳＢを介してメモリレジスタ１１ ８にシリアルに入力される。

この入力データは多くの異るデータ源からのデータ積として多入力ＮＡＮＤゲー ト１２６によシ供給される。このようなデータ源の１つがデータバスインタフェ ース回路７６のデータレジ〜パセクションである。ソコテ、ロジカルＮＡＬＮＤ ダート８８を用いて、■プログラマブル入カライン９２上のデータ人力イネーブ ル信号とデータパス６６上のデータとを結合する。受信したシリアルデータ又は ロジックｌが、その結果として入力ライン９３を介してＮＡＮＤケ゛−ト１２６ に、データ人力イネーブル信号のロジック状態に応じて供給される。

もう一つのデータ源はメモリレジスタ１１８目身である。レジスタから最も近接 するデータ出力ライン１０４上へのデータ出力は、ＮＡＮＤダート１２ＢのＲＥ Ｃプログラマブル入力端子１３０へ印加される再循環イネーブル信号と結合され る。これにより、メモリレジスタ１１８の出力端子から再循環された反転データ 又はロジ、り１のいずれかが、入力ライン１２９を介してＮＡＮＤダート１２６ に供給される。

残）のデータ源は、４つの最も近接したメモリモジュールである。いずれの場合 にも、最も近接データ出力ライン１０６．１０１１，１１０，１１２上のデータ は、各ロジカルＮＡＭＤ’ｆ”−）Ｊ　３２　、１３６　、１４θ。

１４４のＳＩ、ＷＩ、ＮＩおよびＥＩのプログラマブル入力端子１３４．１３８ ，１４２，１４６の方向性入力イネーブル信号と結合される。最も近接するモジ ーールからの反転データ又はロジカル１のいずれかが、ＮＡＮＤ　ｒ　−ト１２ ６への入力信号として供給される。

エレメントプロセッサ６０と交叉するアレイプロセッサ６１の断面として概念的 に見たメモリ機能プレーン１００を第７図に示す。メモリ人力プログラマプルロ ジック回路１０２を有するモジュール５８はＮＸＮのアレイに構成されている。

メモリ機能プレーン１００のロジック回路１０２は、双方向のシリアルデータの 転送のために、４つの最も近接するロジック回路の各各（て相互接、続される。

機能プレーンｌθ０のコーナモジュール１０２１，１′；ｉ−考えると、このモ ノニールはデータを最も近接するデータ出力ライン１０４によう、隣接する七ジ ニ／’ｌ／　１０２１．２　＋　１７７２．’、ｎおよび１０２ｎ、１にデータ を供給する。コーナモノニールｘ　ｏ　２１．１Ｂすらに、それぞれ最も近接す るデータ出力ライン１０８゜１１２．１１０．１０６により容量も近接するモジ ニールからのデータを受取る。従って、図かられかるように、最も近接する相互 接続ラインがメモリ機能プレーン１００のモジュールアレ・イの回りを取り巻い ているので、ＮＸＮアレーイの工、デ境界でデータを損失することが無い。

制御のために、モノニールのロジック回％１０２は、メモリ機能プレーン１００ に対応したインタフェース回、路４９のコンフィギユレーションパスに共通ＶＣ 接続されている。各モジュール入力プログラマブルロジ、り回路１０２のプログ ラマブル入力端子は、パス５６の各並列ラインが所定のプログラマブル入力端子 の全てに共通に接続されるように、接続される。従ってメモリ機能プレーン１０ ０内にある全モジュール入力プログラマブルロジ、り回路１０２は常に動作可能 に：かつ互いに同じに構成される。これは、これらのプログラマブル入力端子の ロジック状態が、対応するプロセッサインタフェース回路４９のデータラッチ回 路６ ５２にあるコントロールワードにより作られるからである。

最後に、コントロールプロセッサ１ｏのクロックカウンタおよびダート１６によ シ発生されるクロックｉ４ルスがクロックライン３８により、入力プログラマブ ルロジノク回路に共通に供給される。

Ｅ、　Ｉ乃機能プレーン 第８図に示すようＫＩん機能プレーン１５２は、コントロールプロセッサ１ｏに ょシリアルデータ交換を可能にするようにモアファイされたメモリ機能プレーン である。テーブル■ば、Ｉ１０機能プレーンたより要求される種々の人出方のリ ストと機能を説明したものである。

Ｉ１０機能プレーン１５２は実質的にはメモリ機能プレーン１００と同一であ、 る。しかしながら、これらハ、Ｉｌｏ　機ｍｌ　プレーン１５２が、コントロー ルプロセッサ１０によりＤＯライン４８上に供給されるデータと、隣接するメモ リモジュール１ｏ２１．ｎにょ）、最も隣接するデータ出力ライン１１２上に供 給されるデータとの間のデータを選択するシリアルデータレシーバ／セレクタ１ ５４を有しているという点で異る。いずれかのデータ源からのデータは東データ 入カライン１１２′上のメモリロジ、り回路１０２，１に供給される。これら２ つのデータ源間の選択は、ＥＸＩＯプログラマブル入カライカライン１５６上外 部Ｉ１０信号に依存する。さら１７ｃ　Ｉ１０機能プレーン１５２はさらにシリ アルデータトランスミッタ回路１５５を有している。この回路は、パスインタフ ェース回路７６のデータ送信部と機能的に同一である。メモリロジック回路１０ ２　の最も隣接するデータ出力ライン１６０はデータをデータ送信回路１５５に 供給する。このデータはＮＯＲケゞ−ト８゜によすＥＸＩＯプログラマブル入カ ライカライン１５６上Ｉ１０信号と結合され、オープンコレクタパ、ファ回路１ ３６ｔ／ＣよりＤＩライン４６上にバッファリングされる。

データバスインタフェース回路７６の動作と同様に、最も隣接するデータ出力ラ イン１６０上にあるデータ又はロジック１のいずれかが送信され、この選択はＥ ＸＩＯ信号のロジック状態による。従って、プログラマブル入力端子１５６上の ＥＸＩＯ信号がロジック０のとき、データレシーバ／セレクタ回路１５４は最上 性のコーナのメモリロジック回路１０２１゜１に最も隣接するデータ出力ライン １１２からのデータを供給し他方データこの構成では、■１０機能プレーン１５ ２は動作的にメモリ機能プレーン１００と同一である。逆の構成の場合には、Ｅ ＸＩＯ信号がロジック１のとき、データレシーバ／セレクタ１５４は、最上性、 コーナのメモリロジック回Ｂ　１０９　ＫＤｏライン４８を介してコン−１，１ トロールデロセ、す１０からのデータを供給し、他方データ送信回路１５５は最 下行コーナのメモリロジック回路１０２　Ｄ最も隣接するデータ出力ライン１６ ０からのデータをシリアルに、ＤＩライン４６を介してコントロールワード、す １０に供給する。

） 苓 世 ＋Ｘ。

Ｆ、ア２ユムレータ機能プレーン アキュムレータ機能プレーンのモノニール、５Ｂ（６各々第９図）て示すような アマ−ζレータ型のへカプログラマブルロノック回路１７２を有している。表３ はアキュムレータロノック回路１７２およびアキュムレータ３能プレーンと同等 の各プログラマブル入力のリストと機能の説明をしたものである。

アキュムレータモジュールば７リアルに２つのデータワードを合計し、その結果 を格納する。従って第９図に示すように、アキュムレータロノ、り回路１７２は 実質的に、望しくは１６ビツト長のメモリレノ２り１８０と、ヤマリー回路１３ ２を有した１ビ、トフルアダーとで溝成される。メモリロノック回路１０２の場 合のように、ＮＡＮＤゲート１８４を用いて、ＣＫライン３８上て、クロックカ ウンタ２よびケ９−ト１６により発生されるクロ、クツやルスをＣＬＫプログラ マブル入カツカライン１８６上ロ、クイネーブルと結合する。これにより、クロ ックパルスをメモリレジスタ１８０へ選択的に印加することが可能となる。クロ ック・２ルスを印加する毎に、メモリレジスタ１８０はシリアルシフトレノスタ として作動し、レノスタ内のデータを１ビツト右にシフトする。データはデータ セレクタ回路１７４を介してメモリレジスタ１８０からデータバスインタフェー ス回路７６に出力される。データセレク夕回路１７４は一般的な設計のものであ り、メモリレジスタ１８０の最上位ビット又は最下位ビットのいずれかからの出 力データを、ＭＳＢｆログラマプル入カライカライン１７６上位ビット信号のロ ジック状態に応じてデータ出力ラインに出力データを選択的に出力する。データ セレクタ出力ライン１７５上にあるデータのデータバス６６への転送はバスイン タフェース回路のＯプログラマブル入カライン８４上の出力信号に依存する。こ のデータはＲＥＣプログラマブル入力１７７上にある再循環信号のロジック状態 に応じて、再循環ＮＡＮＤダート１７８を介して再循環することができ、究極的 にはメモリレジスタ１８０に循環さｎる。キャリーｋｑ（、た１ビ、トフルアダ ーは１ビ、トフルアダーと１ビットキャリーラ、子回路として動作する、適切に 接続さｎたフリ、ｆフロッグ１９θで構成さｎるのが望しい。キャリー付エビッ トフルアダ−１８２はメモリレジスタ１ｇｏに再循環されるデータ２よびバスイ ンタフェース７６により供給さｎるデータバスライン６６からの入力データのい ずれかあるいは両方を受取る。データの累算前に各グログラマプル入カライン１ ９２．１９３上に、ＡＤＤ信号又はＳＵＢ信号があるかどうかおよび入力ｒ−夕 が真かあるいは反転さｎているかどうかに応じてこのデータの和又は差がキャリ ー付１ビツトフルアダー１８２からクロックに同期して出力され、メモリレジス タ１８θに入力される。

従って２つのデータワードを加算するのて２ステツプの手続が必要である。第１ のステ、プはバスインタフェース７６からの第１データワードをメモリレジスタ １８０にシリアルに加算することである。と扛は従前にメモリレジスタ１８０に あったデータの再循環をディスエーブルすることにより成される。次に第２デー タワードがバスインタフェース７６がらシリアルに入力される。同時に第１デー タワードがメモリレジスタ１８０から再循環され、両データは同期してキャリ付 １ビツトフルアダー１８２に印加される。こ、の結果得らｎ、た／リアル合計値 がシフトされ又同期をとってメモリレジスタ１８０に入力さｎる。この合計値は 更に付加データと加算されるかあるいは各エレメントプロセ、す６ｏ内の他のモ ジュール５８にシリアルに転送さｎる。

苓 １； １１： 、ｊ ＮＸＮマレイのアキュムレータモジュール１６８で構成されるアキュムレータ機 能プレーン１６６は、第１０図に示されており、各々アキームレータ入カプログ ラマプルロジック回路１７２を有している。メモリおよびＩ１０機能プレーンの 場合のように、アキュムレータモノニール１６１１（４コンフイギユレーシヨン ノ々ス５６により対応するプロセッサインタフェース回路４９に共通に接続され ている。従って、アキュムレータロジック回路１７２の対応するプログラマブル 入力ラインは共通接続され、さらにコンフイギーレーションパス５６の各並列ラ インに接続されている。これによす、コントロールプロセッサ１０によシコンフ イギュレーシ田ンラッチ回路５６に選択され、書込まれたコントロールワードが 、アキュムレータ回路１７２の各プログラマブル入力信号のロジック状態を共通 に作ることができる。従って、コントロールワード、す１０によシ直接選択され るアキュムレータ機能プレーンに共通構成のアキュムレータロジック回路群１７ ２カ゛アル。コントロールプロセッサ１０のクロックカウンタおよびダート１６ によシ発生する所定数のクロックツぐルスは、クロノクライン３８により各アキ ュムレ−タモジュール１６８およびロジック回路１７２に共通に設けられている Ｏ Ｇ、カウンタ機能プレーン カウンタ入力プログラマプルロジック回路を第１１図に示す。プログラマブル入 力信号および対応するカウンタ機能プレーンのリストと記述を表４に示す。

カウンタロジック回路２００はデータバス６６上のデータのビットの加算を行う ように設計されている。

従って、カウンタロジック回路２００は必須的に標準５段バイナリカウンタ２０ ４と対応する５ビツトメモリレジスタ２０２で構成されている。動作中、データ はパスインタフェース回路を介してチー　タハス６６　カらバイナリカウンタ２ ０４の第１段により受信される。

・ぐスインタフニース回路７６の受信部は先にイネーブルになり、データバス６ ６から各データビットを受取っり後スぐディスエーブルされる。受信した各ロノ 。

り１のデータビットがバイナリカウンタ２０４の第１段をクロ、りし、他方ロジ ック０を受信した場合には、バイナリカウンタには何の影響もない。従って、バ イナリカウンタ２０４は、データバス６６上にシーケンシャルに存在するロジッ ク１データビツトの数をカウントする。これによシ、カウンタ２０４は１ビ、ト フルアダーとして機能する。バイナリカウンタ２０４の出力信号から連続的に得 られるバイナリカウント値は、）やラレルデータセット信号をＳＥＴプログラマ ブル入カシカライン２１θ加することによりｚｅラレルイン、シリアルアウトメ モリレノスタ２０２に転送することができる。このカウント値は、ＣＬＩ（プロ グラマブル入力ライン２０６に、クロックイネーブル信号によりイネーブルにな ったＣＫライン３８上のクロツクノヤルスを印加するのに応答して、）々スイン タフエース回路の送信部に最小位ビットを先頭にしてメモリレノスタ２０２から シフト出力される。ノシイナリカウンタ２０４は１ノセツ）　Ｍ　号ヲＲプログ ラマブル入カライン２０８に印加することにより、いつでもクリアできる。

制御のために、カウンタ機能プレーンとしてのカウンタロノ、り回路２００の相 互接続は、アキュムレータ機能プレーン１６６内のアキュムレータロジ、り回路 １７２の相互接続ときわめて類似している。カウンタロジック回路２００の対応 するプログラマブル入力ラインはそれぞれ一緒に接続され、さらに対応するコン フィギュレーションノクス５６の並列ラインニ接続されている。従って、カウン タ機能プレーンのカウンタロジック回路２００の動作は共に共通かつ同期してい る。

市　匈　１　会　、 Ｈｏ　コンノ４レータ機能プレーン コンノ４レータ入力プログラマプルロジ、り回路２１６は第１２図に示されてい る。表５はこのロジック回路２１６の各プログラマブル入力信号および同等の対 応する機能プレーンのプログラマブル入力のリストと機能説明を示している。コ ンパレータコシツク回路２１６は２つのデータワードを比較するのに３ステツプ の手続を取っている。第１ステ、プにおいて、パスインタフェース回路７６によ りデータバス６６からのデータ７−ドが受信され、メモリレジスタ２１８に入力 される。これは、　ＣＬＫプログラマブル入カシカライン２２２上ロ、クイネー ブル信号【よりＮＡＮＤ　’ｒ″−ト２２０を介して供給されたクロックパルス の印加に応答シてメモリレジスタ２１８の最上位ビット位置を介してデータワー ドをシリアルにシフト入力することにより行われる。このステップはメモリレジ スタ２１８に従前にあるデータの再循環を行うことなしに行われる。すなわちロ ジックＯがＲＦＣプログラマブル入カシカライン２２６加され、それによりデー タの再循環をディスエーブルにする。第２ステツプはメモリレジスタ２１８内に 現在あるデータと、データバス６６を介してロジック回路２１６にシリアルに供 給された第２データとの比較を実際に行うことである。この２つのワードは、最 小位ビットを先頭にしてコンパレータサブ回路２２３の各入力端子に同時にシリ アルに印加される。第１データワードはメモリレジスタ２１８にあるデータワー １−の再循環をイネーブルにすることにょシコンパレータサブ回路２２３のＡ入 力ラインに印加される。第２データワードはＣＭＰプログラマブル入カシカライ ン２２８上ンベアイネーブル信号にょシイネーブル器でなったコンベアＮＡＮＤ ダート２２９にょシコンパレータサブ回路２２３の３人カラインに、データバス ６６から直接伝送される。この２つのデータはシリアルに印加されるので、コン パレータサブ回路２２３ば対するビットを比較し、その県債結果がコンパレータ ステート出力ラッチ回Ｍ２２４により格納される。

すなわち、コンパレータステート出カラ、子回路２２４は２つのデータワードの 比較状態を連続的に表わす、太き込、小さいシよび等しいという３つの出方信号 を作る。比較後コンパレータステート出力ラッチ回路２２４からの３つの出力信 号はラッチされ、それにょシリセット信号がＲプログラマブル入カライン２３６ 上に印加されることにょ）リセットさｉＬる迄、累積比較の状態を保持する。当 然、第２の、すなわちシリアル比較のステップは両データワードの最上位ビット が比較されたとき終了する。第３の最終ステップの比較子Ｆｉｃハコンパレータ ステート出カラッチ回路２２４の出力信号の特定の比較状態をテストすることで ある。

このために、ラッチ回路２２４の出力信号がそれぞれる。この３つのＮＡＮＤ　 ｒ　−）の出力信号は、その出力信号がバスインタフェース回路７６に供給され る３人力ＮＡＮＤ　ｆ　−）　３３８によシ結合される。これらのダート２３１ ．２３３，２３５は、それぞれＧ、Ｌ、Ｅの入力ラインを有している。これらの ラインはＡ＞Ｂ又はＡ＞Ｂのようにコンパレータ出力ラッチ状態のいずれか１つ 又はその組合に対して選択的にテストするのに使用することができる。従って２ つのデータワード間の比果結果が、第１データワードが第２データワードよシ大 きい場合、第２ステツプの手続に続いて、コンパレータステート出力ラッチ回路 のＡ＞Ｂ出力がロジック１になる。さらに１゛大きい”および１等しい”の各信 号、がそれぞれＧおよびＥプログラマブル入カライン２３０，２３４に第３ステ ツプで印加される。この結果３人力ＮＡＮＤダート２３８は、第１データワード が第２データワードよシ大きいか又は等しいのいずれかであることを示すロジッ ク１信号をパスインタフェース回路７６に転送する。

へ Ｉへ　心　心　知合 カウンタ機能プレーンに関し、制御のためにコンｚ４１７一タ機能プレーン内の コンノ（レータロジック回％２１６の相互接続はアキュムレータプレーン１６６ 内のアキュムレータロノ、り回路１７２の相互接続にきわめて類似しているコン パレータロジック回路２１６の対応するプログラマブル入力ラインはそれぞれ接 続サレ、サラニ対応するコンフィギユレーションパス５６の並列ラインに接続さ れている。従ってコンノやレータ機能プレーンのコンパレータロノ、り回路２１ ６の動作は共通かつ同期が取られている点で固有である。

■、データ交換サブシステム 上述したように、第５ａ図に示すデータ交換サブシステムは、複合エレメントプ ロセッサ６０内のいずｆかのモジュールが、データバス６６に、同期してデータ を送信したりあるいはデータバス６６からのデータを同期して受取ることが可能 なように作動する。データ交換サブシステムは更にデータバス６６かう、非励作 モノ亡−ルを機能的に切離す。これらの機能を供給するために、データバスサブ システム７４はデータバス６６、抵抗負荷７８、データバス６６上のデータ信号 のロジック状態を検出するデータバス６６に動作可能に接続された多くのデータ レシーバおよびデータバス６６に動作可能に接続された多くのデータトランスミ ッタを石している。エレメントプロセッサ６０のモノー−ル５８を相互接続する のに使用されるデータ交換サブシステムの場合、これらのデータトランスミッタ およびレシーバは対唇なって複数の：同−データー寸スインタフエース回路７６ −　を形成することができ、各回路は複合エレメントプロセ、す６０の各モノー ールに組込むことができるっ抵抗負荷７８は抵抗であシ、抵抗性を有して接続さ れたＦｇＴすなわ−）導電性パスライン６６と電圧源（図示せず）との間（て２ １ＴＸされたＦＥＴであることが望しい。この電圧源はデータバス６６を通常ロ ノ、り１に保持するのに十分な電圧である。

バスインタフェース回路７６２よびデータトランスミ、りおよびレシーバの好適 設計例をセク７ヨン■、上記りのメモリ人カプログラマブルロノ、り回路１０２ に関連して述べる。この回’４１０２の特徴（は次の通りである。（１）回路７ ６のトランスミッタ部のデータ出力パッ７ア８６は第５ｂ−ｃ図に示すようＫｆ −コンコレクタ設計である。（２）出力イネーブル信号がＯプログラマブル入カ ライン８４に印加されると、データライン８２上のパスインタフェース回％７６ に供給されるデータはデータバス６６に送信される。（３）出力イネーブル信号 がＯプログラマブル入カライン８４から消えると、バスインタフェース回路はロ ノ、り１を発生しプル信号がエプログラマブル入カライン９２に印加されると、 データ・ぐス６６から受信したデータがデータライン９３に送られる。従ってデ ータを送信するときハ、各バスインタフェース回路７６はデータバス６６のロー ノ、り状態をロジカル０状態にする能力を有しさえすれば艮い。従ってデータバ ス６６のロジ、り状態がロジック１であるのは、全バスインタフェース回路７６ −　がロジック１を送信しているときか、各モノーールをデータ・ぐス６６から 機能的に切離したときである。逆に、いずれかのバスインタフェース回路がロジ カル０を送信している場合には、データバス６６はロジカル０状態にある。従っ てデータ交換サブシステムは効果的にデータバス６６上に送信される全データの ワイギド、ＡＮＤｆ、、データを受取るように構成されたバスインタフェース回 路７６に供給する。従って、送信されるデータの衝突が、ロジカルＡＮＤ条件の 適用により回避される。この所望の帰結は、機能プレーン間でデータが転送され るときはいつでもアレイプロセ、す６６によりデータに応じた処理が可能になる ということである。すなわち、アレイプロセ、す６１のデータ交換サブシステム の衝突回避能力は２種類以上の画像を機能プレーン間で同時に転送させることに より、意図的に生じさせることができる。各データ交換サブシステムにより実際 に送信されるデータは当然各エレメントプロセノブ６０の送信モジュール５８に 含まれる各データによる。従ってアレイプロセッサ５１は、結果として得られる 画像が２つ以上の画像の各データに依存するようなデータ依存動作すなわち学参 寺寺マヌキング動作を行うことができる。この特徴は、後述するセクションＱｌ ）Ｅの例によ）さらに説明する。

人力プログラマプルロノック回路を各データバス６６に接続するために共通のパ スインタフェース７６を使用することは実質的に、エレメントプロセッサ６０の 全体の複雑さ、それゆえ全体のアレイプロセッサ６１の複雑を減少させる。これ により、全体として互いに依存しないのであれば、大刀プログラムの要求ビット シリアル演算２よびデータ操作およびパスインタフェース７６の使用にのみ限定 した設計ＫＬ、実施するこ七ができる。蛍−データバス６６を介してエレメント プロセッサモジュールの相互接続を共通にすることによシ、（これは従来技術の ゛セル”エレメントコンポーネントの高度に相互接読されたサブコン２−ネンに 相当する）エレメントプロセッサ６ｏのアーキテクチャが簡単になる。

データ交換サツシステムは又エレメントプロセッサ６０の変更又は拡張を′間単 にする。各モノーール５８はパスインタフェース７６のデータ送信２よび受信の 両方に共通の単一データライン９Ｑを介して各データバス６６に接続されるので 、モジュール５８はデータバス６６からデータライン９ｏを適切に接続又は切離 すことによシエレメントプロセッサに付けたり、切離したりできる。さらに、こ のアーキテクチャはエレメントプロセッサの最適化２よび速度に何らの直接の影 響を与えずに拡張することができる。複合エレメントプロセッサ６０に存在し得 るモジュール５８の数を制限するものはパスライン６６の長手方向に沿った信号 伝搬遅延の制約である・ しかしながらデータ交換サブシステムは、エレメントプロセッサ６０のモジュー ル５８を相互接続することにのみ使用が制限されているわけではない。パスライ ンを介して多くのロジック回路間で、シリアルデータを交換しなければならない 所では効果的に使用することができる。

例えば、機能的に等価なデータ交換サブシステムを用いて、アレイプロセッサ６ １のＩ１０機能面の全部とコントロールプロセッサ１０のノ４ラレル／シリアル コンバータ１８を相互接続する仁とができる。第２図に示す抵抗性負荷７８はロ ジック１状態でＤＩデータバス４６に接続され、通常維持する。データをＤＩデ ータバス４６上に送出する各１乃機能プレーン（第８図参照）上にあるデータト ランスミッタ１５５（７）出カパッファ８６は、オープコレクタの設計になって ｂる。データトランスミ、り１５５のディスエーブル状態は、ＤＩデータバス４ ６上にロジック１を送出する。当然、Ｉ１０デーク交換サブシステムのデータレ シーバはシリアル／ノぐラレルコンバータ１８で６９、ＣＫライン３８に供給さ れるクコツク・ぐルスにより、データの受信がイ坏−ブルに々る。

従って全Ｉ１０機能プレーンはＩ／ａデータ交換サブすステムによす、コントロ ールプロセッサ１０のコンバータ１８に共通に接続される。

データ交換サブシステムは、並列データワードを、並列に操作するのは容易であ る。

ｍ、動作 ん　レベルシフト 上述したように、ある画像処理において、アレイプレセ、す６ノの基不動作は連 続する機能プレーンを介して、画像構成データを並列に、連続ソフトすることで ある。これらのレベルシフトは、適切な種類の連、続する機能プレーンを介して 補助のすなわち画像が引き出したデータ群と共に画像データ群をシフトすること によシ所望の画像処理アルゴリズムの特別のステップを実施するように使用する ことができる。

多くの機能プレーンを含むレベルシフトを行うのに必要な特定のステップが第１ ３図のシステムタイミング図に示される。ｔｌにおいて、コントロールプロ１ セッサ１０はコンフィギュレーンヨンラッチリセット信号をラッチリセットライ ン２６を介してプロセッサインタフェース６３に出す。この信号は対応するプロ グラマブル入力ラインの非動作状態に全コンフィギユレーションラッチ回路５２ のデータビットをする。次にコントロールプロセ、す１　ｏｕ、、　各コンフィ ギユレーションラッチ回路５２にコントロールワードを書いて、プロセッサイン タフェース６３の任意数のインタフェース回路４９に連続的にアドレッシングす る。当然これらの各コントロールワード１θ、アドレッシングされるインタフェ ース回路４９に対応する機能プレーンに関してのみ機能的に定義される。特定の 機能を形成するように９能プレーンを構成するためのコントロールワードは表１ −Ｖの助けにより定義できる。例エバ、メモリレジスタに含孟れるデータのレベ ルシフト用メモリ機能プレーンを構成する一方で各モノニール内の再循環を介し てデータを保持するためには表１を参照して表■に示す所望のコントロールワー ドを作れば良い。第１３図を参照すると、それぞれｔ２　。

ｔ３およびｔ４におりて、３つの機能プレーンをコントロールプロセッサ１０が １成する。上述したように、各インタフェース回路４９のアドレスデコーダ５ｏ がアドレッシングされるので、ラッチイネーブル・君号が発生され、それにより 、対応するコンフィギーレーンコンラッチ回路５２がコントロールワードをラッ チ入力する。これをコンフィギユレーションサイク・レト呼ぶ。レベルシフト中 に動作状態にある機能プレーンのコンフィギユレーションサイクルが一度実行さ れると、アレイデロセ、す６１内の残りの機能プレーンが未攬成のままであシ、 それゆえ非動作状態にあり、コントロールプロセッサ１０はｔ５においてクロッ クのダウンカウント数をクロ、クヵウンタ２よびダート１６に供給する。ダウン カウント数はクロックカウンタおよびｒ−ト１６にクロ、フカラントイネーブル 信号によりｔ６でう、チされる。この信号はさらにダウンカウントシーケンスを 開始し、ダウンカウント数で定義される。所定数のクロ、クパルスをＣＫライン ３８上に供給する。これら各クロ、クパルスに応答して、実際の機能プレーンは 、構成に応じて、蛍−データピラトラ、データ交換サブシステムを介して送信又 は受信する。

従って第１３図に示すように、１６ビツト長のデータワードから成る全画像は、 １６のクロックダウンカウント数てより、機能プレーン間でレベルシフトするこ とができる。ｔ７において、ダウンカウントシーケンスが終シ、クロ、クカウン タおよびダート１６はクロツクカウント終了１言号をコンビ＝−タンステム１２ に供給シ、レベルソフト動作が完了したことを示す。

表　６ コントロールワード　ビット機能 □　（１１−１リ　末期用 Ｂ、横方向シフト アレイプロセ、す６１のもう一つの基本的な動作はアレイの横方向のシフトであ る。このシフトは、基本的な動作ではあるけれども、メモリおよびＩ１０機能プ レーンのように、最も隣接するシリアルデータを転送する能力を有した機能プレ ーンに限定されている。

横方向のシフト動作中は、これらの機能プレーンの１つにある画像が、画像の空 間保全状態を損うことなく機能プレーン内の４つの直交方向の１つに横シフトさ れる。画像の保全状態は、ＮｘＮモノーールアレイの北と南の端および東と西の 端に位置するモノー−ル間の循環する最も隣接する相互接続により保持される。

これにより対応する対向端に再現するようにアレイの端上でデータの数字のシフ トが可能にする。さらに、画像は各々異る機能プレーンにあるので、任意数の画 像を、同期してかつ全体に、方向に無関係知横方向シフトすることができる。

第１４図の状態タイミング図は横方向シフト動作に必要な特定のステ、デを示し ている。レベルシフト動作のように、横シフトはコントロールワード、す１０が コントロールラッチリセット信号ｔｔｌで発生することによシ開始する。次にｔ ２において、コントロールプロセッサ１０は１つ以上の機能プレーンを構成して 横シフトを行う。そのような場合の１コンフイギユレーシヨンサイクルを第１４ 図に示しである。例として、横シフトを行うためにメモリ機能プレーンを構成す るのに必要なコントロールワードを表■に示ず。

このコントロールワードはメモリ機能プレーンを構成して、この機能プレーンに 含まれる画像の東の横方向シフトを行う。ｔ３において、再びレベルシフト動作 のように、コントロールプロセッサ１０はクロックダウンカウント数をクロ、ク カウンタおよびデート１６に出力する。ｔ４で発生されたクロックダウンカウン トイネーブル信号によりダウンカウント数がう、チされ、ダウンカウントシル呪 ンスを開始し、所定数のクロックパルスをＣＫライン３８上に出力する。これに 応答して、データワードはモジエール１０２からシリアルにシフト出力きれ、各 東の最も隣接するモジュール１０２に入力される。ｔ５でダウンカウント数 ７クカウンタおよびｒ−ト１６はクロ、フカラント完了信号をコンぎニータンス テム１２に供給シ、横シフトの終了を示す。

イ（ｌ コントロールワード　ビット機能 Ｃ６データ入出力 従前の２つの基本動作は一般にプレイプロセッサ６１内の画像の移動すなわち移 行を取扱う。しかしながら、データ入出力力作はコントロールプロセッサ１０の コンピュータシステム１２とアレイプロセッサ６１の入出力機能プレーン１５２ 間の全体画像のシリアル転送を行う。

説明のためにデータ入出力動作を画像データ出力サブ動作と、画像人力サブ動作 とに分ける。これらの動作の基本部分を示すシステムタイミング図はそれぞれ第 １５ａ図および第１５ｂ図に示される。画像データ出力動作に２いては、画像が コントロールワード。

＋ｆ１Ｏからアレイプロセッサ６１に転送される。この転送は２ヌテツプで行わ れる。第１５ａ図を参照すると、第１ステ、プはｔｌで開始する。このときプロ セッサインタフェース６３の全コンフィギエレーシコンラッチ回路５２は名非動 作状態となるようにリセットされる。ｔ２において、コントロールプロセッサ１ θハコンフイギーレーシヨンサイクルヲ実行シ、データ入力、横シフト東動作の ために入出力機能プレーン１５２を構成する。このとき必要なコントロールワー ドば、セフ・ンコンＩｌｌ　（Ｂ）で述べたようにメモリ機能プレーン横シフト 東動作を行うのに必要なコントロールワードと必須的に同一である。唯一の例外 は、ＥＸＩＯビット（ビット１１）がロジカル１にセットされ、■／１０入カデ ータレシーノク／セレクタ１５４および工り出力データトランスミッタ回路１５ ５がイネーブルになる。

次にｔ３において、コンピュータシステム１２はコンバータ１８に画像データ群 の第１データワード全供給する。この第１データがワードが双方向性データ／ぐ ス４０で安定状態になると、ＣＷコントロールライン４４上の負ロノックコンー 々−タ書込信号によシコンーマータ１８にラッチされる。次にコンピュータシス テム１２ばｔ４でクロ、クダウンカウント数をクロックカウンタ２よびデート１ ６に供給し、この数字は工１０９　＊巨プレーン１５２のデータワードとメモ１ ルノスタ１１８の両方のビット長に等しいこと−７＞Ｅ望し１ハ。ｊ５ｊＣ＞い テ、コンピュータシステム１２はクロックカウントイネーブルは号を供給踵それ によシタ９ウンカウント数は、クロック・ヤルスに応答して、シ１ノアルに画像 データワードをＤｏライン４８上に送信する。この画像データワードは、Ｉ／１ ０機能プレーン１５２のメモ１ノモノユンスはｔ６で終了し、このとき全体画像 データワードがメモリモノニール１０２の、工／′Ｏ機肯ヒプレーンのＮＸＮア レイの最上行のコーナモジュール１０２，１に転送されたことになる。

ｔ３で開始し、ｔ６で終るデータ出力動作の第１ステツプ部：Ｓ次にＮ　−１回 繰返される。その繰返しの都度、画像データ群からの新しいデータが最上行のコ ーナモノー−ル１０２，１に供給され、従前そとにあったデータは連続して横方 向にソフトされ、東の最も隣接しだモノー−ル１０２，１から１０２１．ｎへ移 る。明らかな如＜、Ｉ１０機能プレーン１５２の全部の行には、画像の一部が供 給される。

データ出力動作の第２ステ、プでは、１行南のモノニール１０２の最上行のデー タがシフトされる。これはＩｌｏ　機能プレーン１５２上で画像を雨に横シフト することにより行われる。雨への横ソフトは東への横シフトと同じであり、異る 点はビット９がビット８のかわシにセットされることである。

これら２つのステップは、コントロールプロセッサ１０からアレイプロセッサの ■ん機能プレーン１５２に全体の画像データが転送される迄連続的に繰返される 。それゆえ、動作中は、データワードの流れが西から東２よび北から南である。

第［データワードは最終的に最下行のコーナモジュール１０２　（で格納され、 ｌｔ　終データワードが最下行コーナモジュール１０２．。

に格納される。この通常のデータの流れは画像を簡単かつ効率良く、入出力機能 プレーン１５２のメモリレジスタ１１８にマツプすることができる。

アレイプロセッサ６１からの画像を、コンピュータシステム１２ヘミ送するデー タ入力動作は実質的に１、でプロセッサインタフェース６３のコンフィギユレー ションラッチ回路５２Ｉｉリセットされ、ｔｚでコントロールプロセｙ　？　１ ０　カコンフィギュレーシコンサイクルを実行してＩｌｏ　４能プレーン１５２ を実行し、データ人力動作を行う。このコンフィギュレーンコンは従前のデータ 出力動作に使用されたそれと同じであ＃）、ＥＸＩＯＭ号がデータトランスミ、 り１５５並びにデータレンーパ／セレクタ１５４をイネーブルにする。

しかしｔｓで、コンピュータシステム１２はクロックダウン、カウント数を出力 し、ｔ４で、クロックダウンカウントイネーブル信号を出してダウンカウントシ ーケンスを開始する。ＣＫ　／４’ルスに応答して、最も隣接したデータ出力ラ イン１６０上にある最下行モジュール１０２　のメモリレジスタ１１８からのデ ータはデーＩｎ タトランスミッタ回路１５５を介してＤＩライン４６上に送られる。このように して出力されたシリアルデータはクロックに同期してコン・々−タ１８に入力さ れる。

ダウンカウントシーケンスの終了であるｔｓで、最下行のコーナモジュール１０ ２ｎ５ｎに従前あったデータワ２ 一ドがコンバータ１８に転送されたことになる。従って、ｔｓでコンビエータシ ステム１２がクロックダウンカウント完了信号を受取った後、ｔｓで負のコノ。

クコンバータリード信号ヲＣＲコントロールライン４２上上読出し、コンバータ １８（Ｃある並列変換されたデータワードを読む。ｔｓで始まる事象とｔｓで終 了する事象のシーケンスは、Ｎ−１回繰返され、■Ａ機能プレーン１５２内の最 下行のモジュール１０２からの全データワードがコンピュータシステム１２に転 送される。従って、アレイプロセッサ６１からの全体画像をコンピュータシステ ム１２に転送するために、横シフト肩励作を伴う上述のステ、プが操返される。

この操返しは、最初にモジュールの最下行にあったデータが最下行に整り、さら に最下行コーナモ・クユール１０２ｎ、ｎを介して横方向；（シフトする血行わ れる。

画像データ人カサブオ被し−シコンと画像データ出力サブオペレー／−Ｉンは、 説明のためくのみ別個に説明した。これらの、ｆ被し−ゾコンは並列に動作する シリアル入力、シリアル出力コンバータ１８を用いて、別間に動作させても良い し、同期して動作させても良い。同時（（画像全交換する場合、データ入力サブ オペレーションとデータ出力サブオペレーションはオー／Ｊラップするので、各 ダウンカウントシーケンスの前に、データワードをコンバータ１８に書込み、ダ ウンカラ３ ントシーケンスの後、コンバータ１８からデータワードをリードする。従って、 ダウンカウントシーケンス中は、アレイプロセッサ６ノからのデータワードがシ リアルにコンー々−タ１８にシフト入力され、アレイプロセッサ６１に同時シフ ト入力されるデータと入れ替わる。上述の両サブオペレーションのシフトンーケ ンスが同一であることを考えると、この：うにして交換されたデータワードが各 画像データ群内の同一相対ロケーションにリード、ライトされることがわ刀）る 。従って、全画像データ群あるいは、各データ群の部分は、コントロールプロて ッサ１０とアレイプロセッサ６１との間で簡単に交換することができる。上記て クンコノ■のＩ１０データ交換サブシステムの説明かられかるように、任意数の 画像データ群を、アレイプロでアサ６ノ内（Ｃある同数のｒ、”ｏ　＠能プレー ン１５２からコントロールプロセッサＩＯに同時に転送することができる。この ようにするには、■Ａ機能プレーン１５２は各データｉＤＩパスライン４６上に 送出するように共通に構成することができる。従ってダウンカウントシーケンス 〒に・−くつかの画像データ群からの対応するデータワードがコンバータ１８に 供給される。

Ｅ、例 上述したアレイブロセ、す６１の基本動作金種々の機能プレーンと組合わせるこ とにょ）、実際にどのような画像処理アルゴリズムでも行うことができる。

アルゴリズムｔ−笑行するアレイプロセッサ６ノの一般的動作を説明するために 、−例金以下述べる。

サイン無し乗算例 次の′”プログラム”は−万の画像データ群刀ムら他方の画像データ群のサイン 無し乗算を行う。仮乗数が一方のメモリ機能プレーン（ｆｖＩＥＭＺ　）に供給 され、乗数が第２メモＩＪ　ｉ能ブレーン（Ｗ、ＥＭ２　）に供給さｎる。これ らメモリ倭罷プレー７の位置的に対応するモジーールにめるデータワードが乗算 され、中間のそして究極的に最終の汝かアキュムレータ機能プレーン（Ａｃｃｌ ）の同様に対応するモジュールにたくゎえらｎる。

前記“プログラム”に工っで行われる乗算アルゴリズムは、簡単な“シフトおよ び加算″技術を用いている。乗算データワードは、各シリアル加算間で１ビツト ノフトされる。この例では、必要でないが、カウンタの機能プレーン（ＣＮＴ２ ）を設けて、位置的に対応するモジュールの各々において、乗算データワードの ビットサムを作シ、その動作を説明する。

被乗算および乗算データ群は、互いに補助データ群と考えることができる。乗算 積とカウンタピットサムデータ群は画像導かん数データ群と考えることかでさる 。

この例では、データワード群は４ビツト長で、モジュールメモリレジスタは、８ ビツト長でるる。このデータワードは各メモリレジスタの下位４ビツトにセット さｎ、上位４ビツトなｏである。

プログラム ラ・イン　アドレッシン　アクティブにセ　実行さｎるコンＦロールノに　グさ ｎる機、トさｎる対応　プロセ、す万ベレーシコノ１、　ＡＣ（Ｊ、　ＡＤＤ、 ＣＬＫ　コンフィギュレーンコノサイクル２　ＣＮＴｌ　Ｒコンフィ千、１７′ −ソコノサイクル５　ＭＥＭＩ　ＲＥＣ，Ｏ，ＣＬＫ　コンフィギユレーション サイクル６　ＭＥＭ２　０　コンフィギユレーションサイクル７　ＡＣ（Ｊ　Ｒ ＥＣ，Ｉ、ＣＬＫ　：Ｉンフイ−１’ユＬ／−ショアサイクル８　８クロ、クバ ルスを出力 ＩＱ　ＭＥＭＩ　ＲｇＣ，ＣＬＫ　コンフィギユレーションサイクル１３　ＭＥ Ｍ２　ＲＥＣ，ＣＬＫ、０　コンフィギユレーションブイクル１４　ＣＮＴｌ　 Ｉ　コンフィギユレーションアイクル１５　ＣＮＴｌ　（ｆて非ｍｌ１作）　コ ンフィギーレーシコノプイクル１６　１クロツクパルスを出力 １８　４回行う迄ライン５乃至ラ イン１６のプログラム（ｉ−４行 １９　ＣＮＴｌ　・・・ＳＥＴ　コンフィギュレーンコノサイクル ２０　コンフィギユレーションラッチをリセット ライン 参照番号　コ　メ　ン　ト １−４　ＡＣ（Ｊデータワードがクリアされ、加算を行うモジュールがセットさ れ、ＣＮＴ１カウンタかりセットされる。

５−９　被乗数データワードが、データ交換サブシステムの手段により乗数デー タワ ードのＬＳＢと連続的に脚が取られ、 それぞｎ従前のアキュムレータデータ ワードに加算される＠この条件付すな わちデータ依存型加算によシ、被乗数 と乗数のＬＳＢとが効率良く加算される。

１０−１２　被乗数データワードは左に１ビツトシフトさｎ、次の乗算の小数点 を調整す る。１ビ、ト左ンフトは右へ７ビノト シフトすることによ）成される。

１３−１７　乗数データワードは右へ１ビ、トシフトされ、被乗数は乗数データ ワードの 次の上位ビットと乗算さする。ノット さ几た乗数ビットは各カウンタｙｃよシビットブムが取らｎる。

１８　ライン５乃至１７は乗数データの谷ビットに対し一度行われる。丁なわち こ の例では、４回行われるので、アキュ ムレータデータワードは谷被乗叡デー タワードと乗数データワードの損でめ １−９−２０　乗数データワードのビットカウントは各カワンタモジーールメモ リレジスタ にう、チされる。

次のようなイニンヤルデータワード群を例示したモジュールに有した単一エレメ ントグロセノブを考えると、上述のプログラムは、次のような最終積を得る。

プログラム イニシャル　００００１１１０　０００００１０１　不定　（不定）本ライン４ 　００００１１１０　０００００１０１　００００００００　（０００００）ラ イン１７゜ ループ１　０００１１１００　１０００００１０　００００１１１０　（０００ ０１）ライン１７゜ ループ２　００１１１０００　０１０００００１　００００１１１０　（０００ ０１）ライン１７゜ ループ３　０１１１００００　１０１０００００　ｏｌｏｏｏｎｏ　（ｏｏｏｔ ｏ＞ライン１７゜ ループ４　１１１０００００　０１０１００００　０１０００１１０　（０００ １０）ライン１９．　１１１０００００　０１０１００００　０１０００１１０ 　（０００１０）＊（）内の数は刀ウンタ回路の出力値でめる。

４、発明の詳細な説明 Ａ６　カラム短絡およびフルアレイ短絡した機能プレーンこの発明は、アレイプ ロ’Ｃノブ６ノ内２よびアレイブロセ、す６ノとコントロールプロセ、す１０間 の多くの独特かつ刀ムなり専門化さ７″Ｌｆｃデータおよび画像の転送全可能に する、実質的に第１６図に示す、カラム短絡され、かつフルアレイ短絡されｆｃ 懺能能プレーン２４０全提供る。

第１６図を参照すると、カラム短絡かつフルアレイ短絡された機能プレーン２４ ０はモードデコーダ２５２、多数の刀ラムコントローラ２４８−２５０お７８ よび疑似モジュール２４２，２４４．２４６のプレイを有している。第３図に示 す標準インタフェース回路も又、短絡されたプレーン２４０に含まれ、コントロ ーにフｏ　セフ　ｆ　１０と短絡したプレーンモードデコーダ２５２を相互接続 する。テーブル８は、短絡したプレーン２４０に関して割当てられた機能ヲ有す るインタフェース回路４９のコンフィギユレーションラッチ回路５２の各ビット のリストと機能を示す。

短絡し罠ブレーン２４θの疑似モジュール２４２゜２４４．２４６のアレイはア レイプロ七ノブ６ノ内の種々の機能プレーンのモジュールアレイに相当する。

疑似モジュールプレイには、多くの異る種類の疑似モジュールがのる。これらの モジュールはコーナ疑似モジュール２４４（第２１図）、２よび標準疑似モジー ール２４２（第２２図）を有している。疑似モジュールアレイは、通常、最上性 疑似モジーール２４４でめル疑似モジュールアレイの最上新円に位置するので、 多くのカラムとして定義される。この例外として、アレイの一端に位置する刀ラ ムの最上性にめる疑似モジュールがコーナ疑似モジュール２４６であるというこ とである。各列の疑似モジュールは列データバス２５６により相互接続される。

列データバス２５６は、第５ａ図に示すエレメントプロセッサデータ交換サブン ステム７４と機能的に同等の列データ交換サブシステムの特表昭５９−５００８ ３　（２２） 一部である。

疑似モジュールの列には、多くの列コントローラ２４８．２５０が相関している 。第１８図に示す標準列コントローラ２４８は、第１９図に示ず経列コントロー ラ２５０に相関する端列を除いて疑似モジュールアレイの各列と相関している。

列コントローラ２４８゜２５０は、それぞれの列データ交換サブシステムの列デ ータバス２５６により、疑似モジュール列と相互接続されている。列コンｌ−ロ ーラ２４ｓ、ｔｓｏｕ更Ｋ、各コーナ又は上列の疑似モジュール２４６．２４４ から上列データライン２５８にょシデータを得ている。

列コントローラ２４８．２５０はさらに多くのチータラインおよびコントロール ライン２５４（これには第１７図、第１８図２よび第１９図に示すライン２７６ ゜２７８．２８０，２８２−７ｆｉ含まれる）、　２６ｚ４ｅ４゜２７４により 相互Ｈａされている。

疑似モジュールアレイのコーナおよび最上列疑似モジュール２４６．２４４およ び列コントローラ２４８゜２５０は、コントロールラインおよびデータライン２ ５４．２６２，２６４．２７４によりモードデコーダ２．５２　、コーナ疑似モ ジュール２４６の最上列チータライン２５８および最上列モードセレクトおよび アレイデータイネーブルライン２６６．２６８に相互接続されている。モードデ コーダ２５２は、インタフェース回路４９およびコンフィギユレーションバス５ ６ヲ介シてコントロールプロセッサ１０により供給さｎるコントロールワードを デコードするように設けられている。従って、短絡され１ヒ硯罷プレーン２４０ の対応する動作構成が作られる。システムクロ、り（ＣＫ　）ライン３８は、Ｄ Ｏう１ン４８およびＤＩライン４６と共ニ、コントロールライン、す１０２よび モードデコーダ２５２に相互接続さｎている。短絡さｎｆｃ機能プレーン２４０ の種々の講成部とその動作構■が後述す表　８ 列短絡２よびフルアレイ 短絡された機能プレーン ビット　コ媚沖、り　名称　動作状態　機　能１　工　入力　ハイ　データ交換 サブンステムを介してデータ入力をイネーブルにす る。

２　０　出力　ハイ　データ交換サブン２テムを介してデータ出力をイ坏−ブル にす のメモリレジスタへの転送全イ ジスタへデータの転送をイネ− する列のメモリレジスタへ転送 することをイネーブルにする。

ビット　シ崎沖ツク　名称　動作状態　硯　能９　ＡＤＥ　７Ｌ／１データ　ノ ・イ　疑似モジュー）しからおよび疑似イネゴル　モジュールへのデータの転送 を選択する。データは選択さ０尺 モードに従って、それぞれ、フ ルアレイ又は列の残りの疑似モ ジーールに、コーナ又は最上性 疑似モジュールのいずれ７Ｊ為から 転送される。

ロウ　疑似モジュールから又は疑似モ ジュールへのいずｔ〃１のデータ の転送を選択する。データ源は α圧信号およびＭＳ信号に応じ てＤＯライン又にカラムメモリ １そり″　ＤＩライン上にデータの転送ｔイネーブルにする。データに出 力信号およびＭＳ信号に応じて Ｎｏが取らｎる。

Ｂ、疑似モジュールアレイ 標準の、最上列およびコーナ疑似モジュール２４２゜２４４．２４６は、各モジ ュールが、第５ａ図のエレメントプロセッサデータ交換サブシステム７４に使用 さｎるものと実質的に同一の相関アレイプロセッサデータバスライン６６、カラ ムデータバス２５６、および１対のデータトランスミ、りをＭしている。データ トランスミッタは、８２２図の標準疑似モジュール２４２に、最も明瞭に示され ている。データトランスミ、夕は、エレメントプロセッサデータバス６６と列デ ータバス２５６との間に、方向全反対にして並列に接続さｎゐ。第１のデータト ランスミッタに椰ケート３２６と反転万一ブンコレクタ出カバ、ファ８６とで構 成さｆている。

第１トランスミツタはエレメントプロセッサデータバス６６からのデータを受取 り、反転して、■プログラマブル入カライン３２８上の入力信号の印加により、 ＡＮＤゲート３２６がイ坏−ブルになると、列データバス２５６上に送信する。

従って列データバス２５６は各相関する疑似モジュール群の第１データトランス ミツタにより供給された反転データを集合的にＡＮＤヲ取る。見てわかるように 、この列データは、第１データトランスミ、りにより受信した集合データのＯＲ ’ｉ（取るように順次反転される。第２テータトランスミッタ５ も、ＡＮＤゲート３２７と反転オープンコレクタ出力）（ラフ７６６で構成され 、補償機能を行う。すなわち列データバス２５６からデータ金受取り、反転し、 コンフィギュレーンコノノくス５６上のコントロールプロセッサ１０により供給 さｎる、０プロゲラマフ゛ル入カライン３３０上の出力信号により椰ゲー）３２ ｙ７）；イネーブルになると、エレメントプロセ、サデータフ（ス６６上に出力 する。し刀・しながら、送信されたデータは実際には反転されない。というの（ ，１、夕１ｊデータノくス２５６上の疑似モジュールに供給さｎる前に又反転さ ｎｉｂからでりる。

こｎらの凛準疑ｆ以モジュール２４２は多くの疑似モジュールアレイでａＨさル ている０当然）最終行の疑似モジュールアレイにめる標準疑似モジ＝゛−７・し ２４２に相関する列データフくス２５６は、第１テータトランヌミツタの万一ブ ンコレククノ（ラフ７８６の出力２よび第２データトランクミ、りの后のゲート ３２７のデータ入力に接続された後ターミネーションさ几、乙。

最上性疑似モジーール２４４は必然的４で標準疑似モジュール２４２と同一であ る。し刀）しな刃１ら、第２−プルにする付加回路ｔモジー−／し２４４（ζＭ している点でモジュール２４２と異る。この打力ロ回路はインバータ３３４とＮ ＡＮＤケート３３２を石している。出刃信号がＮ４ＮＤゲート３３２の０プログ ラマブルン３３０′に印加され、コーナ疑似モジュール２４６により発生され、 最上行出力デイスエーフ゛ルライン２７２８６ テム７４に出力される。

第２０図に示す、コーナ疑似モジュール２４６を参照すると、モジュール２４６ 内の付刀口回路は、最上列疑似モジュール２４４にもめるインバータ３３４およ びＮＡＮＩ）ゲート３３２と共にＡＮＤゲート３３６を有している。コンフィギ ユレーションバス５６フｃ介してコントロールプロセッサ１ｏにょ）供給される アレイデータイネーブル信号ｉ　ＡＤＥプログラマブル入カシカライン２８６上 ンバータ３３４に印刀口さルる。この信号はハイレベルになると第２テータトラ ンスミ、りによるデータの転送をディスエーブルにする。丁度同様に最上列の出 力ディスエーブル信号はハイレベルになると、最上列の疑似モジュール２４４の 第２テータトランスミノタｔナイスエーブルにする。アレイデータイイ、−プル 信号は、ＭＳプログラマブル入カライン２８８上に供給されるモードセレクト信 号と共にＡＮＤゲート３３６に印加さｎ１最上列の出力ディスエーブル信号を発 生する。モードセレクト信号の状態により、アレイデータイネーブル信号が最上 列の出力ディスエーブルライン２７２上でゲート制御され、そこから最上列の出 力ディスエーブル信号のように全ての最上列の疑似モジュールに供給される。従 って、モードセレクト信号がロウレベルのとき、最上列の出力ディスエーブル信 号が、アレイデータイネーブル信号の状態にががわらず非動作状態に保持さする 。このような状態では、アレイデータイ坏−プル信号がハイレベルになると、コ ーナ疑似モジュール２４６の第２テータトランスミノタのみがディスエーブルに なる。これにょシコーナエレメントグロセノブデータバス６６がらのデータが対 応する列コントローラ２４８およびモードデコーダ２５２に最上列データライン ２５８を介して入力が可能でうり、他方、短絡された疑似モジュールアレイ内に りる他のすべての疑似モジュールに相関するエレメントグロセノブデータ又換サ ブシステムに出力される。

Ｃ３列コントローラ 分離列コン）ｏ−ラ２４Ｂ、２５０は各列の疑似モアニールアレイに相関してい る。列コントローラ２４８．２５０は災質的に他と同一である。標準列コントロ ーラ２４８と終刊コントローラ：ｚｓＯ（疑似モジーールアレイの端にめる焚似 モジーール列と相関している）との差は後述の如く明ら刀）である・第１８図全 参照すると、標準列コントローラ２４８は３つの主サブユニットで構成さｎてい る。こｎらのサブユニ、トハ列メモリレジスタ３１８．３万同テータセレクタ３ ０４および４万同テ一タセレクタ／列データトランスミ、り３２０でめる。連続 して＠接する標準列コントローラ２４８のいずれ刀・１つを考えると、メモリレ ジスタデータ転送ライン２６４全介して、そ８ の前に隣接した標準列コントローラ２４８からメモリレジスタ３１８の最上位ビ ラトラ介してシリアルデータが入力される。データは、内部クロノクライン２９ ６に供給された一連のクロックパルスに応答してレジスタにシリアルにクロック 入力される。データはメモリレジスタデータ出力ライン３４１．３４３ｆ介して 最上位ビット又は最下位ビット位置のいずれ刀・〃・ら３方向データセレクタ３ ０４に供給される。前記データ出カライン３４１，３４３は対応するＭＳＢプロ グラマブル入カシカラインびＬＳＢプログラマブル入カシカライン３４０４２の 最上位ピントの状態により選択さｎる。３方向テータセレクタ３０４への第３デ ータ源は連続して隣接する列コントローラ２４８の列データ又換すブンステムデ ータバス２５６である。各列コントローラ２４８．２５０に２いて、インバータ ３２２は対応する列データバス２５６７）ｈら、ＯＲ’ｚ取った列データライン ２６２上の先行するｍ＝する列コントローラ２４８へのデータ全バ、ファリング するために設けらｎている。従って、刀うムデータに、ＯＲを取った列データラ イン２６２’（、連続する隣舐する列コントローラ２４８．２５０のＯＲを取っ た列データライン２６２）上に３方向データセレクタ３０４によシ受信され、Ｏ ＵＴプログラマブル入カシカライン２９０上給されたＯＵＴ信号によりイネーブ ルになると、メモリレジスタテータ転送うイン２６４′上の連続する隣接列コン トローラ２４８．２５０に戻る。この煤果ＯＲを取ったデータが列データ変換サ ブシステムにより果めらｎ、インバータ３２２が対応する列メモリレジスタ３１ ＆ＶＣ６送さｎｌこれによりアレイプロセッサ６１円の特定の列のエレメントプ ロセッサ内に＝２＋るデータの属性の夛示を得ることかでさる。３方向データセ レクタ３０４〃）らのデータは列コントローラ２４８内の４方向テータセレクタ ／トランスミツタ３２０にも供給さｎる。

このデータは、４ウエイテータてレジタ／トランスミッタ３２０がモードデコー ダ２５２により発生さｎ１メモリレジスタテータリターンライン２８２上に供給 さｆるメモリレジスタデータリターン信号全受取ると、列データ父換すブンステ ムデータバス２５６上に出力さγしら。４ワエイテータ／セレクタトランスミ、 り３２０１ｇ、よるデータ出力は反転万一プンコレクタ出カバ、ファ８６を介し てデータバス２５６上に出力される。抵抗負荷を設けることによシ、４ウエイテ ータセレクタ／トランスミツタ３２０は機能的に各列データ交換サブシステムデ ータバス２５６に相関するデータトランスミッタのいずれかに等しい。

４ウエイテータセレクタ／トランスミ、り３２０はさらに、最上行データライン ２５８を介して対応するコーナ又は最上性疑似モジュール２４６．２４４のエレ メントプロセッサデータバス６６からのデータをも受取る。列データバス２５６ へのこのデータの転送はモードデコーダ２５２により発生され、最上行データリ ターンイ坏−ブルライン２７６上に供給さ扛る最上行データリターンイネーブル 信号によりイ坏−ブルになＳ０同様に、コーナデータリターンライン２８０上の コーナ疑似モジュール２４６のエレメントプロセッサデータバス６６、およびア レイデータ入カライン２７？：上のコントロールプロセ、す１０刀ムらの列コン トローラ２４８，２５０の全部の４ウエイデータセレクタ／トランスミツタ３２ ０にデータが供給さ０る。

この最後の２つのデータ源はデータ全２者択−で供給する。すなわち、いずｎか が非動作のとさ、油に対してこのデータがイ坏−プル信号として作用し、ぞｎに ニジアクティブなデータ源全各列データフくス２５６上にバッファリングする。

／Ｉ！ｒ標準列コントローラ２４８はさらに、全体のアレイのエレメントプロセ ッサ６０からのＯＲｉ取ったデータを得るのに使用される。これｉ　ＡＮＤゲー ト３２４會用いて、連続して隣接する列コントローラ２４８゜２５０のＯＲを取 るアレイデータライン２７４′上に供給されるデータを対応する列データフくス ２５６からのデータと結合する。次にこのデータは、ＯＲ會取ったアレイデータ ライン２７４上の先行して隣接する標準列コントローラ２４８に供給される。こ れによ）、アレイプロセッサ６１に含まれるデータの属性を示すように、各列デ ータバス２５６〃・らのデータが連続して結合される。

第１９図を参照すると、終刊コントローラ２５０は実質的に標準列コントローラ ２４８に同一でめる。

２種類の列コントローラ間の違いは、終刊コントローラ２５０は連続して隣接す る列コントローラを有しないということに基く。従って相関するメモリレジスタ ３１８からデータを選択するには２ウエイデータセレクタ３０６のみ必要になる 。２ウエイテータセレクタ３０６からのデータ出力は、終刊データリターンライ ン２７０を介してモードデコーダ２５２に供給される。

又、ＡＮＤケート３２４は不要となシ、相関する列データバス２５６からのデー タが、ＯＲｉ取ったアレイデータライン２７４上の先行して隣接する標準列コン トローラ２４８に直接供給される。

Ｄ、モードデコーダ モードデコーダ２５２は列コントローラ２４８゜２５０およびコーナ疑似モジュ ール２４６および短絡されたプレーンインタフェース回路４９のコンフィギュレ ーンコノラッチ回路５２との間のインタフェースとして動作する。茨８はインタ フェース回Ｗｒ４９／−Ｅニードデコーダ２５２インタフェースにある信号ノリ ストと機能説明を表わしたものである。これらの信号の状態は、上述のセクショ ン３．Ａで述べたような適切なコンフィギーレーシコノサイクルを実行するとさ 、コントロールグロ（ノブ１０により作り出されるのが望しい。

モードデコーダ２５２と列コントローラ２４８゜２５０との間のインタフェース は、モードデコーダ２５２が単に先行する隣接列コントローラとして見えるよう に、設けられている。ＡＮＤゲート３００は、クロックイイ、−プル信号がＣＬ Ｋプログラマブル入カシカライン２９４上るときに、ＣＫライン３８からの７ス テムクロノクバルスを内部クロ、クライン２９６上に選択的にゲート制御するの に使用される。モードデコーダ２５２は更に２ウエイデータセレクタ２９８に有 し、７リアルデータを、メモリレジスタデータ転送ライン２６４′上の標準列コ ントローラ群２４８の一番口コントローラに供給する。データは初めにアレイプ ロセ。

すＤＯライン４８から受取り、データ出力イネーブル信号−７Ｅ　Ｄｏｇプログ ラマブル入カライン２９２に供給されたとさ、后のゲート３０２により２ウエイ データセレクタの入力ライン３０３の−１にゲート制御して出力する。このデー タを２ウエイデータセレクタ２９８の出力に転送するにｉｄ、ＭＳプログラマブ ル入カライン上のモード選択信号が存在しなければならない。データは更に第１ の連続的に隣接する標準列コントローラ２４８のＯＲｉ取った列データライン２ ６２′から２ウエイテータてレクタに供給でれる。このＯＲヲ取った列データは ＯＵＴ信号がＯＵＴプログラマブル入カシカライン２９０上在するとき、２ウエ イデータでレクタ２９８の出力に転送される。

デコーダプロ、り３０Ｂはモードセレクトおよびアレイデータイネーブル信号全 デコードし、２ウエイデータセレクタ入カライン３０３からのデータと、コーナ 疑似モジュール２４６から最上性チータラインを得、それにより最上行データリ ターンイネーブル信号およびメモリレジスタデータリターンイネーブル信号全発 生する。コーナ疑似モジュール２４６のエレメントプロセッサデータバス６６が らのデータの受信と、コントロールプロセッサ１０からコーナデータリターンラ イン２８０およびアレイデータ入カライン２７６への転送とを、デコーダブロッ ク３０８刀工行う。ＮＡＮＤゲート３４４は、２ウ工イデータセレクタ人カライ ン３０３　＠−らのシリアルデータを、インバータ３１２によって反転されたモ ード選択信号によシイネーブルになったとき、シリアルデータライン／コーナデ ータリターンイネーブルライン２７８に転送する。ＡＮＤケート３４６は、イン バータ３４０によシ反転されたアレイデータイ坏−ブル信号とモード選択信号を 結合する９４ ことにより、ライン２８２上にメモリレジスタデータリターンイネーブル信号を 供給する。

最後に、最上行チータライン２５８上にらるコーナ疑似モジエール２４６からの データが、ＮＡＮＤケート３５０によりゲート制御され、コーナデータリターン ライン／シリアルデータイネーブルライン２８０上に出力される。このデータ転 送は、インバータ３１２により反転されたモードセレクト信号とアレイデータイ ネーブル信号と全結合することにより、イネーブル信号を発生するＡＮＤゲート ３４８によりイイープルになる。

モードデコーダ２５２は更にデュアルデータトランスミ、タブロック３１０を有 し、／リア８データ全１ＤＩライン４６全介してコントロールプロ４７す１０に 供給する。データは終刊データリターンライン２７０およびＯＲ七取りたアレイ データライン２７４’　ＩＦｌｇｔｃ　ｉれたデュアルデータトランスミッタプ ロ、り３１０によ）受信さｎる。トランスミ、りは標準のデータトランスミッタ 講瓜でめシ、谷々はＮＯＲゲート８０２よびオープンコレクタ出カバ、ノア８Ｇ 全有している。

ＮＡＮＤゲート３１６は、終刊データリターンライン２７０からのデータの転送 をイネーブルにするために設けられている。イネーブル信号は、ＡＤＩプログラ マブル入カシカライン２８４上給されたモードセレクト信号お９５　１Ｎ表昭５ ９−５０１１８　：３　（２のよびアレイデータ人力イネ−プル信号との結合力 ）ら発生される。同様に、ＮＡＮＤゲート３１７はインバータ３１２によシ反転 したモードセレクト信号と、インバータ３１４により反転された、０Ｒ−ｆ（取 ったアレイデータの、ＤＩライン４６への転送をイネーブルにするアレイデータ 人力イネ−プル信号とを結合する。

最終的に、モードデコーダ２５２は、ＭＳ＞よびＡＪ）Ｅプログラマブル入カラ イン２８８，２５６上にろるモードセレクト信号およびアレイデータイネーブル 信号を供給することにより、コーナ疑似モシー−ル短絡した機能プレーン２４０ は、アレイグロセノブ６ノ内２よびコントロールプロセ、す１０およびアレイプ ロセ、す６１間のデータ又は画像データ群を操作および転送するためのいくつか の独特の万ベレーシコノモードで動作できる。しかし、必然的には、８つの基本 的な短絡したブし・−ン機能モードがある。これらの８つの基本モードは、ユー ティリティモード、短絡プレーンモー　ド、めるいはＯＲ上取ったデータモード として分類される。この８つの基本モードを、カテゴリおよび対応するコントロ ールワードと共に畏４に示す。

ユーティリティモードは、シリアルデータＤＩ　４６６ ラインおよびＤ０４８ラインを介して、列コントローラ２４８．２５０のコント ロールプロセ、す１０と列メモリレジスタ３１８間のデータの転送を供給すＳ０ 従って２つの基本的なユーティリティモードがある。この第１モードは“シリア ルデータ出力刀）ら列メモリレジスタ″への転送全供給する。ＤＯライン４８上 のデータが、ＤＯＦＪプログラマブルライン２９２上に６２データ出カイ坏−プ ル信号によ一すイネーブルさｎる氏ゲート３０２ｆ介して、さらに、応プログラ マプル入カライン２８８上のモードセレクト信号に工りイ不一プルになる２ウェ イデータセレクタ２９８ｔ−介して、列メモリレジスタデータ転送ライン２６４ ′上にゲート制御され、出力される。このデータは、ＣＬＫプログラマブル入カ シカライン２９４上ロ、クイネーブル信号によシイ子−プルになる、ライン３８ 上の７ステムクロツク（ＣＫ　）信号に応答して連続する列メモリレジスタ３１ ８に、クロックに同期して入力される。このデータは、所望のデータが各列メモ リレジスタ３１８にある迄、列メモリレジスタ３１８および列コントローラ２４ １１．２５０の各々の３ウエイデータセレクタ３０４を介してシリアルに転送さ れる。

第２の基本ユーティリティモードは、“列メモリレジスタからシリアルデータ入 力”ラインからのデータの転送を供給する。このモードでは、各列メモリレジス タデータは連続する列メモリレジスタ３１８および相関する３ウエイデータセレ クタ３０４を介して、クロックに同期している。そこからのデータは終刊コント ローラ２５０の列メモリレジスタ３１８を介して送られ、さらに相関する２ウエ イデータセレクタ３０６を経て終刊データリターンライン２７０上に出力さｎる 。このデータは、モードデコーダ２５２のテユアルデータトランスミノタブロッ ク３１０によりシリアルデータＤＩライン４６上に転送される。短絡したプレー ン２４０のコントロールプロセ、す１０と列メモリレジスタ３１８との間でデー タの同時又換金行うように、２つの基本ユーティリティモードヲ結合することが できる。さらに、これらのデータ転送は、それぞれＭＳＢプログラマブル入カシ カライン３４θよびＬＳＢプログラマブル入カシカライン３４２給さｎる最上位 ビットおよび最下位ビットの状態に応じて、最上位ビットか、るるいにフルデー タワードとして、オプションで選択できる。さらにデータ転送中にシステムクロ ック（ＣＫ）パルスの数を、短絡したプレーン２４０に供給するこ００ サデータ交換すブンステム７４を介してアレイプロセッサ６１の種々の機能プレ ーンにデータ転送する。４つの基本的な短絡プレーンモードの第１モードはコン トロールプロセ、す１０から、全エレメントブロセ。

サデータ交換サブシステム７４にデータ転送を行う。

これをフルアレイ短絡モードと呼ぶことができる。コントロールグロで、す１０ によジノリアルデータＤＯライン４８上に供給されるデータはシリアルデータラ イン／コーナデータリターンイイ・−プルライン２７５に転送され、そこから列 コントローラ２４８，２５０の４ウエイデータセレクタ／トランスミツタ３２０ の各科に転送さｎる。このデータは次に、疑似モジュール２４２．２４４．２４ ６の第２データトランスミツタを介して各列データ交換サブシステムデータバス ２５６に出刃さｎ、さらに相関するエレメントプロセッサデータ交換サブシステ ムデータバス６６に出力される。

これにより、上述のセクション３．Ａに言述したように標準アレイプロセノブレ ペルンフト動作中に、単一シリアルデータヮードヲＤＯライン４８上に出力する ことによシ、アレイプロセッサ６１内の共通データワード群の画像データ群を作 ることができる。

第２の基本的な短絡モードは、フルアレイ短絡モードの主たる変形である。この モードは、コーナ疑似モジュール２４６に相関するエレメントプロセラサブ０１ 一タ交換サブシステムデータバス６６から得たデータｔ　’Ａ　リのエレメント プロセッサデータバス６６に供給する。コーナ疑似モジュール２４６の第２デー タトランスミ、りはＡＤＦＪプログラマブル入カライカライン２８６上されるア レイデータイネーブル信号によりディスエーブルされ、コーナ疑似モジュールの エレメントプロセッサデータバス６６上のデータ衝突全防止している。そこから 受取ったデータはモードデコーダ２５２のデコーダブロック３０８を介して、列 コントローラ２４８．２５０の４ウエイデータセレクタ／トランスミ、り３２０ の各々にゲート出力され、そこから、フルアレイ短絡モードで残シの疑似モジュ ールアレイに送られる。このコーナからフルアレイ迄短絡するモードによシ、標 準アレイプロセ、サレペルラフト万ペレーンコノ中に共通データワード群の画像 データ群の発生が可能になる。共通データワードは、万すジナルの画像データ群 内に従前めった単一データ〃・ら派生しているので、発生した画像データ群はデ ータに依存していることは明らかである。又あるオリジナルの画像データ群内に あるデータワードが、オリジナルの画像データ群に対して、上述セクション３． Ｂの適切な数の標単横シフト動作を行うことによシ、共通データワードとして選 択できることも明らかでらる。このコーナからフルアレイ迄短絡するモードは、 データ依存の共通値画像データ群を発生し、それを使用して、データを正規化す るように、画像データ群からの共通値をそれ自身に加算又は減算、あるいは、他 の画像データ群の共通値に加算又は減算することができる。

第３の基本的な短絡プレーンモードは、列メモリレジスタ３１８から、各列デー タ交換サブシステムへデータを転送し、そこから対応するエレメントプロセッサ データバス６６へ転送することができる。この列短絡したモードでは、データは 、列メモリレジスタ３１８から、相関する３ウエイデータセレクタ３０４および ２ウエイデータセレクタ３θ６を介して、列コントローラ２４８．２５０の４ウ エイデータセレクタ／トランスミ、り３２０に、クロックに同期して送られる。

モードデコーダ２５２のデコーダブロック３０＆により発生するメモリレジスタ データリターンイネーブル信号によシイネーブルになる４ウエイデータセレクタ ／トランスミツタ３２０は、データ全各列データ交換サブンステムデータバス２ ５６に転送する。０プログラマブル入カライン３３０，３３０’上に供給された 出力信号によりイネーブルになる疑似モジュール２４２．２４４，２４６の第２ データトランスミツタはデータを各相関するエレメントプロセッサデータ交換サ ブシステムデータバス６６に供給する。従って標準アレイプロセッサレベルシフ トオペレーション中に１０２ 列メモリレジスタ３１８からデータが転送されるので、各列メモリレジスタ３１ ８にあるセパレートデータに対応する共通データ刀・ら成る画像データ群がプレ イプロセッサ６１円で作られる。このような画像データ群は、マトリックス乗算 を行うのに必要な乗算画像データ群として有効である。

基本的な短絡プレーンモードの最後のモードは列短絡モードのデータ依存変形例 である。コーナおよび最上列疑似モジュール２４４，２４６に相関するエレメン トプロセッサデータバス６６からのデータを、実質的に列短絡されたモードで残 シの疑似モジュールアレイに相関するエレメントプロセッサデータバスに供給す る。従って、このモードは最上行−列短絡モードと呼ぶことができる。このモー ドでは、コーナおよび、最上性疑似モジュール２４４．２４６の第２データトラ ンスミ、り２４４．２４６の全てが、ＭＳライン２８８およびＡＤＥプログラマ ブル入カシカライン２８６上−ドセンクトおよびアレイデータイネーブル信号を 供給することによりディスエーブルされる。これによシ、コーナ３よび最上性疑 似モジュール２４４．２４６に相関するエレメントグロセソサデータフくス６６ からのデータが、データ衝突なしに各列コントローラ２４８゜２５０の４ワエイ データセレクタ／ドライノく３２０に転送可能になる。モードデコーダ２５２の デコーダブ１０３　翁表昭５９−５０１１８３　（２８）ロック３０８によシ発 生する最上行データリターンイネーブル信号によりイネーブルになる４ウエイデ ータセレクタ／トランスミツタ３２０は、このデータを相関する列データ交換サ ブシステムデータバス２５６に転送する。データはそこから、０プログラマブル 入カライン３３０に供給される出力信号によシイネーブルになる標準疑似モジュ ール２４２の第２データトランスミ、りを介して、相関するエレメントプロセッ サデータバス６６に転送される。従って、最上行−列短絡モートによす、標準レ ベルンフトオペレーシコノ中ニオリジナルの画像データ群にるる最上性のデータ から同時にコピーされる同一行のデータで構成されるアレイプロセッサ６ノ内に 画像データケ作ることができる。

このモードは、被乗数マトリックスがコントロールプロセッサ１０内に同時に無 い場合のマトリ、クス乗算に特に使用される。最上行−列短絡モードのデータ依 存の性質により、乗算を行うのに必要な乗算マトリ。

クスを決定するようにコントロールプロセッサ１０に被乗算マトリックスを転送 する必要が無い。

プレイプロセッサ６１内では、他の機能プレーンとのモジュールアレイに対して 短絡プレーン疑似モジュールアレイの位置決めは、厳格でない。従って、いくつ かの短絡された機能プレーンを互いに直交する列配置を有するアレイプロセッサ ６１内にもうけること０４ ができる。これにより、プレイプロセッサ６１はプレイプロセッサ６１内の列煙 絡および行短絡されたオペレーションの両方を行うことができる。データ依存動 作を含む基本的に短絡されたプレーンモードを使用してて、短絡データを送信す る短絡プレーン疑似モジュールアレイの部分に相関するエレメントプロセッサデ ータ交換サブシステムデータバス６６上のデータ衝突を防止する。適切なマスク 画像の使用を後述するセクション４．Ｆに例示する。

最後の２の基本短絡されたプレーン配置はＯＲデータモードと呼ぶことができる 。これらのモードによシ、コントロールブロセ、す１０は早急に全画像データ群 又は各列のデータ内にあるデータの性質の聚示を得ることができる。ＯＲ’ｉｚ 取ったデータフルアレイ短絡モードは、エレメントプロセッサデータ交換サブシ ステムデータバス６６上の全データのＯＲｉ取り、その結果全ソリアルデータＤ Ｉライ／４６金介してコントロールプロセ、す１０に供給する。特に、エレメン トプロセッサデータバス６６上に６６データが■プログラマブル入カライン３２ ８上に供給される入力信号にようイネーブルになる疑似モジュール２４２，２４ ４．２４６の第１データトランスミツタにより受取られる。このデータは第１デ ータトランスミツタのオープンコレクタ出力バッファにより反転される。これに よ）各列デ０５ 一タバス２５６の状態を、相関するエレメントプロセッサデータバス６６上にめ るデータのＮＯＲに反訳させる。このデータは先行して隣接する列の疑似モジュ ールアレイの対応データとＡＮＤが取られ、モードデコーダ２５２に供給される 。このモードデコーダ２５２で、インバータ３１４によ逆反転され、デュアルデ ータトランスミツタブロック３１０によりシリアルデータＤ■ライン４６に転送 される。従って、エレン７　）　７’　。

セッサデータバス６６上にめるデータがロジ、り１であれば、ＤＩライン４６の 状態もロジック１になる。この動作は画像データ群がノンゼロデータ全有してい るかどうか全部判断するのに特に使用さ０る。

第２の基本的なＯＲデータモードはＯＲフルアＬ／イ短絡モードの列配置バージ ョンを供給する。ＯＲデータ列短絡モードでは、各列データ交換ザブ７ステムデ ータバス２５６上にめるデータは先行する隣接標準列コントローラ２４８の３ウ エイデータセレクタ３０４又はモードデコーダ２５２の２ウエイデータセレクタ ２９８、およびインバータ３２２を介して対応する列メモリレジスタ３１８に転 送される。従って、データ金各疑似モジュール列の各々に相関するエレメントプ ロセッサデータバス６６に供給することにより、列データのＯＲが各列メモリレ ジスタ３１８に同期シフトされる。

従って、カラムメモリレジスタデータはカラムメモリ１０６ レジスタからシリアルアータ入力への動作によりコントロールブロセ、す１０に 転送することができる。これにより各列メモリレジスタ３１Ｂからのデータがコ ントロールプロセ、す１０に、各列の画像データ群がノンゼロデータを有してい るかどうか、更にノンゼロビットデータの特定のビット位置に関して直接衰示を 行う。この動作は、画像データ群内にノンゼロデータが存在することに９示して ＯＲデデーフルアレイ短絡モード万ペレーショコノ行われるとき特に使用される 。

次にＯＲを取ったデータ列短絡モードオペレーションによシノンゼロデータが、 現在ある列およびその列データ内のビット位置に関してローカライズすることが できる。当然、直交方向に配置された疑似モジュール列を有するプレイプロセッ サ６１内にある第２短絡機能プレーン２４０は、ノンゼロデータが存在する行を ローカライズすることによりノンゼロデータを更にローカライズするのに使用す ることができる。

２１例 アレイプロセ、す６１ＦＥ３の短絡機能ブレーン２４０の基本動作は任意数の画 像処理アプリケーションにおいて画像データの処理を迅速に処理するのに使用す ることができる。当然、短絡機能ブレーン２４０の動作は上述した基本動作に限 定されない。しかしながら、シーケンシャル又は同時に基本動作モードを結合し 、１０７　ｖｉｉａｏ５９−５ｏｎａ３（２９）短絡機能プレーン２４０の全有 効動作モードを構成することができる。アレイプロセッサ６１内の短絡機能デー タ依存例 短絡動作例 次の゛プログラム″はデータ依存画像データ群を発生するように最上行−列短絡 モードオペレーションを行う際に短絡機能プレーン２４０を使用する場合のもの でめる。万すジナルの画像データ群は一方のメモブレーン（ＭＥＭ２）は中間画 像データ群ストレージとして使用される。第３メモリ機能プレーン（ＭＥＭ３） は短レーンにコントロールプロセッサ１０によシ供給されるマスク画像データ群 を受取シ格納するのに使用される。最後に、最上行−列短絡モード万ベレーシコ ノを行うのに単一短絡機能ブレーン２４０（ＳＦＰｌ）が供給される。

この例のためにデータワードとメモリレジスタは所定の８ピツ）−＆’ｅ有して いる。

０８ プログラム アドレス付動作状態にセ ｌ　ｌ１０１　ＣＬＫ　コンフィギユレーションサイクル２　１ＣＫパルスを出 力 ４　Ｉｌｏ　Ｊ　ＣＬＫ、ＥＸＩＯ，コンフィギユレーションサイクルＥＩ、Ｍ ＳＢ ５　Ｄｏライン上に供給される全ロ ジック１のシリアルデータス トリングと同期してＮＣＫパル スを出力する。

６　コンフィギュレーンコノラッチ全 すセ、ド ア　ＭＥＭＩ　ＣＬＫ、Ｏ，ＲＥＣコンフィギュレー／ヨ／サイクル８　１１０ １　０、ＭＳＢ　コラフィギーレーショ／サイクル９　ＭＦ、Ｍ２　ＣＬＫ、Ｉ 　コンフィギユレーションサイクル１０　８ＣＫパルスを出力 １１　コンフ全イセレーションラッチ全リセ、ト １２　Ｉｌｏ　１　０．ＭＰ＋Ｂ、ＰＯＬ　コ７フイキュｌ／　’／＊：／サイ クル１３　ＭＥＭＪ　ＣＬＫ、Ｉ、ＲＦＣコンフィギユレーションサイクル１４ 　８ＣＫパルスを出力 １５　コンフィギュレーションラ、、チｆリセット ０９ アドレス付動作状態にセ ラインされた機能　、トされた対応　実行されるコントロール１６　ＭＥＭ、？ 　ＣＬＫ、０．ＲＥＣコンフィギユレーションサイクル１７　３ＦＰＪ　Ｏ，Ｍ Ｓ、ＡＤＥ　コンフィギユレーションサイクル１８　ＭＥＭ３　ＣＬＫ、Ｉ　コ ンフィギユレーションサイクル１９　８ＣＫパルスを出力 ２０　コンフィギユレーションラッチをリセット １−３　Ｉｌｏ　１マスクプレーンにおいて、メモリレジスタの最上位ビットが クリアされる。

７トがクリアされる。

７−１１　ソースイメージデータとマスクイメージデータのレベルシフトが、中 間画像データ群ストレージプレーンを■Ｙ２にセットする。データ交換サブシス テムはオリジナル画像（、ＭＥＭｌ）と、マスク画像データ群（ＩｌｏＺ）のク ロ。

りされない最上位ビットのＡＮＤを取シ中間データ群を形成する。最上性のデー タが万すジナル画像のデータに相当し、ｉｂＯ行がすべてロジックＯのデータを 有してい１１０ １２−１５　ｈ（ＥＭ２中間中間画像データトストレージブレーンしてマスク画 像が反転され、再びレベルシフトされる。このプレーンで画像が、中間画像デー タ群の再循環データとＯＲが取られる。残シの中間画像データ群はオリジナル画 像のデータに対応する最上性のデータを有し、残シの行は全てロジック１のデー タを有している。

１６−２０　５ＦＰＪ短絡機能プレーンを介してＭＥＭ３画像デスティネーショ ンブレーンに中間画像のレベルシフトを行う。

ＭＥＭ２最上行モジ＝−ルのセパレートデータは相関するエレメントプロセッサ データ交換サブシステムに対する各列データ交換サブ／ステムによシ短絡される 。■溝３に格納される残りのデスティ２−７コノ画像はソース画像の最上性に対 応する行データ１石し、各列内のデータは共通で）る。

２列×４行エレメントプロセッサセクションのアレイプロセッサ６１を考えると 、上述のプログラムはイニシャル　ＩＬ　１　ｂ　ｌＸ　Ｘ　Ｘ　Ｘ　−Ｘ　Ｘ ＩＬ２ｂ２　ＸＸ　ＸＸ　’　ＸＸ ａ３ｂ３　ＸＸ　ＸＸ　−ＸＸ ａ　４　ｂ　４　Ｘ　Ｘ　Ｘ　Ｘ　Ｘ　Ｘライン４　ａｌｂｌｏｏ　ＸＸ　−− ×；＜ｊ２ｂ２　ｏｏ　ｘｘ　−−ＸＸ ａ３ｂ３　００　ＸＸ　−−ＸＸ １１１　待表昭５９−５０１１８３　（３０）ライン７　ａＩＪ　１１　ＸＸ　 −ＸＸａ２ｂ２　ＱＱ　ＸＸ　ＸＸ ａ３ｂ３　００　ＸＸ　−−ＸＸ ａ４ｂ４　００　ＸＸ　−ＸＸ ライン１．２　ａＩＪ　１１　ａｌＪ　−−ＸＸａ２ｂ２　００　００　−−　 ＸＸ ａ３ｂｓ　００　００　−−　ＸＸ ａ４ｂ４　００　００　ＸＸ ライン１６　ａｌｂｌ　００”　ａｌｂｌ　−−ＸＸＩＬ２ｂ２　１１　１１　 −一　〆× ａ３ｂ３　１１　１１　ＸＸ ａ（ｂ４　１１　１１　−−　ｘＸ ＥＮＤ　ＩＬｌｂｌｌ　１　ａｌｂｌ−ａｌｂｌａ２ｂ２　００　１１　ａ１ｂ １ ａ３ｂ３　００　１１　ａ１ｂ１ ａ４ｂ４　００　１１　ａｌｂ□ ××＝不特定データ 本　ＭＳＢ　（７）みを表わすデータ 本＊、、　ＳＦＰ　１プレーンにデータが格納されないす　極性反転によるＭ列 データ システムとのデータ転送のための列短絡およびフルアレイ短絡された機能プレー ンについて開示した。この１２ 機能プレーンにより、モジーラアレイプロセ、すは迅速かつ効率良く、マトリク ス操作やノンゼロデータ検出およびノンゼロデータ配置のような多くの特殊なデ ータ処理動作を行うことができる。

上述の好適実施例の説明からこの発明は種々変形実施できることは明らかである 。それゆえ添付したクレームで述べたこの発明の精神と範囲から逸脱することな く、この発明が、上述の実施例以外にも実施できるＯ ｉｇ３ ６０ Ｆｉｇｌ○ Ｆｉｇ１３ フロノア　、　ｔｌｌｌｌｌｌｌｌｌｌｌｉＩＬ−一一Ｆｉｇ１４ シヌ７′へ７０・／７　１１１１１１１１１１１１１１１１１１１１１１１１１ １１１１１１１１１１１１１　１　ＩＩ ↑Ｉ’２　’３↑４　’５ 手続補正書（方刻 昭和５９忽４月）７日 １、事件の表示 Ｐ　ＣＴ　／　Ｕ　Ｓ８３　／　（＋　０９５３２、発明の名称 モジュラ−アレイプロでツサに使用する一列をｙｔｒｊＬ、、かつ事件との間際 　特許出跳人 名称　ヒユーズ・エアクラフトｅカンパニー５　補正命令の日付 国際調査報告

Claims (1)

1. 【特許請求の範囲】 １、複数のレギュラープレーナアレイとして相関する多数の機能モジュール（５ ８）を有し、前記アレイによシ各モジュールは機能プレーンを形層し、さらに複 数のエレメントプロセッサ（６ｏ）として相関し、各プロセッサは動作可能に相 関したデータバス（６６）を有し、前記アレイプロセッサ（６１）の動作はコン トロールプロセッサ（１０）により指示され、前記コントロールプロセッサ（１ ０）は前記アレイプロ七ノｆ’（６ｉＪ）との間でデータを交換するデータバス （４６゜４８）を有するモジュールアレイプロセラ？において、ａ）前記慨能プ レーンのモジュールアレイニ相当するレギュラープレーナアレイとして相関し、 各々が前記複数のエレメントブロセ、す（６０）の各々のデータバスに動作可能 に相互接続されたデータバスインタフェース（７６）を有した複数の疑似モジュ ール（２４２，２４４，２４６）と、 ｂ）各々が前記疑似モジュールのプレーナアレイの各列に動作可能に相関し、各 々が前記疑似モジュールの各列との間のデータ転送を行う手段と、列コントロー ラの他の疑似モジュールへのデータ転送を行う手段とを有した複数の列コントロ ーラ（ｘｓ、ｚｓｏ）と、および ｃ）前記コントロールプロセッサ（１０）と前記１４ 列コントローラ（２４１１，２５０）とに動作可能に相関し、前記モードデコー ダ（２５２）は、多くのオペレーションモードに相当する前記短絡したプレーン を介してデータの転送をイネーブルにする手段を有し、前記モードは、前記短絡 プレーンを介して、前記制御プロセッサ（１０）又は少くとも前記モジュールプ レイの１つのいずれρ為から、前記他のモジュールアレイの少くとも１つ又は前 記コントロールプロセ、す（１ｏ）のいずれか、又はその両方にデータを転送す るモードを有し、前記イネーブル手段は、前記コントロールプロセッサにより選 択される前記モードの各々に対応し、それにより前記短絡したプレーンの慨能が 前記コントロールプロセッサによりプログラムすることのできる入力プログラマ プルモードデコーダ（２５２）とで構成されることを特徴とする機能プログラマ ブル短絡プレ２　前記各列コントローラ（２４８，２５０）は、前記疑似モジュ ール（ｚ４２．；ｒｔ４．２４ｅ）の各列との間で転送され、前記列コントロー ラ（２４８，２５０）の他の１つ刀・ら受信されるデータを一時的に格納する列 メモリレジスタ（３１８）を更に有したことを特徴とする請求の範囲１に記載の 短絡プレーン。 ３　前記オペレーションモードは、前記コントロールプロセッサ（１０）からの 共通データを、前記短絡１１５ したプレーン（２４０）ｆ介して、前記アレイプロセッサ（６１）の少くとも１ つの前記機能プレーンのモジュール（５８）に転送するモードを有すること全特 徴とする請求の範囲１又は２に記載の短絡プレーン。 ４、前記共通データの転送は、前記アレイプロセッサ（６１）にデータを送るの に必要な時間を実質的に減少するように前記機能ブレーンの少くとも１つのモジ ュール（５８）に対して同時に行われることを特徴とする請求の範囲３に記載の 短絡プレーン。 ’　前記オペレーションモードは、１以上の前記モジュール（５８）から、前記 短絡したプレーン（２４０）を介して１以上の前記機能ブレーンのモジュール（ ５８）にデータを転送するモードを有することを特徴とする請求の範囲１又は２ に記載の短絡プレーン。 ６、前記１以上のモジュール（５８）からのデータ転送は；前記１のエレメント プロセッサ（６０）から前記他のすべてのエレメントプロセ、す（６０）に同時 に送られる共通データで６Ｄ、それによって、前記プレイプロセッサ（６））内 でのデータ七実施するのに必要な時間を実質減少することを特徴とする請求の範 囲５に記載の短絡プレーン。 ７、前記１以上のモジュール（５８）からのデータの転送は前記複数のエレメン トプロセッサ（６０）からであり、各プロセ、すは前記機能プレーンのモジュー ルアレイのセパレート列に相関し、セパレートデータを供給し、前記アレイプロ でノブ（６））の前記機能プレーン列モジュール内の列データを実施するに必要 な時間を実質的に減少するように前記機能プレーンの各列に相関する前記エレメ ントプロセッサ（６０）の他のすべてのプロ’ｅノブに共通に前記データが転送 されることを特徴とする請求の範囲５に記載の短絡プレーン。 ８、　前記オペレーションモードは、前記アレイフロセッサ（６１）から前記コ ントロールプロセ、す（１０）へのデータ転送モードを有し、前記データは、前 記プロてノブ（，６ｉ））円にめるデータの性質を、前記コントロールブロセ、 す（１０）に表示するように、前記プレイプロセッサ（６１）の全エレメントブ ロセ、す（６０）により供給されるデータの論理ＯＲでろることｒ％徴とする請 求の範囲１又は２に記載の短絡プレーン０ ９、前記号ベレーションモードは前記機能プレーンの各モジュールアレイから前 記コントロールプロセッサ（１０）へデータを転送するモードを有し、前記モジ ュールアレイ列によ砂供給された各データは、前記アレイプロセ、す（６１）の 各モジュールアレイ列内にるるデータの性質を前記コントロールプロセッサ（１ ０）に表示するように、前記アレイプロセッサ１７ （６））の各モジュールアレイ列に相関するエレメントプロてノブ（６０）によ 砂供給されるデータの論理ＯＲであることを特徴とする請求の範囲１又は２に記 載の短絡プレーンＣ 浄書（内容に変更なし）