JPS63233459A - 大容量並行配列処理システム - Google Patents
大容量並行配列処理システムInfo
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- JPS63233459A JPS63233459A JP62234716A JP23471687A JPS63233459A JP S63233459 A JPS63233459 A JP S63233459A JP 62234716 A JP62234716 A JP 62234716A JP 23471687 A JP23471687 A JP 23471687A JP S63233459 A JPS63233459 A JP S63233459A
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- 238000012545 processing Methods 0.000 title claims description 141
- 230000015654 memory Effects 0.000 claims description 83
- 230000008878 coupling Effects 0.000 claims description 79
- 238000010168 coupling process Methods 0.000 claims description 79
- 238000005859 coupling reaction Methods 0.000 claims description 79
- 238000012546 transfer Methods 0.000 claims description 75
- 230000004044 response Effects 0.000 claims description 41
- 230000005540 biological transmission Effects 0.000 claims description 21
- 230000001143 conditioned effect Effects 0.000 claims description 7
- 238000013500 data storage Methods 0.000 claims 11
- 238000011144 upstream manufacturing Methods 0.000 claims 7
- 238000004891 communication Methods 0.000 description 34
- 230000007246 mechanism Effects 0.000 description 24
- 238000010586 diagram Methods 0.000 description 19
- 230000000295 complement effect Effects 0.000 description 16
- 238000004364 calculation method Methods 0.000 description 15
- 238000000034 method Methods 0.000 description 15
- 230000008569 process Effects 0.000 description 11
- DLKBRTKDSDXWNA-UHFFFAOYSA-N 1-methyl-3-(4-nitrophenoxy)benzene Chemical compound CC1=CC=CC(OC=2C=CC(=CC=2)[N+]([O-])=O)=C1 DLKBRTKDSDXWNA-UHFFFAOYSA-N 0.000 description 9
- 238000010606 normalization Methods 0.000 description 9
- 238000012360 testing method Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 7
- 230000008901 benefit Effects 0.000 description 6
- 238000012790 confirmation Methods 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- MBYLVOKEDDQJDY-UHFFFAOYSA-N tris(2-aminoethyl)amine Chemical compound NCCN(CCN)CCN MBYLVOKEDDQJDY-UHFFFAOYSA-N 0.000 description 4
- 238000013473 artificial intelligence Methods 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 239000012530 fluid Substances 0.000 description 3
- 229910003862 HfB2 Inorganic materials 0.000 description 2
- 241000277331 Salmonidae Species 0.000 description 2
- 238000005094 computer simulation Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 2
- 230000008520 organization Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- TYYIOZHLPIBQCJ-UHFFFAOYSA-N 4-[1-(4-aminophenyl)-2,2,2-trichloroethyl]aniline Chemical compound C1=CC(N)=CC=C1C(C(Cl)(Cl)Cl)C1=CC=C(N)C=C1 TYYIOZHLPIBQCJ-UHFFFAOYSA-N 0.000 description 1
- RPNUMPOLZDHAAY-UHFFFAOYSA-N Diethylenetriamine Chemical compound NCCNCCN RPNUMPOLZDHAAY-UHFFFAOYSA-N 0.000 description 1
- 108091008664 GR-P Proteins 0.000 description 1
- 241001669573 Galeorhinus galeus Species 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 235000015278 beef Nutrition 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- PXUQTDZNOHRWLI-OXUVVOBNSA-O malvidin 3-O-beta-D-glucoside Chemical compound COC1=C(O)C(OC)=CC(C=2C(=CC=3C(O)=CC(O)=CC=3[O+]=2)O[C@H]2[C@@H]([C@@H](O)[C@H](O)[C@@H](CO)O2)O)=C1 PXUQTDZNOHRWLI-OXUVVOBNSA-O 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000010200 validation analysis Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
- G06F15/8023—Two dimensional arrays, e.g. mesh, torus
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は一般にテジタルデータ処理システムの分野に関
し、特に規則的な接続構成で相互接続された多数のプロ
セッサを具備し、全てのプロセッサが共通の制御構成か
ら同一の命令を受け取るアレイ処理システムに関する。
し、特に規則的な接続構成で相互接続された多数のプロ
セッサを具備し、全てのプロセッサが共通の制御構成か
ら同一の命令を受け取るアレイ処理システムに関する。
(従来の技術)
テジタルデータ処理システムは3つの基本要素、すなわ
ちメモリ要素、入/出力要素及びプロセッサ要素から成
る。メモリ要素は、アドレス可能な位置に情報を記憶す
る。この情報はデータと該データを処理するための命令
を含む。プロセッサ要素はメモリ要素から情報を取り出
し、情報を命令またはデータとして情報を解釈し、命令
に従ってデータを処理し、処理後のデータをメモリ要素
に戻す。入/出力要素はプロセッサ要素の制御下でメモ
リ要素と交信し、命令及び処理すべきデータを含む情報
をメモリに転送すると共に、処理後のデータをメモリか
ら得る。
ちメモリ要素、入/出力要素及びプロセッサ要素から成
る。メモリ要素は、アドレス可能な位置に情報を記憶す
る。この情報はデータと該データを処理するための命令
を含む。プロセッサ要素はメモリ要素から情報を取り出
し、情報を命令またはデータとして情報を解釈し、命令
に従ってデータを処理し、処理後のデータをメモリ要素
に戻す。入/出力要素はプロセッサ要素の制御下でメモ
リ要素と交信し、命令及び処理すべきデータを含む情報
をメモリに転送すると共に、処理後のデータをメモリか
ら得る。
最新のデータ処理システムは、ジョン・フォノ・ノイマ
ンによる模範に基づき構成されているので、・“フォノ
ノイマン”マシンと呼ばれている。
ンによる模範に基づき構成されているので、・“フォノ
ノイマン”マシンと呼ばれている。
フォノノイマンマシンは、処理要素、システム内の情報
全てを記憶する包括的メモリ、及び実行される命令の包
括的メモリ内における位置を識別するプログラミンウタ
を有することを特徴とする。
全てを記憶する包括的メモリ、及び実行される命令の包
括的メモリ内における位置を識別するプログラミンウタ
を有することを特徴とする。
処理要素は1回に1つの命令、つまりプログラムカウン
タで識別されている命令を実行する。その命令が実行さ
れると、プログラムカウンタが進められ、実行すべき次
の命令の位置を識別する。
タで識別されている命令を実行する。その命令が実行さ
れると、プログラムカウンタが進められ、実行すべき次
の命令の位置を識別する。
(最新のシステムでは、プロセッサが現在の命令を処理
し終る前に、プログラムが事実上進められる。) フォノノイマンシステムは1回に1つの演算しかしない
ので概念上設計及びプログラミングするのに複雑でない
が、比較的遅い。システムの各種部分、特にプロセッサ
の各種構成部品を相対的に独立に動作可能とし、処理速
度の著しい上昇を達成可能とするため、最初のフォノノ
イマンの模範に対して数多くの改良が加えられてきた。
し終る前に、プログラムが事実上進められる。) フォノノイマンシステムは1回に1つの演算しかしない
ので概念上設計及びプログラミングするのに複雑でない
が、比較的遅い。システムの各種部分、特にプロセッサ
の各種構成部品を相対的に独立に動作可能とし、処理速
度の著しい上昇を達成可能とするため、最初のフォノノ
イマンの模範に対して数多くの改良が加えられてきた。
かかる最初の改良は、プロセッサ内の別々なハードウェ
アによって比較的独立に実施される命令のフェッチ、演
算コードの解説(一般的な命令は、実施すべき演算を識
別する演算コードと、はとんどの場合命令を実行するの
に使われるオペランドまたはデータを識別する1つ以上
のオペランド指定子とを含む)、オペランドのフェッチ
、実行(すなわち取り出したオペランド上の演算コード
に記述された演算の実施)、及び処理データの記憶を含
め、命令を実行する各種の段階をパイプライン化するこ
とであった。パイプライン化プロセッサでは、プロセッ
サの命令フェッチハードウェアが1つの命令を取り出し
ている間に、別のハードウェアが別の演算コードを解読
し、別のオペランドを取り出し、さらに別の命令を実行
し、第5の命令の処理データを記憶することができる。
アによって比較的独立に実施される命令のフェッチ、演
算コードの解説(一般的な命令は、実施すべき演算を識
別する演算コードと、はとんどの場合命令を実行するの
に使われるオペランドまたはデータを識別する1つ以上
のオペランド指定子とを含む)、オペランドのフェッチ
、実行(すなわち取り出したオペランド上の演算コード
に記述された演算の実施)、及び処理データの記憶を含
め、命令を実行する各種の段階をパイプライン化するこ
とであった。パイプライン化プロセッサでは、プロセッ
サの命令フェッチハードウェアが1つの命令を取り出し
ている間に、別のハードウェアが別の演算コードを解読
し、別のオペランドを取り出し、さらに別の命令を実行
し、第5の命令の処理データを記憶することができる。
パイプライン化は個々の命令自体の処理をスピードアッ
プしないが、プロセッサは第1の命令を処理し終る前に
第2の命令を処理し始められるので、一連の命令の処理
をスピードアップできる。
プしないが、プロセッサは第1の命令を処理し終る前に
第2の命令を処理し始められるので、一連の命令の処理
をスピードアップできる。
また、パイプライン化は一連の計算の処理速度を高める
ため、プロセッサを構成する幾つかの回路、特に一定の
算術演算を実施する回路内でも使われている。命令処理
のパイプライン化と同じく、算術演算のパイプライン化
は個々の計算自体をスピードアップしないが、一連の計
算の処理をスピードアップする。
ため、プロセッサを構成する幾つかの回路、特に一定の
算術演算を実施する回路内でも使われている。命令処理
のパイプライン化と同じく、算術演算のパイプライン化
は個々の計算自体をスピードアップしないが、一連の計
算の処理をスピードアップする。
パイプライン化プロセッサは、各演算を実施するのに各
種の回路を必要とするだけでなく (簡単なフォンノイ
マンプロセソサでも、幾つかの演算を実施するのに多く
の回路が使われることもある)各種回路の作動を調整す
る制御回路も必要とするので、フォンノイマンシステム
の簡単なプロセッサより明らかにはるかに複雑である。
種の回路を必要とするだけでなく (簡単なフォンノイ
マンプロセソサでも、幾つかの演算を実施するのに多く
の回路が使われることもある)各種回路の作動を調整す
る制御回路も必要とするので、フォンノイマンシステム
の簡単なプロセッサより明らかにはるかに複雑である。
しかし、システムのスピードアップは顕著である。
さらに最近、一部のプロセッサは、各々一定の種類の数
字演算を実施するように設計された複数の機能ユニット
を含む実行ハードウェアを備えている。例えば、浮動小
数点演算では浮動小数点数の2つの命令、すなわち少数
部と指数部を処理する必要がある一方、整数演算の数字
は1つの命令だけを有するため、一部のプロセッサは整
数演算と少数点演算をそれぞれ行う別々の機能ユニット
を有する。またControl Data社製のCDC
6600等の一部のプロセッサは、加算、乗算、割算、
分岐、及び論理演算を含む一種類または数種類だけの数
字演算を各々実施する多数の別々のハードウェア機能ユ
ニットを備え、全ての演算が直ちに実行できるようにな
っている。これは一定の計算、特に計算の一部を実施す
るのに幾つかの機能ユニットを同時に使える計算をスピ
ードアップするのに役立つ。
字演算を実施するように設計された複数の機能ユニット
を含む実行ハードウェアを備えている。例えば、浮動小
数点演算では浮動小数点数の2つの命令、すなわち少数
部と指数部を処理する必要がある一方、整数演算の数字
は1つの命令だけを有するため、一部のプロセッサは整
数演算と少数点演算をそれぞれ行う別々の機能ユニット
を有する。またControl Data社製のCDC
6600等の一部のプロセッサは、加算、乗算、割算、
分岐、及び論理演算を含む一種類または数種類だけの数
字演算を各々実施する多数の別々のハードウェア機能ユ
ニットを備え、全ての演算が直ちに実行できるようにな
っている。これは一定の計算、特に計算の一部を実施す
るのに幾つかの機能ユニットを同時に使える計算をスピ
ードアップするのに役立つ。
パイプライン化またはマルチ機能ユニット(あるいは両
方共1つのプロセッサ内に組み込めるので両方)を具備
したプロセッサにおいては、1つの命令の流れが1つの
データの流れに対して作用する。すなわち各命令がそれ
ぞれのデータに作用し、1回に1つの計算を行う。この
ようなプロセッサは“5ISD″、つまり“単−命令−
単一デれている。但し、プログラム中その一部を用いて
多数のデータの異なった要素に作用させ多数の計算を行
う必要がある場合には、該プログラムに基づきプロセッ
サは各計算毎にその一部を通ってループしなければなら
ない。かかるプログラムの一部が短くわずかなデータ要
素しかない場合には、そのデータに関する計算を実施す
るのに必要な時間はそれほど長くならない。
方共1つのプロセッサ内に組み込めるので両方)を具備
したプロセッサにおいては、1つの命令の流れが1つの
データの流れに対して作用する。すなわち各命令がそれ
ぞれのデータに作用し、1回に1つの計算を行う。この
ようなプロセッサは“5ISD″、つまり“単−命令−
単一デれている。但し、プログラム中その一部を用いて
多数のデータの異なった要素に作用させ多数の計算を行
う必要がある場合には、該プログラムに基づきプロセッ
サは各計算毎にその一部を通ってループしなければなら
ない。かかるプログラムの一部が短くわずかなデータ要
素しかない場合には、そのデータに関する計算を実施す
るのに必要な時間はそれほど長くならない。
しかしながら多くの種類のプログラムの場合、5ISD
プロセツサは必要な全ての計算を実施するのに非常に長
い時間を必要とする。そこで、全てが同じ命令に同時に
使用する多数の処理要素を具備し、各処理要素が別々の
データの流れを処理するプロセッサが開発された。これ
らのプロセッサは“SIMD”、つまり“単−命令−複
数データ(single 3nstruction−m
ultiple data) ”プロセッサと呼ばれ
ている。
プロセツサは必要な全ての計算を実施するのに非常に長
い時間を必要とする。そこで、全てが同じ命令に同時に
使用する多数の処理要素を具備し、各処理要素が別々の
データの流れを処理するプロセッサが開発された。これ
らのプロセッサは“SIMD”、つまり“単−命令−複
数データ(single 3nstruction−m
ultiple data) ”プロセッサと呼ばれ
ている。
SIMDプロセッサは、画像処理、人工知能、データベ
ース演算、及び電子回路や流体力学等多くのもののコン
ピュータシミュレーションを含む多くの分野で有用であ
る。画像処理では、各プロセッサがそれぞれのビクセル
(“画素”)に関する処理を実施して、画像全体の賞を
向上させる。
ース演算、及び電子回路や流体力学等多くのもののコン
ピュータシミュレーションを含む多くの分野で有用であ
る。画像処理では、各プロセッサがそれぞれのビクセル
(“画素”)に関する処理を実施して、画像全体の賞を
向上させる。
信号処理では、信号の高速フーリエ変換を行うのに必要
な多数の計算を複数のプロセッサが同時に実施する。人
工知能では、複数のプロセッサが使われる記憶知識を表
わす広範囲なデータベースについてサーチを実施する。
な多数の計算を複数のプロセッサが同時に実施する。人
工知能では、複数のプロセッサが使われる記憶知識を表
わす広範囲なデータベースについてサーチを実施する。
データベースの演算では、人工知能の用途と同じくプロ
セッサがサーチを行うと共に、演算の分類分けも実施す
る。例えば電子回路のコンピュータシミュレーションで
は、各プロセッサが回路の一部を表わし、プロセッサの
計算が回路の他の部分からの信号に対する上記一部の応
答を指示する。同じく、天気予報や飛行機の設計等多く
の用途で使われる流体力学のシミュレートでは、各プロ
セッサが空間内の一点に対応付けられ、実施された計算
が流体の流量、温度、圧力等の各種因子に関する情報を
与える。
セッサがサーチを行うと共に、演算の分類分けも実施す
る。例えば電子回路のコンピュータシミュレーションで
は、各プロセッサが回路の一部を表わし、プロセッサの
計算が回路の他の部分からの信号に対する上記一部の応
答を指示する。同じく、天気予報や飛行機の設計等多く
の用途で使われる流体力学のシミュレートでは、各プロ
セッサが空間内の一点に対応付けられ、実施された計算
が流体の流量、温度、圧力等の各種因子に関する情報を
与える。
代表的なSIMDは2つの主要構成部品、すなわちプロ
セッサ要素のアレイとルートネットワークを含み、将来
の計算で用いるためプロセッサ要素がルートネットワー
クを介して計算の結果を他のプロセッサ要素に伝達可能
である。さらにSIMDプロセッサは、ホストコンピュ
ータシステムからの命令とデータに応じ、プロセッサ要
素及びルートネットワークの動作を制御する制御プロセ
ッサを含む。
セッサ要素のアレイとルートネットワークを含み、将来
の計算で用いるためプロセッサ要素がルートネットワー
クを介して計算の結果を他のプロセッサ要素に伝達可能
である。さらにSIMDプロセッサは、ホストコンピュ
ータシステムからの命令とデータに応じ、プロセッサ要
素及びルートネットワークの動作を制御する制御プロセ
ッサを含む。
SIMDプロセッサでは幾つかのルートネットワークが
実用化されてお゛す、その他多くが提案されている。G
oodyear Arrowspace社製の密集式パ
ラレルプロセッサ(” Go6dyear M P
P”)で使われている1つのルートネットワークでは、
プロセッサ要素がマトリックスつまりメツシュ配列状に
相互接続されている。このような構成において、プロセ
ッサ要素は行及び列状に接続され、各々と隣り合う四周
要素とのみ直接交信する。交信がランダムなプロセッサ
要素に対してなされる場合この構成はや\遅くなるが、
相互接続を行うのに必要なワイヤの数は、各ワイヤを介
したメツセージの単方向転送だけを仮定すれば、プロセ
ッサ要素の数をn”として4nのオーダーで他のほとん
どの構成より少ない。各ワイヤが双方向に転送可能なら
、メツセージの転送速度は減少するにしてもワイヤ数が
半減される。
実用化されてお゛す、その他多くが提案されている。G
oodyear Arrowspace社製の密集式パ
ラレルプロセッサ(” Go6dyear M P
P”)で使われている1つのルートネットワークでは、
プロセッサ要素がマトリックスつまりメツシュ配列状に
相互接続されている。このような構成において、プロセ
ッサ要素は行及び列状に接続され、各々と隣り合う四周
要素とのみ直接交信する。交信がランダムなプロセッサ
要素に対してなされる場合この構成はや\遅くなるが、
相互接続を行うのに必要なワイヤの数は、各ワイヤを介
したメツセージの単方向転送だけを仮定すれば、プロセ
ッサ要素の数をn”として4nのオーダーで他のほとん
どの構成より少ない。各ワイヤが双方向に転送可能なら
、メツセージの転送速度は減少するにしてもワイヤ数が
半減される。
Thinking Machines社製の“コネクシ
ョンマシン”ではマトリックスネットワークも使われて
おD、このマシンはランダムなプロセッサ要素(つまり
隣り合わないプロセッサ要素)間での交信を可能とする
超立方体ネットワークを含む。直立方体ネットワークで
は、各プロセッサチップが他の12個のプロセッサチッ
プと接続する。各プロセッサチップは幾つかのプロセッ
サ要素と、ルートネットワークの一部を形成する回路と
を含む。各チーツブ上のルート指定回路がそのチップ上
のプロセッサ要素からメツセージを受け取D、他のプロ
セッサチップ上のプロセッサ要素に伝送する。また、ル
ート指定回路が他のプロセッサチップからメツセージを
受け取る。他のプロセッサチップからのメツセージがそ
のチップ上のプロセッサ要素によって受け取られるべき
ときは、そのプロセッサ要素にメツセージが導かれる。
ョンマシン”ではマトリックスネットワークも使われて
おD、このマシンはランダムなプロセッサ要素(つまり
隣り合わないプロセッサ要素)間での交信を可能とする
超立方体ネットワークを含む。直立方体ネットワークで
は、各プロセッサチップが他の12個のプロセッサチッ
プと接続する。各プロセッサチップは幾つかのプロセッ
サ要素と、ルートネットワークの一部を形成する回路と
を含む。各チーツブ上のルート指定回路がそのチップ上
のプロセッサ要素からメツセージを受け取D、他のプロ
セッサチップ上のプロセッサ要素に伝送する。また、ル
ート指定回路が他のプロセッサチップからメツセージを
受け取る。他のプロセッサチップからのメツセージがそ
のチップ上のプロセッサ要素によって受け取られるべき
ときは、そのプロセッサ要素にメツセージが導かれる。
しかし、メツセージが別のチップ上のプロセッサ要素に
よって受け取られるべきときは、メツセージがワイヤを
介・してその別のプロセッサチップに送られる。メツセ
ージが目的の受信チップに達するまで、上記の手順が繰
り返される。従って、各チップ上のルート指定回路はそ
のチップ上のプロセッサ要素からのメツセージを処理で
きるだけでなく、そのチッチ上のプロセッサ要素にアド
レスされることもありされないこともある他のチップか
らのメツセージも処理できなければならない。
よって受け取られるべきときは、メツセージがワイヤを
介・してその別のプロセッサチップに送られる。メツセ
ージが目的の受信チップに達するまで、上記の手順が繰
り返される。従って、各チップ上のルート指定回路はそ
のチップ上のプロセッサ要素からのメツセージを処理で
きるだけでなく、そのチッチ上のプロセッサ要素にアド
レスされることもありされないこともある他のチップか
らのメツセージも処理できなければならない。
超立方体ネットワークは交信をかなり速く処理できるが
、各ワイヤを介してメツセージが単方向に転送される場
合、12nのオーダーで多数のワイヤを必要とする。例
えば、“n”が4096(4に、に=1024)なら、
超立方体ネットワークは約48に本のワイヤを必要とす
る。各ワイヤが双方向にメツセージを転送すれば、24
に本のワイヤだけでよいが、転送可能なメツセージの通
信量も減少する。一般に、ルートネットワーク内のワイ
ヤ数が多いほど、ネットワークは高価になD、断線やワ
イヤを相互接続しているスイッチング要素の不良によっ
て生じる故障の可能性が増す。
、各ワイヤを介してメツセージが単方向に転送される場
合、12nのオーダーで多数のワイヤを必要とする。例
えば、“n”が4096(4に、に=1024)なら、
超立方体ネットワークは約48に本のワイヤを必要とす
る。各ワイヤが双方向にメツセージを転送すれば、24
に本のワイヤだけでよいが、転送可能なメツセージの通
信量も減少する。一般に、ルートネットワーク内のワイ
ヤ数が多いほど、ネットワークは高価になD、断線やワ
イヤを相互接続しているスイッチング要素の不良によっ
て生じる故障の可能性が増す。
提案されている別のルート構成はクロスバ−スイッチで
、各プロセッサ要素はこれを介して他の任意のプロセッ
サ要素と直接交信可能である。クロスバ−スイッチは、
これまで提案されているルートネットワークの中で最も
効率的な通信を与える。しかし、同時にクロスバ−スイ
ッチはワイヤとスイッチング要素両方についてn2と最
も多くを必要とし、従って最も高価であると共に、断線
やスイッチング要素の不良による故障を最も生じ易い。
、各プロセッサ要素はこれを介して他の任意のプロセッ
サ要素と直接交信可能である。クロスバ−スイッチは、
これまで提案されているルートネットワークの中で最も
効率的な通信を与える。しかし、同時にクロスバ−スイ
ッチはワイヤとスイッチング要素両方についてn2と最
も多くを必要とし、従って最も高価であると共に、断線
やスイッチング要素の不良による故障を最も生じ易い。
“n”が4にの上記の例を用いれば、クロスバ−スイッ
チで必要なワイヤとスイッチング要素の数は16 M
(M=1.048,576 )となる。
チで必要なワイヤとスイッチング要素の数は16 M
(M=1.048,576 )となる。
さらに別のルート構成は、直列に接続された多数段を通
じてスイッチングが行われるオメガネットワークである
。各段は、各々が2つの前段つまリプロセッサチップの
出力に接続された2つの入力と、2つの出力とを存する
。Bolt Beranek andNewman製の
“バタフライ”はオメガネットワークを用いている。
じてスイッチングが行われるオメガネットワークである
。各段は、各々が2つの前段つまリプロセッサチップの
出力に接続された2つの入力と、2つの出力とを存する
。Bolt Beranek andNewman製の
“バタフライ”はオメガネットワークを用いている。
ルートネットワークのコストは、通信経路内での断路に
よる故障の可能製と同じく、ワイヤの数に直接関連して
いる。ワイヤの数を減じて、クロスバ−スイッチの効率
の大部分を達成するため、複数段のオメガネットワーク
がスイッチングの一部を実施するルートネットワークが
提案されている。オメガネットワークからの出力がクロ
スバ−スイッチに接続されるので、クロスバ−スイッチ
はオメガネットワークを使わないときに必要なものより
はるかに少ないスイッチング接続を必要とする。オメガ
ネットワーク内の段数に応じ、ワイヤの数は超立方体ネ
ットワークの場合より少なくなる一方、転送効率は超立
方体ネットワークの場合より大きくなる。例えば、“n
”が4にで、7段のオメガネットワークがクロスバ−ス
イッチに付設されれば、(同じく各ワイヤを介した単方
向の交信とすれば)ルートネットワークを形成するのに
36に本のワイヤが必要である。
よる故障の可能製と同じく、ワイヤの数に直接関連して
いる。ワイヤの数を減じて、クロスバ−スイッチの効率
の大部分を達成するため、複数段のオメガネットワーク
がスイッチングの一部を実施するルートネットワークが
提案されている。オメガネットワークからの出力がクロ
スバ−スイッチに接続されるので、クロスバ−スイッチ
はオメガネットワークを使わないときに必要なものより
はるかに少ないスイッチング接続を必要とする。オメガ
ネットワーク内の段数に応じ、ワイヤの数は超立方体ネ
ットワークの場合より少なくなる一方、転送効率は超立
方体ネットワークの場合より大きくなる。例えば、“n
”が4にで、7段のオメガネットワークがクロスバ−ス
イッチに付設されれば、(同じく各ワイヤを介した単方
向の交信とすれば)ルートネットワークを形成するのに
36に本のワイヤが必要である。
データを転送するのにルー斗ネットワークを用いること
には、多くの制限がある。各転送が制御プログラムから
の指令を必要とするので、隣りのプロセッサだけにデー
タを転送する場合には、メツシュネットワークが一般に
有用である。メツセージの転送がランダムなプロセッサ
に成される場合には、超立方体、クロスバ−スイッチ、
オメガ等のネットワークが最も有用である。一部のアレ
イプロセッサ、例えばシンキングマシンは、データを転
送するための2つのメカニズム、つまa 一方はランダ
ム転送用で、他方はマトリックス転送用のメカニズムを
有する。しかし一部の状況下では、他の処理要素に付設
されたメモリへの直接アクセスをプロセッサに与えた方
が速いこともある。
には、多くの制限がある。各転送が制御プログラムから
の指令を必要とするので、隣りのプロセッサだけにデー
タを転送する場合には、メツシュネットワークが一般に
有用である。メツセージの転送がランダムなプロセッサ
に成される場合には、超立方体、クロスバ−スイッチ、
オメガ等のネットワークが最も有用である。一部のアレ
イプロセッサ、例えばシンキングマシンは、データを転
送するための2つのメカニズム、つまa 一方はランダ
ム転送用で、他方はマトリックス転送用のメカニズムを
有する。しかし一部の状況下では、他の処理要素に付設
されたメモリへの直接アクセスをプロセッサに与えた方
が速いこともある。
これは例えば、演算をパラレルに実施した後、処理後の
データにシリアルな演算を実施すべきときに有用となる
。1つの処理要素が少なくとも一部の他の処理要素のメ
モリ内におけるデータへアクセスする場合には、プロセ
ッサはそのデータを用いてシリアルな演算を実施し得る
。また、1つの処理要素が持つものより多くの記憶容量
を問題が必要とする場合には、処理要素がそれらのメモ
リを使うこともできる。
データにシリアルな演算を実施すべきときに有用となる
。1つの処理要素が少なくとも一部の他の処理要素のメ
モリ内におけるデータへアクセスする場合には、プロセ
ッサはそのデータを用いてシリアルな演算を実施し得る
。また、1つの処理要素が持つものより多くの記憶容量
を問題が必要とする場合には、処理要素がそれらのメモ
リを使うこともできる。
一般に、アレイプロセッサは、“浮動小数点”の形で表
わされる数値に対して算術演算を実施するのに使われる
。この形において浮動小数点数は少数部と指数部を有し
、数字の値は少数部に含まれた値に、指数部に含まれた
数だけ2を累乗した値を掛けた値となる。このような数
について加算及び減算等の算術演算を実施するとき、数
字は“位置合せ”されねばならない。すなわち同じ指数
値を持たなければならない。これを行うため、浮動小数
点数の少数部の値を引き下げ、指数値が等しくなるまで
数字の指数部の有効値を高める必要がある。算術演算の
後、結果の少数部が規格化されねばならない、すなわち
少数部の値を引き上げて先頭のゼロを除去すると同時に
、結果の指数値を引き上げねばならない。上記の位置合
せと規格化において、少数部はそれらの値が記憶される
位置をシフトさせることによって引き下げ及び/又は引
き上げされる。
わされる数値に対して算術演算を実施するのに使われる
。この形において浮動小数点数は少数部と指数部を有し
、数字の値は少数部に含まれた値に、指数部に含まれた
数だけ2を累乗した値を掛けた値となる。このような数
について加算及び減算等の算術演算を実施するとき、数
字は“位置合せ”されねばならない。すなわち同じ指数
値を持たなければならない。これを行うため、浮動小数
点数の少数部の値を引き下げ、指数値が等しくなるまで
数字の指数部の有効値を高める必要がある。算術演算の
後、結果の少数部が規格化されねばならない、すなわち
少数部の値を引き上げて先頭のゼロを除去すると同時に
、結果の指数値を引き上げねばならない。上記の位置合
せと規格化において、少数部はそれらの値が記憶される
位置をシフトさせることによって引き下げ及び/又は引
き上げされる。
しかし位置合せと規格化の演算においては、各処理要素
によって処理される数値が全て異なるので、位置合せま
たは規格化を行うのに必要なシフトの数も異なる。
によって処理される数値が全て異なるので、位置合せま
たは規格化を行うのに必要なシフトの数も異なる。
(発明が解決しようとする問題点)
本発明は、各々がプロセッサと付設のメモリを備えた複
数の処理要素を有する新規で改良されたアレイ処理シス
テムを提供するものである。
数の処理要素を有する新規で改良されたアレイ処理シス
テムを提供するものである。
(問題点を解決するための手段)
一特徴において本発明は、各々がプロセッサと付設のメ
モリを備えた複数の処理要素を含み、これらの処理要素
が各々所定数のプロセッサと付設のメモリを有する複数
のグループに分割されているアレイ処理システムを提供
する。制御信号に応じ、各グループ内の1つのプロセッ
サが、グループ内の任意のプロセッサに付設された任意
のメモリからデータを得るようにエネーブルされる。こ
のモードで動作中、他のプロセッサは実質上ディセーブ
ルされている。この特徴は、各メモリ内のデータについ
てグループ内の全てのプロセッサによりパラレルに計算
を可能とし、他のプロセッサが相互接続機構を介してグ
ループ内の1つのプロセッサにデータを転送する必要な
く、その1つのプロセッサによるデータのシリアルな処
理を容易とする。さらに同特徴は、計算を実施する必要
がある場合、アレイによってより少数のプロセッサを用
いてより多くのメモリを与えることができる。
モリを備えた複数の処理要素を含み、これらの処理要素
が各々所定数のプロセッサと付設のメモリを有する複数
のグループに分割されているアレイ処理システムを提供
する。制御信号に応じ、各グループ内の1つのプロセッ
サが、グループ内の任意のプロセッサに付設された任意
のメモリからデータを得るようにエネーブルされる。こ
のモードで動作中、他のプロセッサは実質上ディセーブ
ルされている。この特徴は、各メモリ内のデータについ
てグループ内の全てのプロセッサによりパラレルに計算
を可能とし、他のプロセッサが相互接続機構を介してグ
ループ内の1つのプロセッサにデータを転送する必要な
く、その1つのプロセッサによるデータのシリアルな処
理を容易とする。さらに同特徴は、計算を実施する必要
がある場合、アレイによってより少数のプロセッサを用
いてより多くのメモリを与えることができる。
別の特徴において本発明は、各処理要素がデータをビッ
トモードでは1回に1ビツトづつ、あるいはニブルモー
ドでは1回に1ニブル(4ビツト)づつ処理できるアレ
イプロセッサを提供する。
トモードでは1回に1ビツトづつ、あるいはニブルモー
ドでは1回に1ニブル(4ビツト)づつ処理できるアレ
イプロセッサを提供する。
別の特徴において本発明は、シフトアウト端とシフトイ
ン端の両方間にシフトでき、1回に1ビツトづつまたは
1回に1ニブル(4ビツト)づつシフトアウト端の方に
向かってシフト可能なシフトレジスタを有するプロセッ
サを提供する。1回に1ニブルづつシフトする能力が、
ニブルモードでの演算を容易化する。シフトイン端の方
に向かってソフトする能力は、浮動小数点演算において
、特に加算または減算の前に数字の指数部を等しくし、
また算術演算後に数字の少数部を規格化するのに有用で
ある。
ン端の両方間にシフトでき、1回に1ビツトづつまたは
1回に1ニブル(4ビツト)づつシフトアウト端の方に
向かってシフト可能なシフトレジスタを有するプロセッ
サを提供する。1回に1ニブルづつシフトする能力が、
ニブルモードでの演算を容易化する。シフトイン端の方
に向かってソフトする能力は、浮動小数点演算において
、特に加算または減算の前に数字の指数部を等しくし、
また算術演算後に数字の少数部を規格化するのに有用で
ある。
さらに別の特徴において本発明は、アレイ内の全てのプ
ロセッサが算術演算後の規格化やメツセージの伝送等の
動作を完了したときに、その旨を指示する状態信号を迅
速且つ容易に発生するための機構を提供する。
ロセッサが算術演算後の規格化やメツセージの伝送等の
動作を完了したときに、その旨を指示する状態信号を迅
速且つ容易に発生するための機構を提供する。
さらに別の特徴において本発明は、各処理要素がマトリ
ックス配列中のその他の処理要素からデータを受信し且
つそこへとデータを送信可能で、送信データが受信デー
タと処理要素自身のデータとの論理和になD、行または
列全体に沿って全ての処理要素から送信されるデータの
論理和を与えることを各処理要素が可能とするアレイ処
理システムを提供する。
ックス配列中のその他の処理要素からデータを受信し且
つそこへとデータを送信可能で、送信データが受信デー
タと処理要素自身のデータとの論理和になD、行または
列全体に沿って全ての処理要素から送信されるデータの
論理和を与えることを各処理要素が可能とするアレイ処
理システムを提供する。
更なる特徴において本発明は、機構がなければ他の多数
の処理要素へシリアルにメッセージを伝送しなければな
らない1つの処理要素が、他の処理要素をそれら他の処
理要素へメツセージを送る際の補助手段として用いるの
を可能とし、必要な全てのメツセージを伝送するのに必
要な時間を減少させるメツセージ転送機構を持つアレイ
処理システムを提供する。
の処理要素へシリアルにメッセージを伝送しなければな
らない1つの処理要素が、他の処理要素をそれら他の処
理要素へメツセージを送る際の補助手段として用いるの
を可能とし、必要な全てのメツセージを伝送するのに必
要な時間を減少させるメツセージ転送機構を持つアレイ
処理システムを提供する。
更なる特徴において本発明は、メツセージを転送するた
めのルートネットワークを含み、各メツセージが目的の
受信プロセッサを識別するアドレスを含んでいるアレイ
処理システムを提供する。
めのルートネットワークを含み、各メツセージが目的の
受信プロセッサを識別するアドレスを含んでいるアレイ
処理システムを提供する。
ルートネットワークは複数のスイッチング段を含み、各
スイッチング段がアドレス中の所定数のビットを用いて
、各段を通じたスイッチング経路を識別する。各段間を
接続するラインが複数のグループに分割され、各グルー
プがスイッチング経路を選択する陥設によって使われる
アドレスビットをコード化するものとそれぞれ対応付け
られた複数のラインを含む。各スイッチング段は、必要
なアドレスコード化を有するメッセージを、該当グルー
プ内の任意のラインに連結できる。
スイッチング段がアドレス中の所定数のビットを用いて
、各段を通じたスイッチング経路を識別する。各段間を
接続するラインが複数のグループに分割され、各グルー
プがスイッチング経路を選択する陥設によって使われる
アドレスビットをコード化するものとそれぞれ対応付け
られた複数のラインを含む。各スイッチング段は、必要
なアドレスコード化を有するメッセージを、該当グルー
プ内の任意のラインに連結できる。
別の特徴において本発明は、メツセージが交信経路を通
じて転送されるルートネットワークを含み、通信経路が
断絶したときそれを検出し、それ以後その経路を使わな
いようにするシステムをルートネットワークが含むアレ
イ処理システムを提供する。
じて転送されるルートネットワークを含み、通信経路が
断絶したときそれを検出し、それ以後その経路を使わな
いようにするシステムをルートネットワークが含むアレ
イ処理システムを提供する。
さらに別の特徴において本発明は、交信経路を通じてメ
ツセージを転送するルートネットワークを含み、通信経
路が断絶したときそれを検出し、それ以後その経路を使
わないようにするシス羊ムをルートネットワークが含む
アレイ処理システムを提供する。各メツセージは目的の
受信プロセッサを識別するアドレスを含む。ルートネッ
トワークは複数のスイッチング段を含み、各スイッチン
グ段がアドレス中の所定数のビットを用いて、各段を通
じたスイッチング経路を識別する。各段間を接続するラ
インが複数のグループに分割され、各グループがスイッ
チング経路を選択する陥設によって使われるアドレスビ
ットをコード化するものとそれぞれ対応付けられた複数
の経路を含む。
ツセージを転送するルートネットワークを含み、通信経
路が断絶したときそれを検出し、それ以後その経路を使
わないようにするシス羊ムをルートネットワークが含む
アレイ処理システムを提供する。各メツセージは目的の
受信プロセッサを識別するアドレスを含む。ルートネッ
トワークは複数のスイッチング段を含み、各スイッチン
グ段がアドレス中の所定数のビットを用いて、各段を通
じたスイッチング経路を識別する。各段間を接続するラ
インが複数のグループに分割され、各グループがスイッ
チング経路を選択する陥設によって使われるアドレスビ
ットをコード化するものとそれぞれ対応付けられた複数
の経路を含む。
各スイッチング段は、必要なアドレスコード化を有する
メツセージを該当グループ内の任意の1つの経路に連結
して、次段への伝送を可能とする。
メツセージを該当グループ内の任意の1つの経路に連結
して、次段への伝送を可能とする。
断絶のためグループ内の1つの交信経路が使えない場合
、スイッチング段はグループ内のその他任意の交信経路
を通じてメツセージを次の段に送ることができる。
、スイッチング段はグループ内のその他任意の交信経路
を通じてメツセージを次の段に送ることができる。
さらに別の特徴において本発明は、第1段がメツセージ
を転送し始めるようにエネーブルされ、次の段がメツセ
ージを転送し始める時点のとき各段が次の段をエネーブ
ルする複数段のルートネ・ソトワークを有するアレイ処
理システムを提供する。
を転送し始めるようにエネーブルされ、次の段がメツセ
ージを転送し始める時点のとき各段が次の段をエネーブ
ルする複数段のルートネ・ソトワークを有するアレイ処
理システムを提供する。
本発明は、特許請求の範囲の項で各特徴毎に明記されて
いる。本発明の上記及びその他の利点は、添付の図面に
基づく以下の説明を参照することによってより明瞭に理
解されよう。
いる。本発明の上記及びその他の利点は、添付の図面に
基づく以下の説明を参照することによってより明瞭に理
解されよう。
(実施例)
I、アレイプロセッサの概略説明
第1図を参照すると、本発明に従って構成されたアレイ
プロセッサは3つの主要部、すなわちアレイ制御装置1
0、プロセッサアレイ11及びシステムインタフェース
12を含む。制御装置10はインタフェース12を介し
てホストデータ処理システム(不図示)からデータと命
令を受け取D、データをバス13を介してアレイ11に
送D、マイクロ命令をバス14を介してアレイ11に出
力する。アレイ11はマイクロ命令によD、ホストから
の命令に従ってデータを処理可能となる。
プロセッサは3つの主要部、すなわちアレイ制御装置1
0、プロセッサアレイ11及びシステムインタフェース
12を含む。制御装置10はインタフェース12を介し
てホストデータ処理システム(不図示)からデータと命
令を受け取D、データをバス13を介してアレイ11に
送D、マイクロ命令をバス14を介してアレイ11に出
力する。アレイ11はマイクロ命令によD、ホストから
の命令に従ってデータを処理可能となる。
マイクロ命令の実行中、プロセッサアレイ11は各種の
状態信号を状態バス15を通じてアレイ制御装置10に
戻すことができる。これらの状態信号はアレイ制御装置
10によって後で説明するように、プロセッサアレイへ
出力されるべきマイクロ命令を選択するのに使われる。
状態信号を状態バス15を通じてアレイ制御装置10に
戻すことができる。これらの状態信号はアレイ制御装置
10によって後で説明するように、プロセッサアレイへ
出力されるべきマイクロ命令を選択するのに使われる。
ホストデータ処理システムからの命令の処理において、
プロセッサアレイがアレイ制御装置からのマイクロ命令
に応じた全ての演算を実施し終ると、処理後のデータを
バス13を介してアレイ制御装置10へ送るように制御
装置10がプロセッサアレイ11をエネーブルし、アレ
イ制御装置はそのデータをシステムインタフェース12
を介してホストに送ることができる。
プロセッサアレイがアレイ制御装置からのマイクロ命令
に応じた全ての演算を実施し終ると、処理後のデータを
バス13を介してアレイ制御装置10へ送るように制御
装置10がプロセッサアレイ11をエネーブルし、アレ
イ制御装置はそのデータをシステムインタフェース12
を介してホストに送ることができる。
II、プロセッサアレイ11の概略編
成スイッチングアレイ11は2つの構成部分、すなわち
複数のプロセッサ要素(PE)チップ上の多数のプロセ
ッサ要素(PE)と、アレイ制御装置10に対して及び
プロセッサ要素間で情報を授受転送するための機構とを
含む。一つの特定実施例において、各PEチップは32
個のプロセッサ要素を含む。第4図を関連して詳しく後
述するように、各プロセッサ要素は、選定された算術及
び論理演算を実施する回路を含むプロセ・ノサと、付設
のメモリとを含む。特定実施例において、各メモリは1
024ビツト(l Kb)の容量を持つ。
複数のプロセッサ要素(PE)チップ上の多数のプロセ
ッサ要素(PE)と、アレイ制御装置10に対して及び
プロセッサ要素間で情報を授受転送するための機構とを
含む。一つの特定実施例において、各PEチップは32
個のプロセッサ要素を含む。第4図を関連して詳しく後
述するように、各プロセッサ要素は、選定された算術及
び論理演算を実施する回路を含むプロセ・ノサと、付設
のメモリとを含む。特定実施例において、各メモリは1
024ビツト(l Kb)の容量を持つ。
各PEは、情報を他のプロセッサへ転送するための2つ
の機構を有する。第1の機構、つまり第2図に概略的に
示した“ランダム転送”機構では、各PEが他の任意の
PEにメツセージを送ることができる。第2の機構、つ
まり第3図に示した“直燐接”機構では、各PEが“直
燐接”メツシュ法で四周のPEと相互接続され、これら
直接に接続された4個のPEの1つにだけ情報を送れる
。
の機構を有する。第1の機構、つまり第2図に概略的に
示した“ランダム転送”機構では、各PEが他の任意の
PEにメツセージを送ることができる。第2の機構、つ
まり第3図に示した“直燐接”機構では、各PEが“直
燐接”メツシュ法で四周のPEと相互接続され、これら
直接に接続された4個のPEの1つにだけ情報を送れる
。
ランダム転送機構においては、ルートネットワーク30
(第2図参照)を通じて交信が維持され、ルートネット
ワークについては以下第2図を参照して、さらに詳しく
は第8A〜IOC図を参照して説明する。第2の機構を
実施するための回路は第4図に示しである。
(第2図参照)を通じて交信が維持され、ルートネット
ワークについては以下第2図を参照して、さらに詳しく
は第8A〜IOC図を参照して説明する。第2の機構を
実施するための回路は第4図に示しである。
第2図を参照すると、複数のPEチップ20A〜2ON
(総称して参照番号20で表わす)が示しである。各P
Eチップ20は複数のPEを有する。各PEチップは同
じなので、チップ2OAだけが詳しく示しである。PE
チップ2OAは、複数のPE21A−21Mを順序付け
られた階層の形で含む。各PEはプロセッサ22A〜2
2Mとメモリ23A〜23Mを含む。PEがメツセージ
を送信するようにエネーブルされると、そのTR送信要
求フラグ24A〜24Mがセットされる。
(総称して参照番号20で表わす)が示しである。各P
Eチップ20は複数のPEを有する。各PEチップは同
じなので、チップ2OAだけが詳しく示しである。PE
チップ2OAは、複数のPE21A−21Mを順序付け
られた階層の形で含む。各PEはプロセッサ22A〜2
2Mとメモリ23A〜23Mを含む。PEがメツセージ
を送信するようにエネーブルされると、そのTR送信要
求フラグ24A〜24Mがセットされる。
PEへのRTROUT EN INルータ−アウト
エネーブル入力信号が確認されると、PEはルータ−出
力制御回路を介してメツセージを送信するようにエネー
ブルされる。
エネーブル入力信号が確認されると、PEはルータ−出
力制御回路を介してメツセージを送信するようにエネー
ブルされる。
RTROUT EN INルータ−アウトエネーブ
ル入力信号は、ディジーチェーン式のエネーブル信号で
ある。RTROUT EN INルータ−アウトエ
ネーブル入力信号が確認されて、該当のPEがメツセー
ジを送る順番になると、そのメツセージ信号をルータ−
出力制御回路25を介して送出し、該回路25がPEチ
ップ20AからのメッセージをCHP OMSG
OUTチップ(0)メツセージ出力信号として送信する
。
ル入力信号は、ディジーチェーン式のエネーブル信号で
ある。RTROUT EN INルータ−アウトエ
ネーブル入力信号が確認されて、該当のPEがメツセー
ジを送る順番になると、そのメツセージ信号をルータ−
出力制御回路25を介して送出し、該回路25がPEチ
ップ20AからのメッセージをCHP OMSG
OUTチップ(0)メツセージ出力信号として送信する
。
メツセージが送られ肯定応答されると、当初クリアされ
ていたACK肯定応答フラグ26A〜26Mがセットさ
れる。肯定応答に応じてTR送信要求フラグをリセット
するだけでなく、TR送信要求フラグとACK肯定応答
フラグを別々に設けた利点は、以下明らかになるであろ
う。
ていたACK肯定応答フラグ26A〜26Mがセットさ
れる。肯定応答に応じてTR送信要求フラグをリセット
するだけでなく、TR送信要求フラグとACK肯定応答
フラグを別々に設けた利点は、以下明らかになるであろ
う。
PEのメツセージが送信され肯定応答された後、PE2
2が次のPEについてRTR0UTEN INルータ
−アウトエネーブル入力信号を確認する。そのPEのT
R送信要求フラグ24がセットされ且つACK肯定応答
フラグ26がリセットされていれば、そのPEがメツセ
ージを送信するようにエネーブルされる。TR送信要求
フラグ24がクリアされているか、またはTR送信要求
フラグ24がセットされているがACK肯定応答フラグ
26もセットされていると、PEはメッセージを送信せ
ず、その代りに次のPE22についてRTROUT
EN INルータ−アウトエネーブル入力信号を確か
める。当初TR送信要求フラグ2 ’4 A〜24Mが
セットされていた全てのPRについてメツセージが送信
され肯定応答された後、制御回路25がLOCAL
DONB信号を発生し、該信号と他のPF、チップから
のLOCAL DONB信号とのORがとられてDO
NB信号を形成する。DONE信号が状態バス15を通
じてアレイ制御装置10に送られ、全てのPEがメツセ
ージを送信し終ったことを指示する。
2が次のPEについてRTR0UTEN INルータ
−アウトエネーブル入力信号を確認する。そのPEのT
R送信要求フラグ24がセットされ且つACK肯定応答
フラグ26がリセットされていれば、そのPEがメツセ
ージを送信するようにエネーブルされる。TR送信要求
フラグ24がクリアされているか、またはTR送信要求
フラグ24がセットされているがACK肯定応答フラグ
26もセットされていると、PEはメッセージを送信せ
ず、その代りに次のPE22についてRTROUT
EN INルータ−アウトエネーブル入力信号を確か
める。当初TR送信要求フラグ2 ’4 A〜24Mが
セットされていた全てのPRについてメツセージが送信
され肯定応答された後、制御回路25がLOCAL
DONB信号を発生し、該信号と他のPF、チップから
のLOCAL DONB信号とのORがとられてDO
NB信号を形成する。DONE信号が状態バス15を通
じてアレイ制御装置10に送られ、全てのPEがメツセ
ージを送信し終ったことを指示する。
一つの特定実施例において、ルートネツトワ−り30へ
の入力端子数を減少させるため、PEチップ20A〜2
ONはルートネットワークを介したメツセージの送信で
対を成すように構成されている。第2図を参照すると、
PEチップ20A上の最後のPE22(m)が、PEチ
ップ20B上の最初のPE22にRTROUT EN
INルータ−アウトエネーブル入力信号を与える。
の入力端子数を減少させるため、PEチップ20A〜2
ONはルートネットワークを介したメツセージの送信で
対を成すように構成されている。第2図を参照すると、
PEチップ20A上の最後のPE22(m)が、PEチ
ップ20B上の最初のPE22にRTROUT EN
INルータ−アウトエネーブル入力信号を与える。
つまD、全てのメツセージがPEチップ20Aから送信
され肯定応答された後、PEチップ20Bがメッセージ
を送信し始める。
され肯定応答された後、PEチップ20Bがメッセージ
を送信し始める。
PEチップ20A〜2ONのうち選定されたもののメッ
セージ出力がマルチプレクサ32に接続され、これがP
Eチップの出力またはデータバス13からのデータ信号
をルートネットワーク30へ選択的に接続する。こうし
てルートネットワーク30が、アレイ制御装置10から
プロセッサアレイ11へのデータの転送を容易化する。
セージ出力がマルチプレクサ32に接続され、これがP
Eチップの出力またはデータバス13からのデータ信号
をルートネットワーク30へ選択的に接続する。こうし
てルートネットワーク30が、アレイ制御装置10から
プロセッサアレイ11へのデータの転送を容易化する。
すなわち、PEチップ2OAについて見れば、PEチッ
プ20Aの回路25の出力がマルチプレクサ32の一入
力端子に接続されている。マルチプレクサ32の他の入
力端子が、データバス13の一ラインに接続されている
。マルチプレクサは5ELDBセレクトデ一タバス信号
によって制御され、この信号が確認されるとマルチプレ
クサ32をエネーブルし、データバス13のライン上の
信号をルートネットワーク30に接続する。5ELDB
セレクトデ一タバス信号が確認されないと、マルチプレ
クサ32がPEチップからの信号をルートネットワーク
30に接続する。
プ20Aの回路25の出力がマルチプレクサ32の一入
力端子に接続されている。マルチプレクサ32の他の入
力端子が、データバス13の一ラインに接続されている
。マルチプレクサは5ELDBセレクトデ一タバス信号
によって制御され、この信号が確認されるとマルチプレ
クサ32をエネーブルし、データバス13のライン上の
信号をルートネットワーク30に接続する。5ELDB
セレクトデ一タバス信号が確認されないと、マルチプレ
クサ32がPEチップからの信号をルートネットワーク
30に接続する。
ルートネットワーク30 (これについては第8A〜1
00図に関連して後述する)からの出力信号は、PEチ
フブ20A〜2ON上のメツセージ入力端子、つまりP
Eチップ2OAに示したルータ−入力制御回路33に接
続される。ルータ−入力制御回路33はまず、そのPE
チップ上に存在するPE用のメツセージが存在するかど
うかを判定する。この判定は、ルータ−入力制御回路3
3によって受信される第1信号とHfB2信号の状態に
応じてなされる。第、2図に示すように、HfB2信号
は補数でない形でPEチップ20A及び20(N−1)
等PEチップの各対の一方に送られ、またPEチップ2
0B及び2ON等他方のPEチップに補数を取る形で送
られる。ルータ−入力制御回路33が非補数HI32信
号を受信すれば、該回路は第1信号が確認されたメツセ
ージを受け入れ、補数HI32信号を受信すれば、第1
信号が確認されなかったメッセージを受け入れる。第8
B図に関連して後述するように、次の幾つかの信号がメ
ツセージの目的受信プロセッサであるPE22を識別し
、ルータ−入力制御回路が識別されたPE22にメツセ
ージを差し向ける。
00図に関連して後述する)からの出力信号は、PEチ
フブ20A〜2ON上のメツセージ入力端子、つまりP
Eチップ2OAに示したルータ−入力制御回路33に接
続される。ルータ−入力制御回路33はまず、そのPE
チップ上に存在するPE用のメツセージが存在するかど
うかを判定する。この判定は、ルータ−入力制御回路3
3によって受信される第1信号とHfB2信号の状態に
応じてなされる。第、2図に示すように、HfB2信号
は補数でない形でPEチップ20A及び20(N−1)
等PEチップの各対の一方に送られ、またPEチップ2
0B及び2ON等他方のPEチップに補数を取る形で送
られる。ルータ−入力制御回路33が非補数HI32信
号を受信すれば、該回路は第1信号が確認されたメツセ
ージを受け入れ、補数HI32信号を受信すれば、第1
信号が確認されなかったメッセージを受け入れる。第8
B図に関連して後述するように、次の幾つかの信号がメ
ツセージの目的受信プロセッサであるPE22を識別し
、ルータ−入力制御回路が識別されたPE22にメツセ
ージを差し向ける。
ルートネットワーク30からのラインのうち選定された
ものからの出力信号はデータバス13にも接続され、デ
ータデータ信号をアレイ制御装置10に伝送する。
ものからの出力信号はデータバス13にも接続され、デ
ータデータ信号をアレイ制御装置10に伝送する。
上記の説明から、こ\では“マイナーメツセージサイク
ル”と称する1回のサイクルで多数のメツセージがルー
トネットワーク30を介して転送し得る一方、プログラ
ムの要求に応じ1回で送信される必要のある全てのメ“
ツセージを転送するのには多数のマイナーメツセージサ
イクルが必要になることが理解されよう。すなわち、最
大限1つのPE22は1回にPEチップ対対ソメツセー
ジ送信できるだけなので、PEチフプ対上の1より多い
PE22がメツセージを送信しなければならないと、少
なくともその数のマイナーメツセージサイクルが必要で
ある。さらに、マイナーメツセージサイクル中に複数の
メツセージが同一のPEチップ対に送信されたD、また
はルートネットワーク30内における競合のため、一部
のメツセージは阻止されることがある。
ル”と称する1回のサイクルで多数のメツセージがルー
トネットワーク30を介して転送し得る一方、プログラ
ムの要求に応じ1回で送信される必要のある全てのメ“
ツセージを転送するのには多数のマイナーメツセージサ
イクルが必要になることが理解されよう。すなわち、最
大限1つのPE22は1回にPEチップ対対ソメツセー
ジ送信できるだけなので、PEチフプ対上の1より多い
PE22がメツセージを送信しなければならないと、少
なくともその数のマイナーメツセージサイクルが必要で
ある。さらに、マイナーメツセージサイクル中に複数の
メツセージが同一のPEチップ対に送信されたD、また
はルートネットワーク30内における競合のため、一部
のメツセージは阻止されることがある。
前にも触れたように、別々のTR送信要求フラグ24A
〜24MとACK肯定応答フラグ26A〜26Mを設け
てメツセージの転送を制御することは、数多くの利点を
有する。すなわち、後述するごとく一つの特定実施例で
は各メツセージが、メツセージを受信するPEと、受信
PE、より詳しくは受信PEを含むPEチップ20がメ
ツセージの受信を指示する信号を送信PEに送る肯定応
答用タイムスロットとを識別するアドレスを備えたヘラ
グーを含む。メツセージのヘラグーの後に、メツセージ
データが送られる。メツセージの終りでなくヘソグー内
に肯定応答用タイムスロットを置くことは、メツセージ
データの長さがメツセージによって異なる一方ヘッダー
は固定長なので、肯定応答用タイムスロットのタイミン
グ取りを容易とする。
〜24MとACK肯定応答フラグ26A〜26Mを設け
てメツセージの転送を制御することは、数多くの利点を
有する。すなわち、後述するごとく一つの特定実施例で
は各メツセージが、メツセージを受信するPEと、受信
PE、より詳しくは受信PEを含むPEチップ20がメ
ツセージの受信を指示する信号を送信PEに送る肯定応
答用タイムスロットとを識別するアドレスを備えたヘラ
グーを含む。メツセージのヘラグーの後に、メツセージ
データが送られる。メツセージの終りでなくヘソグー内
に肯定応答用タイムスロットを置くことは、メツセージ
データの長さがメツセージによって異なる一方ヘッダー
は固定長なので、肯定応答用タイムスロットのタイミン
グ取りを容易とする。
アレイプロセッサの一部の用途では、1つのPEが同じ
メツセージを多数の異なるPEに送る必要がある。この
ようなメツセージを送る際、送信PEは目的の各受信プ
ロセッサへメツセージを反復して送信する。多数のPE
がそのメツセージを受信すべき場合、この手順は長い時
間を要する。
メツセージを多数の異なるPEに送る必要がある。この
ようなメツセージを送る際、送信PEは目的の各受信プ
ロセッサへメツセージを反復して送信する。多数のPE
がそのメツセージを受信すべき場合、この手順は長い時
間を要する。
発信起点PEがまず他の“補助”PEのうち選定数のも
のにメツセージを送D、その後発信起点PEも含めそれ
らの1補助″PEがさらに他のPEへメツセージを送れ
ば、上記の時間は著しく減少できる。目的の全受信PE
がメ・7セージを受け取るまで、そのプロセスが続けら
れる。
のにメツセージを送D、その後発信起点PEも含めそれ
らの1補助″PEがさらに他のPEへメツセージを送れ
ば、上記の時間は著しく減少できる。目的の全受信PE
がメ・7セージを受け取るまで、そのプロセスが続けら
れる。
発信起点PEから補助PEへのメツセージの転送中ある
いはその直後のある時点で、アレイ制御装置10(第1
図)が制御信号をアレイ11に伝送し、補助PEをエネ
ーブルしてメツセージを送信させ、また必要なら発信起
点PEをエネーブルして補助PEかもしくは最終目的P
Eである他のPEへメツセージを送信させるように、T
R送信要求フラグのセットを可能とする必要がある。原
メツセージの途中、TR送信要求フラグ24A〜24M
によってエネーブルされた原メツセージの受信の肯定応
答がリセットされていると、原メツセージが第1の補助
PEに送られたかどうかPEが判定できないので、同じ
メツセージをそのPRへ再び送信しなければならない。
いはその直後のある時点で、アレイ制御装置10(第1
図)が制御信号をアレイ11に伝送し、補助PEをエネ
ーブルしてメツセージを送信させ、また必要なら発信起
点PEをエネーブルして補助PEかもしくは最終目的P
Eである他のPEへメツセージを送信させるように、T
R送信要求フラグのセットを可能とする必要がある。原
メツセージの途中、TR送信要求フラグ24A〜24M
によってエネーブルされた原メツセージの受信の肯定応
答がリセットされていると、原メツセージが第1の補助
PEに送られたかどうかPEが判定できないので、同じ
メツセージをそのPRへ再び送信しなければならない。
従って、TR送信要求フラグ24A〜24MとACK肯
定応答フラグ26A〜26Mをそれぞれ別々に設ければ
、補助PEを使ってメツセージを“展開起動”式に伝送
するのが容易化される。
定応答フラグ26A〜26Mをそれぞれ別々に設ければ
、補助PEを使ってメツセージを“展開起動”式に伝送
するのが容易化される。
“直燐接”式のメツセージ転送機構が第3図に示しであ
る。第3図を参照すると、複製のPE20A〜2ONが
複製の“k”行及び“l”列(但LN=にβ)のアレイ
パターンに編成して示しである。各PE20A〜2ON
が情報を信号の形で、アレイ中の4つの直燐接PEに送
信できる。
る。第3図を参照すると、複製のPE20A〜2ONが
複製の“k”行及び“l”列(但LN=にβ)のアレイ
パターンに編成して示しである。各PE20A〜2ON
が情報を信号の形で、アレイ中の4つの直燐接PEに送
信できる。
すなわち、例えばPE (k+2)は“西方向に”PE
20Bへ、′北方向にPE20に+1へ(これらは第3
図に示しである)、さらに第3図には示してない行及び
列内で“南方向に”PE20(k+3)へ、′東方向に
PE20 (2に+2)へ信号を送信可能である。第3
図に示した最左列つまりPE20A〜20に内のPEは
、第3図に示した最右列つまりPE20 (lk+1)
〜2ONへと西方向に信号を送信でき、また最古列内の
PEは最左列内のPEへと東方向に信号を送信できる。
20Bへ、′北方向にPE20に+1へ(これらは第3
図に示しである)、さらに第3図には示してない行及び
列内で“南方向に”PE20(k+3)へ、′東方向に
PE20 (2に+2)へ信号を送信可能である。第3
図に示した最左列つまりPE20A〜20に内のPEは
、第3図に示した最右列つまりPE20 (lk+1)
〜2ONへと西方向に信号を送信でき、また最古列内の
PEは最左列内のPEへと東方向に信号を送信できる。
同じく、最上行内のPEつまりPE20A、20(k+
1)・・・20 (fk+1)は最下行内のPEつまり
PE20に、20 (2k)・・・2ONへと北方向
に信号を送信でき、また最下行内のPEは最上行内のP
Eへと南方向に信号を送信できる。
1)・・・20 (fk+1)は最下行内のPEつまり
PE20に、20 (2k)・・・2ONへと北方向
に信号を送信でき、また最下行内のPEは最上行内のP
Eへと南方向に信号を送信できる。
“直燐接”モードでPEが送信を行うのに使われる機構
を、以下第4図を参照して説明する。
を、以下第4図を参照して説明する。
直燐接式のメツセージ転送機構は、データを表わす信号
のアレイ11への入力またはデータのアレイ11からの
出力のためにも使える。すなわち第4図を参照すると、
マルチプレクサネットワーク(不図示)が例えばアレイ
の左側に接続され、最右列からまたは外部データ源から
のデータを最左列のPE内にロード可能とする。データ
はまず最左列によってラッチされた後、次の列つまりP
E22 (K+1)〜22(2K)へと伝送され、この
ときさらに別のデータが最大列によってラッチされる。
のアレイ11への入力またはデータのアレイ11からの
出力のためにも使える。すなわち第4図を参照すると、
マルチプレクサネットワーク(不図示)が例えばアレイ
の左側に接続され、最右列からまたは外部データ源から
のデータを最左列のPE内にロード可能とする。データ
はまず最左列によってラッチされた後、次の列つまりP
E22 (K+1)〜22(2K)へと伝送され、この
ときさらに別のデータが最大列によってラッチされる。
データがアレイ全体を通過するまで、このプロセスは継
続する。
続する。
直燐接式転送機構によるデータの出力は、−組の適切な
受信及び記録回路に接続された一組の出力ドライバ(不
図示)を設けることによって行われる。出力ドライバは
例゛えばアレイの最右列の東方向送信端子に接続され、
その列に沿ってPEを最左列上のPEに接続するライン
からのデータ信号を受信する。アレイ11からのデータ
を受信可能とするため、PEは出力ドライバの出力を記
録しながら東方向にデータを伝送するようにエネーブル
される。最左列からのデータがそこに戻ったところで、
アレイ内の全PEからのデータがPHの最右列を通過し
、出力ドライバによって伝送されたことになる。
受信及び記録回路に接続された一組の出力ドライバ(不
図示)を設けることによって行われる。出力ドライバは
例゛えばアレイの最右列の東方向送信端子に接続され、
その列に沿ってPEを最左列上のPEに接続するライン
からのデータ信号を受信する。アレイ11からのデータ
を受信可能とするため、PEは出力ドライバの出力を記
録しながら東方向にデータを伝送するようにエネーブル
される。最左列からのデータがそこに戻ったところで、
アレイ内の全PEからのデータがPHの最右列を通過し
、出力ドライバによって伝送されたことになる。
III、処理要素
A、概略説明(第4図の議論)
第4図を参照すると、本発明に従って構成されたPEは
、一対のシフトレジスタ(S/R)の何れか一方、つま
りAシフトレジスタ52またはBシフトレジスタ53、
プール論回路54、及びキャリラッチ55からの入力信
号を受信する全加算器51を含む。マルチプレクサ56
がバス14を介してアレイ制御装置10(第1図)から
受信された制御マイクロワード中のビットを表わすA/
Bセレクト信号に応じて、AまたはBシフトレジスタ5
2.53の一方のS10シフトアウト出力端子からの出
力信号を選択する。アレイ処理システムでは一般的なよ
うに、1つ以上のクロック信号(不図示)によって支配
される所定の動作サイクル中、1つの制御マイクロワー
ドがアレイ制御装置10からアレイ11内の全てのPE
に送られ、そのサイクル中におけるアレイ11内のPE
の動作を制御する。後述するように、1つ以上のフラグ
の状態に応じ、PEは制御マイクロワードによってエネ
ーブルされた動作を実施するかあるいは実施しない。
、一対のシフトレジスタ(S/R)の何れか一方、つま
りAシフトレジスタ52またはBシフトレジスタ53、
プール論回路54、及びキャリラッチ55からの入力信
号を受信する全加算器51を含む。マルチプレクサ56
がバス14を介してアレイ制御装置10(第1図)から
受信された制御マイクロワード中のビットを表わすA/
Bセレクト信号に応じて、AまたはBシフトレジスタ5
2.53の一方のS10シフトアウト出力端子からの出
力信号を選択する。アレイ処理システムでは一般的なよ
うに、1つ以上のクロック信号(不図示)によって支配
される所定の動作サイクル中、1つの制御マイクロワー
ドがアレイ制御装置10からアレイ11内の全てのPE
に送られ、そのサイクル中におけるアレイ11内のPE
の動作を制御する。後述するように、1つ以上のフラグ
の状態に応じ、PEは制御マイクロワードによってエネ
ーブルされた動作を実施するかあるいは実施しない。
制御マイクロワードからのCLOクリアシフトレジスタ
出力信号が否認されると、マルチプレクサ56は選択さ
れたシフトレジスタからの出力信号を全加算器51の接
続入力へ導くようにエネーブルされる。CLO信号を確
認すると、アレイ制御装置10がマルチプレクサ56を
エネーブルし、ゼロの実効値を持つ出力信号を全加算器
51の入力に接続する。これによって、算術演算の実施
前にレストレジスタ内へ値をロードする機構が得られる
。
出力信号が否認されると、マルチプレクサ56は選択さ
れたシフトレジスタからの出力信号を全加算器51の接
続入力へ導くようにエネーブルされる。CLO信号を確
認すると、アレイ制御装置10がマルチプレクサ56を
エネーブルし、ゼロの実効値を持つ出力信号を全加算器
51の入力に接続する。これによって、算術演算の実施
前にレストレジスタ内へ値をロードする機構が得られる
。
A及びBシフトレジスタ52.53は、制御マイクロワ
ードからの多数の制御信号に応じて動作する。A及び8
両シフトレジスタは可変の有効長を持つ、すなわち出力
信号がそこからマルチプレクサ56に送られる出力ビツ
ト位置が、制御マイクロワードに基づ<A 5HFT
SZ (Aシフトレジスタサイズ)及びB 5H
FT 5Z(Bシフトレジスタサイズ)両信号に応じ
て可変である。一実施例において、Aシフトレジスタ5
2は4.8.12.16.20.24及び32ビツトの
有効長を持ち、整数演算及び浮動小数点数の小数部に関
する演算を実施するのに使われる。同じ実施例において
、Bシフトレジスタ53は4.8及び12ビツトの有効
長を持ち、浮動小数点数の指数部に関する演算を実施す
るのに使われる。
ードからの多数の制御信号に応じて動作する。A及び8
両シフトレジスタは可変の有効長を持つ、すなわち出力
信号がそこからマルチプレクサ56に送られる出力ビツ
ト位置が、制御マイクロワードに基づ<A 5HFT
SZ (Aシフトレジスタサイズ)及びB 5H
FT 5Z(Bシフトレジスタサイズ)両信号に応じ
て可変である。一実施例において、Aシフトレジスタ5
2は4.8.12.16.20.24及び32ビツトの
有効長を持ち、整数演算及び浮動小数点数の小数部に関
する演算を実施するのに使われる。同じ実施例において
、Bシフトレジスタ53は4.8及び12ビツトの有効
長を持ち、浮動小数点数の指数部に関する演算を実施す
るのに使われる。
A及びBシフトレジスタ52.53の内容は、ORゲー
)60から発生される5HIFT ENシフトエネー
ブル信号に応じてシフトされる。
)60から発生される5HIFT ENシフトエネー
ブル信号に応じてシフトされる。
ORゲート60は、制御マイクロワードからのSHシフ
ト信号とANDゲート61からの確認信号によって付勢
される。ANDゲート61は、Mフラグ62からのM信
号によってエネーブルされ、制御マイクロワードに基づ
<MSH(Mシフト)信号によって付勢される。従って
、アレイ制御装置10はSHシフト信号を確認すること
によって無条件のシフトをエネーブルするか、あるいは
制御マイクロワード内のMSH信号を確認することによ
って、Mフラグ62の状態を条件としたシフトをエネー
ブルし得る。
ト信号とANDゲート61からの確認信号によって付勢
される。ANDゲート61は、Mフラグ62からのM信
号によってエネーブルされ、制御マイクロワードに基づ
<MSH(Mシフト)信号によって付勢される。従って
、アレイ制御装置10はSHシフト信号を確認すること
によって無条件のシフトをエネーブルするか、あるいは
制御マイクロワード内のMSH信号を確認することによ
って、Mフラグ62の状態を条件としたシフトをエネー
ブルし得る。
PEはビットシリアルモードか、または1制御サイクル
中に1ニブル(4ビツト)が処理されるニブルモードで
動作する。制御マイクロワードに基づ<NMニブルモー
ド信号が確認されたとき、PEはニブルモードで動作す
る。NMニブルモード信号が確認されると、A及びBシ
フトレジスタ52.53は1サイクルで4ビツトをシフ
トさせ、そうでないときはエサイクルで1ビツトだけシ
フトさせる。また、ニブルモードでは、A及びBシフト
レジスタはく図中S/Iで示した)シフトイン入力端子
から1サイクルで4ビツトを受信して記憶する。
中に1ニブル(4ビツト)が処理されるニブルモードで
動作する。制御マイクロワードに基づ<NMニブルモー
ド信号が確認されたとき、PEはニブルモードで動作す
る。NMニブルモード信号が確認されると、A及びBシ
フトレジスタ52.53は1サイクルで4ビツトをシフ
トさせ、そうでないときはエサイクルで1ビツトだけシ
フトさせる。また、ニブルモードでは、A及びBシフト
レジスタはく図中S/Iで示した)シフトイン入力端子
から1サイクルで4ビツトを受信して記憶する。
さらに第7図を参照して後で詳述するように、Aシフト
レジスタ52は両方向に、すなわちS10シフトアウト
出力端子の方へもしくはS/Iシフトイン入力端子の方
へ随意にシフト可能である。
レジスタ52は両方向に、すなわちS10シフトアウト
出力端子の方へもしくはS/Iシフトイン入力端子の方
へ随意にシフト可能である。
シフト方向は、制御マイクロワードに基づ(5HFTD
IRシフト方向信号に応じて選択される。シフトレジス
タの内容をS/I入力端子の方へシフトする能力は、例
えば浮動小数点演算、特に規格化においてシフトレジス
タの端でS/Iシフトイン入力端子の方に向かって記憶
されている先頭に続くゼロを取り除くのに有用である。
IRシフト方向信号に応じて選択される。シフトレジス
タの内容をS/I入力端子の方へシフトする能力は、例
えば浮動小数点演算、特に規格化においてシフトレジス
タの端でS/Iシフトイン入力端子の方に向かって記憶
されている先頭に続くゼロを取り除くのに有用である。
プール論理回路54は、4ラインデータバス58または
直燐接PEの1つからのデータ信号を全加算器51に接
続する。制御マイクロワードに基づ<LGCFTN論理
関数信号の状態に応じ、プール論理回路54はXフラグ
63とデータバス58もしくは直燐接PEからの信号と
の間で16種類の論理演算のうち1つを実施し得る。X
フラグ63とデータバス58上の信号との間で論理演算
が実施される場合、論理演算はデータバス58の各ライ
ン上の信号について個々に実施される。
直燐接PEの1つからのデータ信号を全加算器51に接
続する。制御マイクロワードに基づ<LGCFTN論理
関数信号の状態に応じ、プール論理回路54はXフラグ
63とデータバス58もしくは直燐接PEからの信号と
の間で16種類の論理演算のうち1つを実施し得る。X
フラグ63とデータバス58上の信号との間で論理演算
が実施される場合、論理演算はデータバス58の各ライ
ン上の信号について個々に実施される。
例えば、AND演算を実施すべきなら、Xフラグ63と
データバス58の各ライン上の信号との間で1回づつ、
計4回のAND演算が実際には行われる。
データバス58の各ライン上の信号との間で1回づつ、
計4回のAND演算が実際には行われる。
ビットシリアルまたはニブル何れかのモードで、キャリ
ラッチ55が1ビツトのCARRY信号を全加算器51
に供給する。ORゲー)60からの5HFT ENシ
フトエネーブル信号が確認される毎に、キャリラッチ5
5がCARRY信号をラッチする。制御マイクロワード
に基づ<CL Cクリアキャリ信号が確認されると、
キャリラッチ55の出力がゼロにされる。CL Cク
リアキャリ信号はCLOクリアシフトレジスタ出力信号
と同じ目的のために、すなわち加算演算の実施前におけ
るキャリラッチ55の初期ロードを行うのに役立つ。
ラッチ55が1ビツトのCARRY信号を全加算器51
に供給する。ORゲー)60からの5HFT ENシ
フトエネーブル信号が確認される毎に、キャリラッチ5
5がCARRY信号をラッチする。制御マイクロワード
に基づ<CL Cクリアキャリ信号が確認されると、
キャリラッチ55の出力がゼロにされる。CL Cク
リアキャリ信号はCLOクリアシフトレジスタ出力信号
と同じ目的のために、すなわち加算演算の実施前におけ
るキャリラッチ55の初期ロードを行うのに役立つ。
さらに、ビットシリアルまたはニブルモードの何れかに
おいて、全加算器51は4つのADDOUT (3:
0)加算器出力信号とCOUTキャリアウド信号を発生
する。ADD OUT (3:0)加算器出力信号が
、A及びBシフトレジスタ52.53のS/Iシフトイ
ン端子と加算器ラッチ57の入力端子とに接続される。
おいて、全加算器51は4つのADDOUT (3:
0)加算器出力信号とCOUTキャリアウド信号を発生
する。ADD OUT (3:0)加算器出力信号が
、A及びBシフトレジスタ52.53のS/Iシフトイ
ン端子と加算器ラッチ57の入力端子とに接続される。
COUTキャリアウド信号は、全加算器51の高次加算
段、すなわち高次のADD OUT (3)加算出力
信号を発生する段からのキャリ信号を表わす。
段、すなわち高次のADD OUT (3)加算出力
信号を発生する段からのキャリ信号を表わす。
COUT信号と低次段からのキャリを表わす加算器の低
次段からのCOUT (0)キャリ信号とは、制御マイ
クロワードに基づ<NMニブルモード信号に応じ、信号
の1つを第2マルチプレクサ68の入力に接続するマル
チプレクサ64に導かれる。またマルチプレクサ68は
、制御マイクロワードに基づ<LD Cロードキャリ
信号に応じ、マルチプレクサ64からのCARRYOU
T信号あるいはプール論理回路54からのLOG O
UT (0)論理出力(0)信号を選択してキャリラッ
チ55内に記憶する。LD Cロードキャリ信号が確
認されると、マルチプレクサ68はLOG OUT
(0)論理出力(0)信号をキャリラッチ55へ接続す
るように条件付けられ、キャリラッチはその信号をラッ
チするようにエネーブルされる。これは、キャリラッチ
55のプール論理回路54を介した既知状態への初期化
を容易にする。一方LD Cロードキャリ信号が否認
されると、マルチプレクサ68はマルチプレクサ64か
らのCARRY OUT信号をキャリラッチの入力へ
接続するように条件付けられる。
次段からのCOUT (0)キャリ信号とは、制御マイ
クロワードに基づ<NMニブルモード信号に応じ、信号
の1つを第2マルチプレクサ68の入力に接続するマル
チプレクサ64に導かれる。またマルチプレクサ68は
、制御マイクロワードに基づ<LD Cロードキャリ
信号に応じ、マルチプレクサ64からのCARRYOU
T信号あるいはプール論理回路54からのLOG O
UT (0)論理出力(0)信号を選択してキャリラッ
チ55内に記憶する。LD Cロードキャリ信号が確
認されると、マルチプレクサ68はLOG OUT
(0)論理出力(0)信号をキャリラッチ55へ接続す
るように条件付けられ、キャリラッチはその信号をラッ
チするようにエネーブルされる。これは、キャリラッチ
55のプール論理回路54を介した既知状態への初期化
を容易にする。一方LD Cロードキャリ信号が否認
されると、マルチプレクサ68はマルチプレクサ64か
らのCARRY OUT信号をキャリラッチの入力へ
接続するように条件付けられる。
制御マイクロワードに基づ<5HFT ENシフトエ
ネーブル信号が確認されると、CARRYOUT信号が
ラッチされる。
ネーブル信号が確認されると、CARRYOUT信号が
ラッチされる。
従ってニブルモードでは、キャリラッチ55が、ニブル
の高次段からのキャリを表わす全加算器51の高次段か
らのキャリを受け取る。ビットシリアルモードでは、キ
ャリラッチ55が全加算器の低次段からのキャリを受け
取る。またビットシリアルモードにおいて、高次段から
の信号は事実上無視されるので、全加算器51での算術
演算は事実上低次段において実施される。
の高次段からのキャリを表わす全加算器51の高次段か
らのキャリを受け取る。ビットシリアルモードでは、キ
ャリラッチ55が全加算器の低次段からのキャリを受け
取る。またビットシリアルモードにおいて、高次段から
の信号は事実上無視されるので、全加算器51での算術
演算は事実上低次段において実施される。
Mフラグ62も、マルチプレクサ65を介した全加算器
51からの信号によって条件付けられる。
51からの信号によって条件付けられる。
つまりマルチプレクサ65は、全加算器51からのAD
D OUT (0)信号を接続するか、あるいはNM
ニブルモード信号が確認されると、ADD OUT
(3)信号を接続する。マルチプレクサ65からの信号
はインバータ66によって反転され、その結果が第2マ
ルチプレクサ67の入力端子に導かれる。第2マルチプ
レクサ67は、プール論理回路54からの低次信号を受
信する第2の入力端子も有する。制御マイクロワードに
基づ<NSM“和がMに達しない”信号が確認されると
、マルチプレクサ67は全加算器51からの高次信号の
補数をMフラグ62に接続し、命令マイクロワードに基
づ<LD’MロードM信号に応じて記憶する。さもなけ
れば、Mフラグ62はプール論理回路54からの信号で
ロードされる。
D OUT (0)信号を接続するか、あるいはNM
ニブルモード信号が確認されると、ADD OUT
(3)信号を接続する。マルチプレクサ65からの信号
はインバータ66によって反転され、その結果が第2マ
ルチプレクサ67の入力端子に導かれる。第2マルチプ
レクサ67は、プール論理回路54からの低次信号を受
信する第2の入力端子も有する。制御マイクロワードに
基づ<NSM“和がMに達しない”信号が確認されると
、マルチプレクサ67は全加算器51からの高次信号の
補数をMフラグ62に接続し、命令マイクロワードに基
づ<LD’MロードM信号に応じて記憶する。さもなけ
れば、Mフラグ62はプール論理回路54からの信号で
ロードされる。
ANDゲート70が制御マイクロワードに基づくRD
M読取開信号に応じ、Mフラグ62の状態をデータバ
ス58、特にその低次DATA (0)ラインに導く。
M読取開信号に応じ、Mフラグ62の状態をデータバ
ス58、特にその低次DATA (0)ラインに導く。
全加算器51からロードされる場合、Mフラグ62は例
えば浮動小数点演算で規格化を行うのに使われる。この
演算におてい、Aシフトレジスタ52内に記憶される浮
動小数点数の小数部が、高次の段が値′0”を含むまで
S10シフトアウト出力端子(つまり高次端)の方に向
かってシフトされる。Aシフトレジスタ52の内容の各
シフトに応じ、Bシフトレジスタ53内に記憶された指
数がインクレメントされる。アレイ11内の異なるPE
はそれぞれのAシフトレジスタ52の内容を正規化する
のに異なる数のシフトを必要とするので、シフト動作は
制御マイクロワードに基づくMSH(M条件付シフト)
の状態に依存する。
えば浮動小数点演算で規格化を行うのに使われる。この
演算におてい、Aシフトレジスタ52内に記憶される浮
動小数点数の小数部が、高次の段が値′0”を含むまで
S10シフトアウト出力端子(つまり高次端)の方に向
かってシフトされる。Aシフトレジスタ52の内容の各
シフトに応じ、Bシフトレジスタ53内に記憶された指
数がインクレメントされる。アレイ11内の異なるPE
はそれぞれのAシフトレジスタ52の内容を正規化する
のに異なる数のシフトを必要とするので、シフト動作は
制御マイクロワードに基づくMSH(M条件付シフト)
の状態に依存する。
“1”がAシフトレジスタ52の高次段に達するまで、
インバータ66によってMフラグ62がセットされるよ
うに条件付けられ(すなわちシフトレジスタ52からの
ゼロ値の補数を記憶し)、従ってM信号が確認される。
インバータ66によってMフラグ62がセットされるよ
うに条件付けられ(すなわちシフトレジスタ52からの
ゼロ値の補数を記憶し)、従ってM信号が確認される。
この結果、M SH信号がA及びBシフトレジスタ5
2.53をエネーブルして動作させる。しかし、′1”
がAシフトレジスタ52の高次段に達すると、インバー
タ66を介してMフラグがクリアされるように条件付け
られ、出力M信号を否認する。制御マイクロワードに基
づ<MSH(M条件付シフト)信号が確認されたとき、
否認M信号が両シフトレジスタ52と53をディセーブ
ルする。Mフラグ62は同様にして、加算や減算の前に
おける浮動小数点数の初期の位置合せに使うこともでき
る。
2.53をエネーブルして動作させる。しかし、′1”
がAシフトレジスタ52の高次段に達すると、インバー
タ66を介してMフラグがクリアされるように条件付け
られ、出力M信号を否認する。制御マイクロワードに基
づ<MSH(M条件付シフト)信号が確認されたとき、
否認M信号が両シフトレジスタ52と53をディセーブ
ルする。Mフラグ62は同様にして、加算や減算の前に
おける浮動小数点数の初期の位置合せに使うこともでき
る。
2つの別のフラグ、つまりWRTメモリ書込エネーブル
フラグ71とTR送信要求フラグ24が、プール論理回
路54からの低次出力信号でロードされるWRTメモリ
書込エネーブルフラグ71は制御マイクロワードに基づ
<LD WRTロードメモリ書込エネーブル信号に応
じてロードされ、TR送信要求フラグ24は制御マイク
ロワードに基づ<LD TRロード送信要求信号に応
じてロードされる。WRTメモリ書込エネーブルフラグ
71はPEチップのルータ−制御回路33に導かれるW
RTメモリ書込信号を発生し、ルータ−制御回路33が
そのチップ上の各々のメモリに対応したWRT EN
書込エネーブル信号を発生する。
フラグ71とTR送信要求フラグ24が、プール論理回
路54からの低次出力信号でロードされるWRTメモリ
書込エネーブルフラグ71は制御マイクロワードに基づ
<LD WRTロードメモリ書込エネーブル信号に応
じてロードされ、TR送信要求フラグ24は制御マイク
ロワードに基づ<LD TRロード送信要求信号に応
じてロードされる。WRTメモリ書込エネーブルフラグ
71はPEチップのルータ−制御回路33に導かれるW
RTメモリ書込信号を発生し、ルータ−制御回路33が
そのチップ上の各々のメモリに対応したWRT EN
書込エネーブル信号を発生する。
ルータ−制御回路33は、3つの状況下でメモリへのデ
ータ書込をエネーブルする。通常の動作下、すなわちル
ートネットワーク30(第2図)が使われない場合には
、対応したPEのWRTフラグがセットされていて制御
マイクロワードに基づ(WR書込信号が確認されたとき
に、ルータ−制御回路33がWRT EN書込エネー
ブル信号をメモリ対して発生する。これによって対応の
メモリ23がエネーブルされ、送信器72を介したデー
タバス58からのデータビットを、制御マイクロワード
内のアドレス信号によって指定された位置に記憶する。
ータ書込をエネーブルする。通常の動作下、すなわちル
ートネットワーク30(第2図)が使われない場合には
、対応したPEのWRTフラグがセットされていて制御
マイクロワードに基づ(WR書込信号が確認されたとき
に、ルータ−制御回路33がWRT EN書込エネー
ブル信号をメモリ対して発生する。これによって対応の
メモリ23がエネーブルされ、送信器72を介したデー
タバス58からのデータビットを、制御マイクロワード
内のアドレス信号によって指定された位置に記憶する。
あるいは、ルートネットワークが使用中で実際にデータ
を転送している場合には、ルータ−制御回路33が信号
中のMSG INメツセージとしてデータを受信する
。同時に、ENRエネーブルルータ−信号が確認される
。第10A図に関連して後述するように、PEチフプ2
0で受信された最初の6ビツトが、チップ対内のチップ
とメツセージデータを受信するチップ上のPEとを識別
する。ルータ−制御回路33は信号中のMSGINメツ
セージのPE識別部を受信し、信号中のMSG IN
メツセージのデータ部を、DATA(0)信号として目
的の受信PEのデータバス58上に伝達し、対応受信P
EのWRT EN書込エネーブル信号を確認する。
を転送している場合には、ルータ−制御回路33が信号
中のMSG INメツセージとしてデータを受信する
。同時に、ENRエネーブルルータ−信号が確認される
。第10A図に関連して後述するように、PEチフプ2
0で受信された最初の6ビツトが、チップ対内のチップ
とメツセージデータを受信するチップ上のPEとを識別
する。ルータ−制御回路33は信号中のMSGINメツ
セージのPE識別部を受信し、信号中のMSG IN
メツセージのデータ部を、DATA(0)信号として目
的の受信PEのデータバス58上に伝達し、対応受信P
EのWRT EN書込エネーブル信号を確認する。
最後に、ルートネットワークが使用中だがメツセージ間
にあるとき、ルータ−制御回路33はメモリ23をエネ
ーブルしてデータを記憶させる。
にあるとき、ルータ−制御回路33はメモリ23をエネ
ーブルしてデータを記憶させる。
これは例えば、1つの主メ7セージ転送すイクル中に幾
つかのPEによって幾つかのメツセージが1つのPEに
差し向けられ、これらのメツセージ間に受信PEがちょ
うど受け取ったデータに対して計算を実施すべきときに
生じる。前述したように、大メツセージ転送サイクルは
、各々ENRエネーブルルーター信号によって開始され
且つBND終ってないなら分岐信号によって終了される
複数の小メツセージ転送サイクルから成る。小メツセー
ジ転送サイクルの終りでDONE信号がi認されない場
合、一部のPEはまだ転送すべきメツセージを持ってい
るので、制御マイクロワードに基づ<END信号が、ア
レイ制御装置はメツセージ転送シーケンスの開始へ再び
戻ることを指示する。
つかのPEによって幾つかのメツセージが1つのPEに
差し向けられ、これらのメツセージ間に受信PEがちょ
うど受け取ったデータに対して計算を実施すべきときに
生じる。前述したように、大メツセージ転送サイクルは
、各々ENRエネーブルルーター信号によって開始され
且つBND終ってないなら分岐信号によって終了される
複数の小メツセージ転送サイクルから成る。小メツセー
ジ転送サイクルの終りでDONE信号がi認されない場
合、一部のPEはまだ転送すべきメツセージを持ってい
るので、制御マイクロワードに基づ<END信号が、ア
レイ制御装置はメツセージ転送シーケンスの開始へ再び
戻ることを指示する。
次の小メツセージ転送サイクルの開始前に計算を実施す
べきときは、ENRエネーブルルータ−信号が否認され
る一方、計算が実施され結果がメツセージ23内に書き
込まれるまで、BND終ってないなら分岐信号が遅延さ
れる。この場合メモリ23は、WRTフラグがセットさ
れ、制御マイクロワードに基づ<WR書込信号が確認さ
れると、ルータ−制御回路33によってエネーブルされ
る。
べきときは、ENRエネーブルルータ−信号が否認され
る一方、計算が実施され結果がメツセージ23内に書き
込まれるまで、BND終ってないなら分岐信号が遅延さ
れる。この場合メモリ23は、WRTフラグがセットさ
れ、制御マイクロワードに基づ<WR書込信号が確認さ
れると、ルータ−制御回路33によってエネーブルされ
る。
但し、WRT EN書込エネーブル信号は、現在の小
メツセージ転送サイクル中にメツセージを受信したPE
に対してだけ確認される。
メツセージ転送サイクル中にメツセージを受信したPE
に対してだけ確認される。
メモリ23からのデータ出力は、第5A及び5B図に関
連して後述するメモリデータ出力制御回路73に接続さ
れる。要するに、メモリデータ出力制御回路73は制御
マイクロワードに基づくADR3(11: 10)高次
アドレス信号の状態に応じ、通常各々側のPEに対応付
けられている4つのメモリモジュール23を何れか1つ
のPEに対応付けられるようにエネーブルする。従って
、各々のメモリモジュール23がIKb(1024ビツ
ト)を有する一実施例において、A D RS (11
)またはADR3(10)何れかの高次アドレスビット
が確認されると、1つのPEだけが4Kb(4096ビ
ツト)の有効メモリを持ち、通常はそれぞれに対応付け
られたメモリモジュール23がその1つのPEによって
使われる残りのPEは事実上ディセーブルされる。この
点は、通常1つのPRで利用可能な容量より大きい記憶
容量を必要とする場合を含め、幾つかの状況において有
用である。その他、演算が各PE内でデータに対してパ
ラレルに実施される場合や、演算が全てのメモリモジュ
ール内に記憶されたデータを用い1つのPEによってシ
リアルに実施される場合にも有用である。メモリモジュ
ール内のデータをシリアルに演算を実施しているPEが
直接利用できるようにすることで、PEはそのPEヘデ
ータを転送するのにメツセージ転送を使わないですむ。
連して後述するメモリデータ出力制御回路73に接続さ
れる。要するに、メモリデータ出力制御回路73は制御
マイクロワードに基づくADR3(11: 10)高次
アドレス信号の状態に応じ、通常各々側のPEに対応付
けられている4つのメモリモジュール23を何れか1つ
のPEに対応付けられるようにエネーブルする。従って
、各々のメモリモジュール23がIKb(1024ビツ
ト)を有する一実施例において、A D RS (11
)またはADR3(10)何れかの高次アドレスビット
が確認されると、1つのPEだけが4Kb(4096ビ
ツト)の有効メモリを持ち、通常はそれぞれに対応付け
られたメモリモジュール23がその1つのPEによって
使われる残りのPEは事実上ディセーブルされる。この
点は、通常1つのPRで利用可能な容量より大きい記憶
容量を必要とする場合を含め、幾つかの状況において有
用である。その他、演算が各PE内でデータに対してパ
ラレルに実施される場合や、演算が全てのメモリモジュ
ール内に記憶されたデータを用い1つのPEによってシ
リアルに実施される場合にも有用である。メモリモジュ
ール内のデータをシリアルに演算を実施しているPEが
直接利用できるようにすることで、PEはそのPEヘデ
ータを転送するのにメツセージ転送を使わないですむ。
メモリデータ出力制御回路73からのデータは読取デー
タラッチ74内に記憶され、該ラッチから送信器72に
接続される。送信器72はそのデータをデータバス58
上に接続する。そしてデータバス58が、そのデータを
マルチプレクサ75の一入力端子に接続する。制御マイ
クロワードに基づ<NR隣接信号が確認されないと、マ
ルチプレクサ75がデータバス58からの読取データを
、プール論理回路54の入力端子に至るバス77上に接
続する。
タラッチ74内に記憶され、該ラッチから送信器72に
接続される。送信器72はそのデータをデータバス58
上に接続する。そしてデータバス58が、そのデータを
マルチプレクサ75の一入力端子に接続する。制御マイ
クロワードに基づ<NR隣接信号が確認されないと、マ
ルチプレクサ75がデータバス58からの読取データを
、プール論理回路54の入力端子に至るバス77上に接
続する。
マルチプレクサ76が制御マイクロワードに基づ<D(
1:0)方向信号の状態に応じ、隣接PRの1つからの
データ信号を選択す、る。制御マイクロワードに基づ<
NR隣接信号が確認されると、マルチプレクサ75がマ
ルチプレクサ76で選択された信号をバス77の低次ラ
イン上に接続し、否認信号をバスの残りのライン上へ伝
送することによD、第3図に関連して前述した直燐接メ
ツセージ転送機構のデータ受信部を容易化する。
1:0)方向信号の状態に応じ、隣接PRの1つからの
データ信号を選択す、る。制御マイクロワードに基づ<
NR隣接信号が確認されると、マルチプレクサ75がマ
ルチプレクサ76で選択された信号をバス77の低次ラ
イン上に接続し、否認信号をバスの残りのライン上へ伝
送することによD、第3図に関連して前述した直燐接メ
ツセージ転送機構のデータ受信部を容易化する。
データは次のようにメモリモジュール23に導かれ記憶
される。まず、データバス58からのデータが、送信器
72を介して対応したメモリモジュール23のデータ入
力端子DIに接続される。
される。まず、データバス58からのデータが、送信器
72を介して対応したメモリモジュール23のデータ入
力端子DIに接続される。
ADR3(11: 10)信号の状態に応じ、メモリデ
ータ出力制御回路73は送信器72からのデータを上記
に代え、通常側のPEに対応付けられたメモリモジュー
ル23に接続してそこに記憶可能である。
ータ出力制御回路73は送信器72からのデータを上記
に代え、通常側のPEに対応付けられたメモリモジュー
ル23に接続してそこに記憶可能である。
第3図を参照して前述した直燐接式メツセージ転送機構
のデータ伝送部は、次のように機能する。
のデータ伝送部は、次のように機能する。
まず、データバス58からのDATA (0)信号がマ
ルチプレクサ80の一端子に接続される。制御マイクロ
ワードに基づ<ROW行信号とCOL列信号がどちらも
確認されないと、マルチプレクサ80がDATA (0
)信号をデマルチプレクサ81の入力端子に接続する。
ルチプレクサ80の一端子に接続される。制御マイクロ
ワードに基づ<ROW行信号とCOL列信号がどちらも
確認されないと、マルチプレクサ80がDATA (0
)信号をデマルチプレクサ81の入力端子に接続する。
制御マイクロワードに基づ<NR隣接モード信号が確認
されると、デマルチプレクサ81がDATA (0)信
号をD(1: 0)方向信号によって決まるPEに接続
する。
されると、デマルチプレクサ81がDATA (0)信
号をD(1: 0)方向信号によって決まるPEに接続
する。
一方、制御マイクロワードに基づ<ROWまたはCOL
信号信号値認されると、マルチプレクサ80がORゲー
ト82からの出力信号をデマルチプレクサ81に接続す
る。ORゲート82は、データバス58からのDATA
(0)信号またはマルチプレクサ76の出力によって
エネーブルされる。こうして隣接PRに転送される信号
は、直燐接転送中に受信された隣接PEからの信号とデ
ータバス58の低次ライン上のデータ信号との論理和を
表わす。この機構によって行及び列データの比較が容易
化され、PE0行または列に沿って最小及び最大両値を
見い出すのに有用である。ROM及びCOL両信号が一
度に確認された場合には、アレイ11内の全てのPEに
関する比較が1回で容易に行える。
信号信号値認されると、マルチプレクサ80がORゲー
ト82からの出力信号をデマルチプレクサ81に接続す
る。ORゲート82は、データバス58からのDATA
(0)信号またはマルチプレクサ76の出力によって
エネーブルされる。こうして隣接PRに転送される信号
は、直燐接転送中に受信された隣接PEからの信号とデ
ータバス58の低次ライン上のデータ信号との論理和を
表わす。この機構によって行及び列データの比較が容易
化され、PE0行または列に沿って最小及び最大両値を
見い出すのに有用である。ROM及びCOL両信号が一
度に確認された場合には、アレイ11内の全てのPEに
関する比較が1回で容易に行える。
また第4図には、PEチップのルータ−制御回路33に
付設され、PEがルートネットワークを通じて転送する
のを可能とする回路も示しである。
付設され、PEがルートネットワークを通じて転送する
のを可能とする回路も示しである。
第2図に関連して指摘したように、チップ上のPEはル
ートネットワークを通じてメツセージを転送するように
反復してエネーブルされる。各PEはRTROUT
EN INルータ−アウトエネーブル入力信号を受信
し、この信号は確認されると、PEをエネーブルしメツ
セージデータ信号をRTRDATA OUTルータ−
データ出力信号として共通のパスライン90を通じ伝送
する。メツセージの肯定応答後、PEはRTROUT
EN OUTルータ−アウトエネーブル出力信号を
発生し、該信号がそのPEのRTROUT EN
INルータ−アウトエネーブル入力信号として次のPE
入力ラインに接続される。
ートネットワークを通じてメツセージを転送するように
反復してエネーブルされる。各PEはRTROUT
EN INルータ−アウトエネーブル入力信号を受信
し、この信号は確認されると、PEをエネーブルしメツ
セージデータ信号をRTRDATA OUTルータ−
データ出力信号として共通のパスライン90を通じ伝送
する。メツセージの肯定応答後、PEはRTROUT
EN OUTルータ−アウトエネーブル出力信号を
発生し、該信号がそのPEのRTROUT EN
INルータ−アウトエネーブル入力信号として次のPE
入力ラインに接続される。
すなわち、TR送信要求フラグがセットされているとき
、ACK肯定応答フラグ26を表わす肯定応答フリップ
フロップ91がクリアされ、従ってMSG ACKメ
ツセージ肯定応答信号が否認されると、インバータ89
がこれに応じてHANDゲ入力に低信号を接続する。こ
\でPEのRTROUT EN INルータ−アウ
トエネーブル入力信号が確認されると、インバータ94
がNORゲート93の他入力端子に別の低入力信号を接
続し、NORゲートをエネーブルしてTREN送信エネ
ーブル信号を確認する。このTREN信号がドライバ9
5の出カニネーブル端子を制御する。つまりTREN送
信エネーブル信号が確認されると、ドライバ95がデー
タバス58からのDATA (0)データ信号をRTR
DATAOUTルータ−データ出力信号としてライン9
0上に接続する。
、ACK肯定応答フラグ26を表わす肯定応答フリップ
フロップ91がクリアされ、従ってMSG ACKメ
ツセージ肯定応答信号が否認されると、インバータ89
がこれに応じてHANDゲ入力に低信号を接続する。こ
\でPEのRTROUT EN INルータ−アウ
トエネーブル入力信号が確認されると、インバータ94
がNORゲート93の他入力端子に別の低入力信号を接
続し、NORゲートをエネーブルしてTREN送信エネ
ーブル信号を確認する。このTREN信号がドライバ9
5の出カニネーブル端子を制御する。つまりTREN送
信エネーブル信号が確認されると、ドライバ95がデー
タバス58からのDATA (0)データ信号をRTR
DATAOUTルータ−データ出力信号としてライン9
0上に接続する。
NANDゲート92からの低信号はORゲート97を付
勢するインバータ96によって補数が取られ、ORゲー
ト97が肯定応答フリップフロップ91のDデータ入力
端子を付勢する。メッセージ転送の終りに、ACK
DEL遅延肯定応答信号が全てのPEに至る共通ライン
100を通じて確認され、フリップフロップ91が、セ
ットされることによって、MSG ACKメツセージ
肯定応答信号を確認する。これに応じ、インバータ89
がNANDゲート92をディセーブルし、高出力信号を
発生させる。そこでインバータ96が低信号をORゲー
ト97に接続するが、こ−ではORゲート97への別の
入力信号が確認されたMSGACKメツセージ肯定応答
信号から成るので、その後ACK DEL遅延肯定信
号が確認されるまで肯定応答フリップフロップ91はセ
ット状態に保たれる。
勢するインバータ96によって補数が取られ、ORゲー
ト97が肯定応答フリップフロップ91のDデータ入力
端子を付勢する。メッセージ転送の終りに、ACK
DEL遅延肯定応答信号が全てのPEに至る共通ライン
100を通じて確認され、フリップフロップ91が、セ
ットされることによって、MSG ACKメツセージ
肯定応答信号を確認する。これに応じ、インバータ89
がNANDゲート92をディセーブルし、高出力信号を
発生させる。そこでインバータ96が低信号をORゲー
ト97に接続するが、こ−ではORゲート97への別の
入力信号が確認されたMSGACKメツセージ肯定応答
信号から成るので、その後ACK DEL遅延肯定信
号が確認されるまで肯定応答フリップフロップ91はセ
ット状態に保たれる。
NANDゲート92からの高出力信号は、NORゲート
93をディセーブルすると共にANDゲート101をエ
ネーブルする。ディセーブルされたNORゲート93は
TREN送信エネーブル信号を否認し、ドライバ95を
オフする。エネーブルされたANDゲート101は、確
認されたRTROUT EN OUTルータ−アウ
トエネーブル出力信号を次のPEに送る。
93をディセーブルすると共にANDゲート101をエ
ネーブルする。ディセーブルされたNORゲート93は
TREN送信エネーブル信号を否認し、ドライバ95を
オフする。エネーブルされたANDゲート101は、確
認されたRTROUT EN OUTルータ−アウ
トエネーブル出力信号を次のPEに送る。
TR送信要求フラグ24がセントされていず、PEがル
ートネットワーク30 (第2図)を通じてメツセージ
を送信するようにエネーブルされてないことを指示して
いるときは、TR送信要求フラグがNANDゲート92
に低信号を接続することが理解されよう。従って、NA
NDゲート92からの出力信号が高になD、NORゲー
ト93をディセーブルし且つANDゲート101をエネ
ーブルして、RTROUT EN OUTルータ−
アウトエネーブル出力信号を確認する。
ートネットワーク30 (第2図)を通じてメツセージ
を送信するようにエネーブルされてないことを指示して
いるときは、TR送信要求フラグがNANDゲート92
に低信号を接続することが理解されよう。従って、NA
NDゲート92からの出力信号が高になD、NORゲー
ト93をディセーブルし且つANDゲート101をエネ
ーブルして、RTROUT EN OUTルータ−
アウトエネーブル出力信号を確認する。
全てのメツセージが主転送サイクル中に転送され終ると
、アレイ制御装置11からの制御マイクロワードに基づ
<R3T ACKリセット肯定応答信号の確認によっ
て全ての肯定応答フリップフロップがリセットされる。
、アレイ制御装置11からの制御マイクロワードに基づ
<R3T ACKリセット肯定応答信号の確認によっ
て全ての肯定応答フリップフロップがリセットされる。
一実施例において、PEが第2図を参照して前述したよ
うに最初に送信するチップ対のPEチップ上における階
層中の第1のPEであれば、RTROUT EN
INルータ−アウトエネーブル入力信号は常に確認され
ている。従ってこの実施例では、TR送信要求フラグ2
4のセット後直ちに、該PEがメツセージの送信を開始
できる。
うに最初に送信するチップ対のPEチップ上における階
層中の第1のPEであれば、RTROUT EN
INルータ−アウトエネーブル入力信号は常に確認され
ている。従ってこの実施例では、TR送信要求フラグ2
4のセット後直ちに、該PEがメツセージの送信を開始
できる。
RTROUT EN INルータ−アウトエネーブ
ル入力信号の確認は、PEチップ用のPE階層を必ずし
も下降していかなくてもよいことが理解されよう。すな
わち、PE22のRTROUT EN INルータ
−アウトエネーブル入力信号が確認されているときPE
22のTR要求フラグ24がセットされないと、そのR
TROUT EN OUTルータ−アウトエネーブ
ル出力信号を直ちに確認し、階層中の次のPEをエネー
ブルする。しかし、大メツセージ転送サイクル中PEが
そのTR送信要求フラグ24をセットせしめるメツセー
ジを受け取ると、(a)そのACK肯定受信フラグがセ
ットされていす、且つ(b)そのRTROUT EN
INルータ−アウトエネーブル入力信号が確認され
たま\なので、ANDゲート101がディセーブルされ
て階層中の次PEへのRTROUT EN OUT
ルータ−アウトエネーブル出力信号を否認し、ドライバ
95が直ちにエネーブルされてRD L T H(0
)信号をRTRDATA OUTルータ−データ出力
信号として出力ライン90上に接続する。この機構は、
前述したメツセージの“展開起動”を容易化する。
ル入力信号の確認は、PEチップ用のPE階層を必ずし
も下降していかなくてもよいことが理解されよう。すな
わち、PE22のRTROUT EN INルータ
−アウトエネーブル入力信号が確認されているときPE
22のTR要求フラグ24がセットされないと、そのR
TROUT EN OUTルータ−アウトエネーブ
ル出力信号を直ちに確認し、階層中の次のPEをエネー
ブルする。しかし、大メツセージ転送サイクル中PEが
そのTR送信要求フラグ24をセットせしめるメツセー
ジを受け取ると、(a)そのACK肯定受信フラグがセ
ットされていす、且つ(b)そのRTROUT EN
INルータ−アウトエネーブル入力信号が確認され
たま\なので、ANDゲート101がディセーブルされ
て階層中の次PEへのRTROUT EN OUT
ルータ−アウトエネーブル出力信号を否認し、ドライバ
95が直ちにエネーブルされてRD L T H(0
)信号をRTRDATA OUTルータ−データ出力
信号として出力ライン90上に接続する。この機構は、
前述したメツセージの“展開起動”を容易化する。
B、メモリの相互接続
前述したように、アレイ11は、各PEが付設のIKb
メそりモジュール23を有するIKbモード(第2及び
4図)か、もしくは4Kbモードで動作可能である。4
Kbモードでは、PEが4つのPEから成るグループに
分割され、各PEはそれに付設されたIKbのメモリモ
ジュール23と、通常(つまりIKbモードでは)他の
3つのPEに付設されている各IKbのメモリモジュー
ルへアクセスし得る。これは全てのPEによってパラレ
ルに演算を進めるのを可能とし、さらにメツセージを介
して結果を転送する必要なく、その後における処理のた
め演算の結果を1つのPEによってアクセスされる全て
のメモリモジュール23内に含めることができる。
メそりモジュール23を有するIKbモード(第2及び
4図)か、もしくは4Kbモードで動作可能である。4
Kbモードでは、PEが4つのPEから成るグループに
分割され、各PEはそれに付設されたIKbのメモリモ
ジュール23と、通常(つまりIKbモードでは)他の
3つのPEに付設されている各IKbのメモリモジュー
ルへアクセスし得る。これは全てのPEによってパラレ
ルに演算を進めるのを可能とし、さらにメツセージを介
して結果を転送する必要なく、その後における処理のた
め演算の結果を1つのPEによってアクセスされる全て
のメモリモジュール23内に含めることができる。
第5A図を参照すると、4つのプロセッサ22(0)〜
22(3)から成る1グループがメモリ制御回路23を
介して、4つのメモリモジュール23(0)〜23(3
)に接続されている。マルチプレクサ/デマルチプレク
サ110が全てのメモリモジュール23(0)〜23(
0)間でデータ信号を選択的に接続し、複数のトランシ
ーバ111〜113が各々1つのメモリモジュール23
(1)〜23(3)と1つの付設PE21(1)〜22
(3)との間でデータ信号を授受する。制御マイクロワ
ードに基づ<ADR3(9: 0)低次アドレス信号が
全てのメモリモジュール23 (0)〜23(3)へパ
ラレルに接続されて各メモリモジュール内の一位置を選
択し、制御マイクロワードに基づ<ADR3(11:
10)高次アドレス信号がメモリ制御回路73を制御す
る。
22(3)から成る1グループがメモリ制御回路23を
介して、4つのメモリモジュール23(0)〜23(3
)に接続されている。マルチプレクサ/デマルチプレク
サ110が全てのメモリモジュール23(0)〜23(
0)間でデータ信号を選択的に接続し、複数のトランシ
ーバ111〜113が各々1つのメモリモジュール23
(1)〜23(3)と1つの付設PE21(1)〜22
(3)との間でデータ信号を授受する。制御マイクロワ
ードに基づ<ADR3(9: 0)低次アドレス信号が
全てのメモリモジュール23 (0)〜23(3)へパ
ラレルに接続されて各メモリモジュール内の一位置を選
択し、制御マイクロワードに基づ<ADR3(11:
10)高次アドレス信号がメモリ制御回路73を制御す
る。
ADR3(11: 10)信号が共に否認されると、ア
レイ11 (第1図)はIKbモードで動作する。この
モードでは、マルチプレクサ/デマルチプレクサ110
がPE22 (0)とメモリモジュール23(0)の間
でデータ信号を転送する。否認されたADR3(11)
とADR3(10)両信号がNORゲート114を付勢
し、各トランシーバ111〜113の出カニネーブル端
子を付勢する。この結果、メモリモジュール23(1)
〜23(3)とそれぞれの対応したプロセッサ22(1
)〜22(3)間でデータ信号を授受するように、各ト
ランシーバがエネーブルされる。
レイ11 (第1図)はIKbモードで動作する。この
モードでは、マルチプレクサ/デマルチプレクサ110
がPE22 (0)とメモリモジュール23(0)の間
でデータ信号を転送する。否認されたADR3(11)
とADR3(10)両信号がNORゲート114を付勢
し、各トランシーバ111〜113の出カニネーブル端
子を付勢する。この結果、メモリモジュール23(1)
〜23(3)とそれぞれの対応したプロセッサ22(1
)〜22(3)間でデータ信号を授受するように、各ト
ランシーバがエネーブルされる。
他方、ADR3(11)またはADR3(10)何れか
の信号が確認されると、アレイ11は4Kbモードで動
作する。この場合には、NORゲート114が各トラン
シーバをディセーブルし、トランシーバによってゼロ値
を有するデータ信号をそれぞれのプロセッサ22(1)
〜22(3)に送信可能とする。またADR3(11:
10)アドレス信号はマルチプレクサ/デマルチプレ
クサ110をエネーブルし、コード化ADR3(11:
10)の2進値によって決まるメモリモジュール22(
0)〜22(3)のうち1つとPE22(0)との間で
データ信号を転送せしめる。・第5B図は、メモリモジ
ュール23.(3)とPE22 (3)間のメモリ制御
回路73の一部の回路の一実施例を示す概略回路図で、
データ信号をPE(0)に接続する回路も示す。制御マ
イクロワードに基づ<ADR3(9: 0)アドレス信
号によって識別された位置が読み取られているとき、メ
モリモジュール23(3)がDAT (0)〜DAT
(3)で識別された4つのデータビット信号をそれぞれ
のライン120(0)〜120 (3)上に送る。DA
T (0)データ信号はADR3(9: 0)アドレス
信号に識別されたビット位置の内容に対応し、その他の
DAT (1)〜DAT(3)信号はそれぞれ後続する
ビットアドレス位置を持つビット位置の各内容に対応す
る。
の信号が確認されると、アレイ11は4Kbモードで動
作する。この場合には、NORゲート114が各トラン
シーバをディセーブルし、トランシーバによってゼロ値
を有するデータ信号をそれぞれのプロセッサ22(1)
〜22(3)に送信可能とする。またADR3(11:
10)アドレス信号はマルチプレクサ/デマルチプレ
クサ110をエネーブルし、コード化ADR3(11:
10)の2進値によって決まるメモリモジュール22(
0)〜22(3)のうち1つとPE22(0)との間で
データ信号を転送せしめる。・第5B図は、メモリモジ
ュール23.(3)とPE22 (3)間のメモリ制御
回路73の一部の回路の一実施例を示す概略回路図で、
データ信号をPE(0)に接続する回路も示す。制御マ
イクロワードに基づ<ADR3(9: 0)アドレス信
号によって識別された位置が読み取られているとき、メ
モリモジュール23(3)がDAT (0)〜DAT
(3)で識別された4つのデータビット信号をそれぞれ
のライン120(0)〜120 (3)上に送る。DA
T (0)データ信号はADR3(9: 0)アドレス
信号に識別されたビット位置の内容に対応し、その他の
DAT (1)〜DAT(3)信号はそれぞれ後続する
ビットアドレス位置を持つビット位置の各内容に対応す
る。
アレイ11が4にbモードにないと、ORゲート121
が消勢されて4K MODE信号を否認し、インバー
タ122が確認NOT 4K MODE信号を発生
する。否認された4K MODE信号が4つの通過ト
ランジスタ123(0)〜123(3)をオンし、これ
らの通過トランジスタがそれぞれのDAT (0)〜D
AT (3)データ信号を、4つのラッチ74(0)〜
74(3)で示した読取ラッチ74内に記憶されるDA
T (0)−(3)To PE (3)信号としてラ
イン130(0)〜130(3)に接続する。これらの
ラッチがそれぞれの信号を記憶し、L A T D
A T (0)−(3)To PE (3)信号とし
てP E 22 (3)に接続する。
が消勢されて4K MODE信号を否認し、インバー
タ122が確認NOT 4K MODE信号を発生
する。否認された4K MODE信号が4つの通過ト
ランジスタ123(0)〜123(3)をオンし、これ
らの通過トランジスタがそれぞれのDAT (0)〜D
AT (3)データ信号を、4つのラッチ74(0)〜
74(3)で示した読取ラッチ74内に記憶されるDA
T (0)−(3)To PE (3)信号としてラ
イン130(0)〜130(3)に接続する。これらの
ラッチがそれぞれの信号を記憶し、L A T D
A T (0)−(3)To PE (3)信号とし
てP E 22 (3)に接続する。
アレイが4Kbモードにあると、ADR3(11:10
)アドレス信号がORゲート121をエネーブルして4
K MODE信号を確認し、N074K MODE
信号を否認する。否認されたN074K MODE信
号がトランジスタ123(0)〜123(3)を消勢す
ることによってD A T (0)〜DAT (3)信
号のライン130(0)〜131(3)への伝送を阻止
し、また確認された4KMODE信号がトランジスタ1
31(0)〜131(3)を付勢してライン130(0
)〜130 (3)をアースし、全てのDAT (0)
−(3)TOPE (3)信号を否認する。この結果
、全てのラッチ74(0)〜74(3)−がリセットさ
れ、否認されたLAT DAT (0)−(3)T。
)アドレス信号がORゲート121をエネーブルして4
K MODE信号を確認し、N074K MODE
信号を否認する。否認されたN074K MODE信
号がトランジスタ123(0)〜123(3)を消勢す
ることによってD A T (0)〜DAT (3)信
号のライン130(0)〜131(3)への伝送を阻止
し、また確認された4KMODE信号がトランジスタ1
31(0)〜131(3)を付勢してライン130(0
)〜130 (3)をアースし、全てのDAT (0)
−(3)TOPE (3)信号を否認する。この結果
、全てのラッチ74(0)〜74(3)−がリセットさ
れ、否認されたLAT DAT (0)−(3)T。
PE(3)データ信号がPE22 (3)に接続される
。
。
さらに、ADR3(11: 10)アドレス信号が共に
確認され、メモリモジュール23(3)からのデータ信
号がPE22 (0)に接続されるべきことを指示する
と、デマルチプレクサ124がライン125(3)を付
勢してM E M D A T (3)メモリデータ
を確認し、通過トランジスタ126(0)〜126(3
)を付勢する。付勢された通過トランジスタj26(0
)〜126(3)がライン120(0)〜120(3)
上のDAT (0)〜DAT (3)データ信号を、P
E22 (0)に接続されたDAT (0)−(3)T
o PE(0)・信号として127(0)〜7−27
(3)上に接続する。
確認され、メモリモジュール23(3)からのデータ信
号がPE22 (0)に接続されるべきことを指示する
と、デマルチプレクサ124がライン125(3)を付
勢してM E M D A T (3)メモリデータ
を確認し、通過トランジスタ126(0)〜126(3
)を付勢する。付勢された通過トランジスタj26(0
)〜126(3)がライン120(0)〜120(3)
上のDAT (0)〜DAT (3)データ信号を、P
E22 (0)に接続されたDAT (0)−(3)T
o PE(0)・信号として127(0)〜7−27
(3)上に接続する。
WRT EN (PE3)書込エネーブル信号がルー
タ−制御回路33(第4図)によって確認されていると
きNO74K MODE信号が確認されると、データ
はPE22 (3)からメモリモジュール23(3)に
書き込まれる。つまD、WRT EN (PE3)信
号がANDゲート132(0)〜132(3)をエネー
ブルし、PE(3)からのDAT (0)−(3)FR
M PE (3)データ信号をライン130(0)〜
130(3)にそれぞれ接続する。確認されたNO74
KMODE信号がトランジスタ123(0)〜123(
3)をオンし、それらをエネーブルしてDAT(0)−
(3)FRM PE (3)データ信号をライン12
0(0)〜120(3)上に接続せしめ、その後各デー
タ信号がメモリモジュール23(3)内に記憶される。
タ−制御回路33(第4図)によって確認されていると
きNO74K MODE信号が確認されると、データ
はPE22 (3)からメモリモジュール23(3)に
書き込まれる。つまD、WRT EN (PE3)信
号がANDゲート132(0)〜132(3)をエネー
ブルし、PE(3)からのDAT (0)−(3)FR
M PE (3)データ信号をライン130(0)〜
130(3)にそれぞれ接続する。確認されたNO74
KMODE信号がトランジスタ123(0)〜123(
3)をオンし、それらをエネーブルしてDAT(0)−
(3)FRM PE (3)データ信号をライン12
0(0)〜120(3)上に接続せしめ、その後各デー
タ信号がメモリモジュール23(3)内に記憶される。
プロセッサ22(1)及び22(2)に付設されたメモ
リ制御回路73は、トランジスタ126(0)〜126
(3)がそれぞれライン125 (1)及び125(2
)に接続され、デマルチプレクサ124からのMEM
DAT (1)及びMEMDAT (2)信号によっ
て制御される点を除き、第5B図に示したものと同じで
ある。
リ制御回路73は、トランジスタ126(0)〜126
(3)がそれぞれライン125 (1)及び125(2
)に接続され、デマルチプレクサ124からのMEM
DAT (1)及びMEMDAT (2)信号によっ
て制御される点を除き、第5B図に示したものと同じで
ある。
第5C図は、PE22 (0)に付設されたメモリ制御
回路73の回路を示す。第5C図に示したメモリ制御回
路7゛3は、トランジスタ123(0)〜123(3)
と131(0)〜131(3)が存在せず、その代りに
ライン130(0)〜130(3)がライン127(0
)〜127(3)にそれぞれ直接接続され、DAT (
0)−(3)T。
回路73の回路を示す。第5C図に示したメモリ制御回
路7゛3は、トランジスタ123(0)〜123(3)
と131(0)〜131(3)が存在せず、その代りに
ライン130(0)〜130(3)がライン127(0
)〜127(3)にそれぞれ直接接続され、DAT (
0)−(3)T。
PE (0)データ信号がラッチ74(0)〜74(3
)を直接制御する点を除き、第5B図に示した回路と同
様であることが理解されよう。さらに、トランジスタ1
26(0)〜126 (3)はデマルチプレクサ124
からのMEM DAT (0)信号によって制御され
、MEM DAT (0)信号が確認されたとき、メ
モリモジュール23(0)からのDAT (0)〜DA
T (3)信号をライン127(0)〜127(3)上
に直接接続せしめる。ADR3(11)及びADR3(
10)アドレス信号が共に否認されたとき、つまりアレ
イ11が4Kbモードでないとき、MEM DAT(
0)信号がデマルチプレクサ124によって確認される
。
)を直接制御する点を除き、第5B図に示した回路と同
様であることが理解されよう。さらに、トランジスタ1
26(0)〜126 (3)はデマルチプレクサ124
からのMEM DAT (0)信号によって制御され
、MEM DAT (0)信号が確認されたとき、メ
モリモジュール23(0)からのDAT (0)〜DA
T (3)信号をライン127(0)〜127(3)上
に直接接続せしめる。ADR3(11)及びADR3(
10)アドレス信号が共に否認されたとき、つまりアレ
イ11が4Kbモードでないとき、MEM DAT(
0)信号がデマルチプレクサ124によって確認される
。
C0状態信号の発生
第2及び4図に関する議論で指摘したように、各種の動
作がアレイ11中のPE21によって完了されたかどう
かを判定し、更なる処理を制御するため、アレイ制御装
置10(第1図)は状態バス15を通じて伝送されるD
ONE状態信号を使用する。DONE状態信号は、例え
ばルートネットワーク30 (第2図)を通じたメツセ
ージの転送中、送るべきメツセージを持つ(つまりTR
送信要求フラグ24がセットされている)全てのPEが
、大メツセージ転送サイクルの間にそれらのメツセージ
が受信されたことの肯定応答を受信したときに確認され
る。また、DONB状態信号は浮動小数点算術での規格
化中、全てのPE内における浮動小数点数の小数部が規
格化されたときにも確認される。
作がアレイ11中のPE21によって完了されたかどう
かを判定し、更なる処理を制御するため、アレイ制御装
置10(第1図)は状態バス15を通じて伝送されるD
ONE状態信号を使用する。DONE状態信号は、例え
ばルートネットワーク30 (第2図)を通じたメツセ
ージの転送中、送るべきメツセージを持つ(つまりTR
送信要求フラグ24がセットされている)全てのPEが
、大メツセージ転送サイクルの間にそれらのメツセージ
が受信されたことの肯定応答を受信したときに確認され
る。また、DONB状態信号は浮動小数点算術での規格
化中、全てのPE内における浮動小数点数の小数部が規
格化されたときにも確認される。
メツセージの転送及び規格化の両方においては、DON
B信号が確認されるまで、アレイ制御装置10はメツセ
ージの転送動作または規格化の動作を行わせるようにア
レイ11をエネーブルする制御マイクロワードのシーケ
ンスを反復的に送信する。特定のPEが実際に動作を行
っているかどうかは、各種のPEフラグ状態に依存する
。前述したように、PEがメツセージの転送を行ってい
るかどうかは、TR送信要求フラグ24、ACK肯定応
答フラグ26及びPEのRTR0UTEN INルー
タ−アウトエネーブル入力信号(第4図参照)の状態に
依存する。また、P’Eが規格化の動作を行っているか
どうかは、PEのMフラグ62(第4図)の状態に依存
する。
B信号が確認されるまで、アレイ制御装置10はメツセ
ージの転送動作または規格化の動作を行わせるようにア
レイ11をエネーブルする制御マイクロワードのシーケ
ンスを反復的に送信する。特定のPEが実際に動作を行
っているかどうかは、各種のPEフラグ状態に依存する
。前述したように、PEがメツセージの転送を行ってい
るかどうかは、TR送信要求フラグ24、ACK肯定応
答フラグ26及びPEのRTR0UTEN INルー
タ−アウトエネーブル入力信号(第4図参照)の状態に
依存する。また、P’Eが規格化の動作を行っているか
どうかは、PEのMフラグ62(第4図)の状態に依存
する。
第6図は、PEチップ20内にあD、DONE状態信号
の発生に関連してアレイ11 (第1図)で使われるD
ONE OUT信号を発生するための回路を示す。第
6図を参照すると、PEチップ20上の各PE22 (
0)〜22(N)はそこから延びて信号M(0)〜M
(N)を伝送するワイヤ150(0)〜150(N)を
有する。各信号M(0)〜M (N)の確認または否認
された状態が、PEのMフラグ62(第4図)のセット
またはクリアされた状態にそれぞれ対応する。つまD、
PEのMフラグ62がセットされていれば、PEのM
(x)信号(“X”は0からNの値)が確認され、そう
でなければM(x)信号が否認される。
の発生に関連してアレイ11 (第1図)で使われるD
ONE OUT信号を発生するための回路を示す。第
6図を参照すると、PEチップ20上の各PE22 (
0)〜22(N)はそこから延びて信号M(0)〜M
(N)を伝送するワイヤ150(0)〜150(N)を
有する。各信号M(0)〜M (N)の確認または否認
された状態が、PEのMフラグ62(第4図)のセット
またはクリアされた状態にそれぞれ対応する。つまD、
PEのMフラグ62がセットされていれば、PEのM
(x)信号(“X”は0からNの値)が確認され、そう
でなければM(x)信号が否認される。
全てのワイヤ150(0)〜15,0(N)が、ワイヤ
ードORの構成で共通のワイヤ151に接続されている
。ワイヤ151はM COMP複合“M”信号を伝送
し、該信号の確認または否認状態は、チップ上の全PE
からのM(0)〜M (N)信号の状態に依存する。つ
まD、プロセッサ22(0)〜22(N)のうち任意の
もののMフラグ62 (第4図)がセットされると、そ
のPEに対応したM(x)信号が確認され、M CO
MP信号が確認される。全てのプロセッサ22(0)〜
22(N)のMフラグ62がクリアされると、全てのM
(0)〜M (N)信号が否認され、MCOMP信号が
否認される。第4図に関連して前述したように、PEが
規格化の動作を完了したとき、そのMフラグ62がクリ
アされ;従ってMCOMP複合M信複合否信号れたとき
、チップ上の全てのPEが規格化の動作を完了したこと
になる。
ードORの構成で共通のワイヤ151に接続されている
。ワイヤ151はM COMP複合“M”信号を伝送
し、該信号の確認または否認状態は、チップ上の全PE
からのM(0)〜M (N)信号の状態に依存する。つ
まD、プロセッサ22(0)〜22(N)のうち任意の
もののMフラグ62 (第4図)がセットされると、そ
のPEに対応したM(x)信号が確認され、M CO
MP信号が確認される。全てのプロセッサ22(0)〜
22(N)のMフラグ62がクリアされると、全てのM
(0)〜M (N)信号が否認され、MCOMP信号が
否認される。第4図に関連して前述したように、PEが
規格化の動作を完了したとき、そのMフラグ62がクリ
アされ;従ってMCOMP複合M信複合否信号れたとき
、チップ上の全てのPEが規格化の動作を完了したこと
になる。
また第4図に関連して前述したように、各PE22(x
)はルートネットワーク30 (第2図)を介して伝送
されたメツセージの肯定応答を受信すると、そのRT
ROU T E N OU T (x)ルータ−ア
ウトエネーブル出力信号を確認し、チップ上の次のPE
22 (x+1)がそのメツセージを送信するのを可
能とする。PE22 (x)がメツセージを送信するよ
うにエネーブルされてないと、すなわちそのTR送信要
求フラグ24がクリアされていると、該PE22 (
X)は先行のPE22 (x−1)からのRTROUT
ENINルータ−アウトエネーブル入力信号(これ
は先行PEのRTROUT EN OUTルータ−
アウトエネーブル出力信号に対応する)を受信したとき
、直ちに自らのRTROUT ENOUTルータ−ア
ウトエネーブル出力信号を確認する。従って、最後のP
E22(N)がそのRTROUT EN OUT
(N)ルータ−アウトエネーブル出力(PE22 (N
)]信号を確認したとき、ルートネットワークを通じて
メツセージを送信するようにエネーブルされていたチッ
プ上の全てのPEがメツセージを送信し終D、またそれ
らのメツセージが受信されたことの肯定応答を受け取っ
ている。
)はルートネットワーク30 (第2図)を介して伝送
されたメツセージの肯定応答を受信すると、そのRT
ROU T E N OU T (x)ルータ−ア
ウトエネーブル出力信号を確認し、チップ上の次のPE
22 (x+1)がそのメツセージを送信するのを可
能とする。PE22 (x)がメツセージを送信するよ
うにエネーブルされてないと、すなわちそのTR送信要
求フラグ24がクリアされていると、該PE22 (
X)は先行のPE22 (x−1)からのRTROUT
ENINルータ−アウトエネーブル入力信号(これ
は先行PEのRTROUT EN OUTルータ−
アウトエネーブル出力信号に対応する)を受信したとき
、直ちに自らのRTROUT ENOUTルータ−ア
ウトエネーブル出力信号を確認する。従って、最後のP
E22(N)がそのRTROUT EN OUT
(N)ルータ−アウトエネーブル出力(PE22 (N
)]信号を確認したとき、ルートネットワークを通じて
メツセージを送信するようにエネーブルされていたチッ
プ上の全てのPEがメツセージを送信し終D、またそれ
らのメツセージが受信されたことの肯定応答を受け取っ
ている。
第6図を参照すると、インバータ152がPE22(N
)からのRTROUT EN 0UT(N)ルータ
−アウトエネーブル出力(PE22(N)〕信号の補数
を発生し、それをライン153上に出力する。つまD、
RTR0tJT ENOUT (N)ルータ−アウト
エネーブル出力(PH22(N))信号が確認(高電圧
レベル)されるとき、ライン53上の信号は低電圧レベ
ルである。
)からのRTROUT EN 0UT(N)ルータ
−アウトエネーブル出力(PE22(N)〕信号の補数
を発生し、それをライン153上に出力する。つまD、
RTR0tJT ENOUT (N)ルータ−アウト
エネーブル出力(PH22(N))信号が確認(高電圧
レベル)されるとき、ライン53上の信号は低電圧レベ
ルである。
ライン151と153がマルチプレクサ154の2つの
入力端子に接続され、該マルチプレクサ154は制御マ
イクロワードに基づ<DN終了セレクト信号によって制
御される。DN終了セレクト信号がライン151または
153の何れか一方上の信号をDONE X信号とし
て出力端子に接続するようにマルチプレクサ154をエ
ネーブルし、DONE X信号はORゲート155の
入力端子に接続される。DN終了セレクト信号によって
選択されたライン151または153の何れか一方上の
信号が確認されると、DONE X信号も確認され、
そうでないと、DONE X信号は否認される。DO
NE X信号が確認されると、ORゲート155もD
ONB OUT信号をW認する。
入力端子に接続され、該マルチプレクサ154は制御マ
イクロワードに基づ<DN終了セレクト信号によって制
御される。DN終了セレクト信号がライン151または
153の何れか一方上の信号をDONE X信号とし
て出力端子に接続するようにマルチプレクサ154をエ
ネーブルし、DONE X信号はORゲート155の
入力端子に接続される。DN終了セレクト信号によって
選択されたライン151または153の何れか一方上の
信号が確認されると、DONE X信号も確認され、
そうでないと、DONE X信号は否認される。DO
NE X信号が確認されると、ORゲート155もD
ONB OUT信号をW認する。
ORゲート155は、ORゲート156からのDONE
PREV事前終了信号を受信する第2の入力端子を
有する。ORゲート156はその入力信号として、各々
別のPEチップからのDoll!OUT信号に対応した
DONE TN A NDONBIN Dを受信
する。第6図に示したPEチップ20からのDONE
OUT信号も、別のPEチップ上のORゲート156
に対応したORゲートへの入力信号として差し向けられ
る。こうして得られた結合すなわち“OR″ツリーは、
DONE信号としてアレイ制御装置に接続される1つの
PEからの1つのDONE OUT信号をもたらす。
PREV事前終了信号を受信する第2の入力端子を
有する。ORゲート156はその入力信号として、各々
別のPEチップからのDoll!OUT信号に対応した
DONE TN A NDONBIN Dを受信
する。第6図に示したPEチップ20からのDONE
OUT信号も、別のPEチップ上のORゲート156
に対応したORゲートへの入力信号として差し向けられ
る。こうして得られた結合すなわち“OR″ツリーは、
DONE信号としてアレイ制御装置に接続される1つの
PEからの1つのDONE OUT信号をもたらす。
従って、このDONE信号が低電圧状態にあるとき、D
ONE終了セレクト信号の状態に応じ、全PEチップ内
の全てのM COMP複合M信号が否認され、全ての
Mフラグ62がクリアされていることを指示するか、あ
るいは全てのRTROUT EN OUT (N)
ルータ−アウトエネーブル出力信号が確認され、全メツ
セージが送信され且つ肯定応答されていることを指示す
る。つまD、DONE信号が低電圧であるとき、アレイ
11は大メツセージ転送サイクル、もしくはPE内のM
フラグ62によって支配された動作(浮動少数点数の規
格化等)を完了している。
ONE終了セレクト信号の状態に応じ、全PEチップ内
の全てのM COMP複合M信号が否認され、全ての
Mフラグ62がクリアされていることを指示するか、あ
るいは全てのRTROUT EN OUT (N)
ルータ−アウトエネーブル出力信号が確認され、全メツ
セージが送信され且つ肯定応答されていることを指示す
る。つまD、DONE信号が低電圧であるとき、アレイ
11は大メツセージ転送サイクル、もしくはPE内のM
フラグ62によって支配された動作(浮動少数点数の規
格化等)を完了している。
D、シフトレジスタ
第4図に関連して前にも説明したとおD、Aシフトレジ
スタ52(第4図)はそのS10出力端子方向だけでな
く、S/I出力端子方向にもシフトすることができる。
スタ52(第4図)はそのS10出力端子方向だけでな
く、S/I出力端子方向にもシフトすることができる。
このことによD、小さい数を表わすために、指数部分が
小さい浮動点小数部分をシフトさせる必要のあるような
、浮動点小数の加算および減算のような操作の場合にも
、容易にシフトレジスタの内容をシフトさせることがで
きる。
小さい浮動点小数部分をシフトさせる必要のあるような
、浮動点小数の加算および減算のような操作の場合にも
、容易にシフトレジスタの内容をシフトさせることがで
きる。
第7図はAシフトレジスタ52の部分の概要図である。
Aシフトレジスタは各々が4つのステージからなる、1
60(0)乃至160(7)の8個のセルを含んでいる
。各ステージは1個のデータビットを保持する。セル1
60(0)は最下位のデータビット(図中では“LSB
”の符号により示されている)を保持し、連続するセル
160(1) 、160 (2)等は連続する次の上位
の位のデータビットを保持する。したがって、制御マイ
クロワードからのAシフトレジスタサイズ信号:A
5HFT SZ(第4図参照)に基づきセル160(
7)は最上位のデータビット(図中では“MSB”の符
号により示されている)を保持しうる。データはセル1
60(0)を介してAシフトレジスタ52にシフトされ
る。どのセルからデータがシフトアウトされるかは制御
マイクロワードからのAシフトレジスタサイズ信号:
A 5HFT SZ(第4図参照)の内容による。
60(0)乃至160(7)の8個のセルを含んでいる
。各ステージは1個のデータビットを保持する。セル1
60(0)は最下位のデータビット(図中では“LSB
”の符号により示されている)を保持し、連続するセル
160(1) 、160 (2)等は連続する次の上位
の位のデータビットを保持する。したがって、制御マイ
クロワードからのAシフトレジスタサイズ信号:A
5HFT SZ(第4図参照)に基づきセル160(
7)は最上位のデータビット(図中では“MSB”の符
号により示されている)を保持しうる。データはセル1
60(0)を介してAシフトレジスタ52にシフトされ
る。どのセルからデータがシフトアウトされるかは制御
マイクロワードからのAシフトレジスタサイズ信号:
A 5HFT SZ(第4図参照)の内容による。
各セルの回路構成は同様であるので、セル160(4)
の回路のみ詳細に説明する。セル160(4)は各々が
入力インバータ162(0)乃至162(3)および出
力インバータ163(0)乃至163(3)の一対のイ
ンバータを含む4つのステージ161(0)乃至161
(3)を有する。ステージ160(0)はセルの中の低
位のデータビットを保持し、ステージ161(3)は、
セルの中の高位のデータビットを保持する。
の回路のみ詳細に説明する。セル160(4)は各々が
入力インバータ162(0)乃至162(3)および出
力インバータ163(0)乃至163(3)の一対のイ
ンバータを含む4つのステージ161(0)乃至161
(3)を有する。ステージ160(0)はセルの中の低
位のデータビットを保持し、ステージ161(3)は、
セルの中の高位のデータビットを保持する。
各ステージのインバータ対162(n)および163
(n)(nはOから3の整数)は制御トランジスタ18
0(n)および181(n)に接続され、実際にデータ
ビットを保持するフリツブフロップを構成する。各ステ
ージにおいて、インバータ162(n)の出力は、通常
ON状態の制御信号:PHIによりONとされた制御ト
ランジスタ180(n)を介してインバータ163(n
)の入力に接続される。インバータ163(n)(7)
出力は制御トランジスタ181(n)を介してノード1
82(n)に接続される。通常、ON状態の制御信号:
HOLDによりONとされたトランジスタ181(n
)はインバータ163(n)の出力からインバータ16
2(n)へのフィードバック制御を行ない、公知の方法
によりノード182(n)において入力を保持せしめる
。
(n)(nはOから3の整数)は制御トランジスタ18
0(n)および181(n)に接続され、実際にデータ
ビットを保持するフリツブフロップを構成する。各ステ
ージにおいて、インバータ162(n)の出力は、通常
ON状態の制御信号:PHIによりONとされた制御ト
ランジスタ180(n)を介してインバータ163(n
)の入力に接続される。インバータ163(n)(7)
出力は制御トランジスタ181(n)を介してノード1
82(n)に接続される。通常、ON状態の制御信号:
HOLDによりONとされたトランジスタ181(n
)はインバータ163(n)の出力からインバータ16
2(n)へのフィードバック制御を行ない、公知の方法
によりノード182(n)において入力を保持せしめる
。
シフト動作の間は、HOLD信号はOFF状態となD、
トランジスタ181(ri)をOFFとし、フィードバ
ック路を断とする。さらに、タイミング信号:PHIも
OFF状態となD、トランジスタ180(n)をOFF
とする。トランジスタ180(n)はOFF状態では、
入力インバータ162(n)から出力インバータ163
(rl)を切り離す。これによD、ステージの入力イン
バータ162(n)が後述するように別のステージから
データビットを表わす信号を受信するのと同時に、ステ
ージの出力インバータ163(n)は保持されたデータ
ビットを表わす信号を送信することができる。
トランジスタ181(ri)をOFFとし、フィードバ
ック路を断とする。さらに、タイミング信号:PHIも
OFF状態となD、トランジスタ180(n)をOFF
とする。トランジスタ180(n)はOFF状態では、
入力インバータ162(n)から出力インバータ163
(rl)を切り離す。これによD、ステージの入力イン
バータ162(n)が後述するように別のステージから
データビットを表わす信号を受信するのと同時に、ステ
ージの出力インバータ163(n)は保持されたデータ
ビットを表わす信号を送信することができる。
セル160(4)はセル160(3)からのライン16
4(0)乃至164(3)上の4ビツトのデータ信号:
DATA IN (0)乃至DATAIN (3)
を各々、受信する。セル160(4)はセル160(5
)へライン165(0)乃至165(3)上の4ビツト
のデータ信号: DATAooT (0)乃至DAT
A OOT (3)を各々、送信する。さらに、ステ
ージ160(4)がそこからデータ信号がマルチプレク
サ56(第4図)へ送信されるべきステージである場合
、各ステージは、ライン165(0)乃至165(3)
に接続され、Aシフトレジスタ52のサイズ信号=A
5HFT SZ中のCELL 4 0UT信号に
より制御されるパス・トランジスタ170(0)乃至1
70(3)を有しているので、CELL 4 0UT
信号がON状態であれば、トランジスタ170(0)乃
至170(3)により信号: DATA OUT (
0)乃至DADT 0UT(3)はマルチプレクサ56
のAシフトレジスタ入力端子に入力される。
4(0)乃至164(3)上の4ビツトのデータ信号:
DATA IN (0)乃至DATAIN (3)
を各々、受信する。セル160(4)はセル160(5
)へライン165(0)乃至165(3)上の4ビツト
のデータ信号: DATAooT (0)乃至DAT
A OOT (3)を各々、送信する。さらに、ステ
ージ160(4)がそこからデータ信号がマルチプレク
サ56(第4図)へ送信されるべきステージである場合
、各ステージは、ライン165(0)乃至165(3)
に接続され、Aシフトレジスタ52のサイズ信号=A
5HFT SZ中のCELL 4 0UT信号に
より制御されるパス・トランジスタ170(0)乃至1
70(3)を有しているので、CELL 4 0UT
信号がON状態であれば、トランジスタ170(0)乃
至170(3)により信号: DATA OUT (
0)乃至DADT 0UT(3)はマルチプレクサ56
のAシフトレジスタ入力端子に入力される。
Aシフトレジスタ内でのシフトの方向および量はシフト
方向信号:5HFT DIRおよびニブルモード信号
:NMにより制御される。これらの2つの信号はタイミ
ング制御信号: HOLDおよびPH1に加え、アレイ
制御ユニット10からの制御マイクロワードおよびイネ
ーブル・シフト・タイミング信号:EN 5HFTに
より供給される。Aシフトレジスタ52は5HFT
DIR信号およびNM倍信号基づいてさらに3つの制御
信号を生成する。詳述すると、Aシフトレジスタ52は
5HFT DIR信号およびNM倍信号受信し、ニブ
ルシフト信号:NSを生成するANDゲート171を含
む。このニブル・シフト信号二NSがON状態であると
き、ANDゲート176の一方の入力が有効となる。イ
ネーブル・シフト・タイミング信号:EN 5HFT
がON状態であるとき、NM倍信号ON状態であれば、
ANDゲート176はニブル・シフト・アップ信号:N
SVをON状態とする。以下に説明するとおD、NSU
信号がON状態であるとき、Aシフトレジスタ52は一
連のデータビット(4ビツト)を同時に、次の上位のデ
ータビットを保持するセル160ヘシフトする状態とな
る。このように、ニブル・シフト・アップ信号:NSU
がON状態であるとき、データビットはセルからセルヘ
シフトされる状態となD、各セルの同じステージに保持
される。セル160(0)ヘシフトされるデータビット
は全加算器51から供給される。
方向信号:5HFT DIRおよびニブルモード信号
:NMにより制御される。これらの2つの信号はタイミ
ング制御信号: HOLDおよびPH1に加え、アレイ
制御ユニット10からの制御マイクロワードおよびイネ
ーブル・シフト・タイミング信号:EN 5HFTに
より供給される。Aシフトレジスタ52は5HFT
DIR信号およびNM倍信号基づいてさらに3つの制御
信号を生成する。詳述すると、Aシフトレジスタ52は
5HFT DIR信号およびNM倍信号受信し、ニブ
ルシフト信号:NSを生成するANDゲート171を含
む。このニブル・シフト信号二NSがON状態であると
き、ANDゲート176の一方の入力が有効となる。イ
ネーブル・シフト・タイミング信号:EN 5HFT
がON状態であるとき、NM倍信号ON状態であれば、
ANDゲート176はニブル・シフト・アップ信号:N
SVをON状態とする。以下に説明するとおD、NSU
信号がON状態であるとき、Aシフトレジスタ52は一
連のデータビット(4ビツト)を同時に、次の上位のデ
ータビットを保持するセル160ヘシフトする状態とな
る。このように、ニブル・シフト・アップ信号:NSU
がON状態であるとき、データビットはセルからセルヘ
シフトされる状態となD、各セルの同じステージに保持
される。セル160(0)ヘシフトされるデータビット
は全加算器51から供給される。
第2のANDゲート172はインバータ173において
反転されるニブル・モード信号:NMの反転入力および
シフト方向信号: 5HFT DIRに基づき、ビッ
トシフト信号:BSを生成する。このように、ニブル・
モード信号:NMがOFF状態であD、シフト方向信号
:5HFT DIRがON状態であるとき、ANDゲ
ート172からのビットシフト信号:BSはON状態と
なる。イネーフ゛ル・シフトタイミング1言号:EN
5HFTがON状態であれば、ANDゲート17’?
ビット・シフト・アップ信号: BSUをON状態とす
る。
反転されるニブル・モード信号:NMの反転入力および
シフト方向信号: 5HFT DIRに基づき、ビッ
トシフト信号:BSを生成する。このように、ニブル・
モード信号:NMがOFF状態であD、シフト方向信号
:5HFT DIRがON状態であるとき、ANDゲ
ート172からのビットシフト信号:BSはON状態と
なる。イネーフ゛ル・シフトタイミング1言号:EN
5HFTがON状態であれば、ANDゲート17’?
ビット・シフト・アップ信号: BSUをON状態とす
る。
しかし、NM倍信号OFF状態であれば、ANDゲート
171からのニブル・シフト信号二NSはOFF状態と
なD、イネーブル・シフト信号二EN 5HFTがO
N状態であっても、ANDゲート176からのニブル・
シフト・アップ信号:NSUはOFF状態のままとなる
。また、後で説明するように、ビット・シフト・アップ
信号二BSUがON状態であるとき、Aシフトレジスタ
52は1ステージのデータビットを同時にシフトする状
態となる。各セルの最上位ステージのデータビットは次
の上位のセルの最下位ステージヘシフトされる。最下位
ステージ(ステージ161(0)に相当)にシフトされ
るデータビットは全加算器51からのADD (0)信
号により供給される(第4図参照)。
171からのニブル・シフト信号二NSはOFF状態と
なD、イネーブル・シフト信号二EN 5HFTがO
N状態であっても、ANDゲート176からのニブル・
シフト・アップ信号:NSUはOFF状態のままとなる
。また、後で説明するように、ビット・シフト・アップ
信号二BSUがON状態であるとき、Aシフトレジスタ
52は1ステージのデータビットを同時にシフトする状
態となる。各セルの最上位ステージのデータビットは次
の上位のセルの最下位ステージヘシフトされる。最下位
ステージ(ステージ161(0)に相当)にシフトされ
るデータビットは全加算器51からのADD (0)信
号により供給される(第4図参照)。
もう一つのANDゲート174はインバータ175にお
いて反転される、ニブル・モード信号二NMの反転入力
およびシフト方向信号: 5HFTDIRの反転入力に
基づき、DOWN信号を生成する。イネーブル・シフト
・タイミング信号:EN 5HFTがON状態となっ
たとき、DOWN信号とイネーブル・シフト・タイミン
グ信号:ENSHFTとにより起動がかかったANDゲ
ート178はシフト・ダウン信号:SDをON状態とす
る。このように、シフト方向信号: 5HFTDIRと
ニブル・モード信号:NMとの両者がOFF状態である
とき、DOWN信号はON状態となる。さらに、5HF
T DIR信号およびNM倍信号両者がOFF状態で
あれば、ANDゲ−)176からのニブル・シフト・ア
ップ信号:NSUおよびANDゲート177からのビッ
ト・シフト・アップ信号:BSUはOFF状態となる。
いて反転される、ニブル・モード信号二NMの反転入力
およびシフト方向信号: 5HFTDIRの反転入力に
基づき、DOWN信号を生成する。イネーブル・シフト
・タイミング信号:EN 5HFTがON状態となっ
たとき、DOWN信号とイネーブル・シフト・タイミン
グ信号:ENSHFTとにより起動がかかったANDゲ
ート178はシフト・ダウン信号:SDをON状態とす
る。このように、シフト方向信号: 5HFTDIRと
ニブル・モード信号:NMとの両者がOFF状態である
とき、DOWN信号はON状態となる。さらに、5HF
T DIR信号およびNM倍信号両者がOFF状態で
あれば、ANDゲ−)176からのニブル・シフト・ア
ップ信号:NSUおよびANDゲート177からのビッ
ト・シフト・アップ信号:BSUはOFF状態となる。
以下に説明するとおD、シフト・ダウン信号:SDがO
N状態であれば、Aシフトレジスタ52は1ステージの
データビットを同時にシフトダウンする状態になる。セ
ル160(7)の最下位ステージを除いて、各セルの最
下位ステージのデータビットは次の下位のセルの最下位
ステージヘシフトされる。“0”の値のデータビットは
最下位セル160(7)の最下位ステージ(ステージ1
61(3)に相当)に保持される。
N状態であれば、Aシフトレジスタ52は1ステージの
データビットを同時にシフトダウンする状態になる。セ
ル160(7)の最下位ステージを除いて、各セルの最
下位ステージのデータビットは次の下位のセルの最下位
ステージヘシフトされる。“0”の値のデータビットは
最下位セル160(7)の最下位ステージ(ステージ1
61(3)に相当)に保持される。
161(0)乃至161(3)の各ステージはさらに3
つのトランジスタ、すなわち、トランジスタ183 (
n) 、184 (n)および185(n)を有してお
D、これらはビット・シフト・アップ信号:BSU、ニ
ブル・シフト・アップ信号:NSUおよびシフトダウン
制御信号:SDのうちの一つによD、各々、起動される
。一つの制御信号がON状態となると、起動されたトラ
ンジスタは別のステージからのデータビットの状態を表
わす信号を各ステージの入力ノード182(n)に加え
る。
つのトランジスタ、すなわち、トランジスタ183 (
n) 、184 (n)および185(n)を有してお
D、これらはビット・シフト・アップ信号:BSU、ニ
ブル・シフト・アップ信号:NSUおよびシフトダウン
制御信号:SDのうちの一つによD、各々、起動される
。一つの制御信号がON状態となると、起動されたトラ
ンジスタは別のステージからのデータビットの状態を表
わす信号を各ステージの入力ノード182(n)に加え
る。
まず、ステージ161(0)に関し、ビット・シフト・
アップ信号: BSUがON状態となったことに応じて
トランジスタ183(0)がON状態となる。これによ
D、ライン164(3)上のデータ信号1DATA
IN (3)はノード182(0)に加えられる。デー
タ信号:DATA IN(3)はセル160(3)の
最下位ステージからのデータビットに対応する。さらに
、ビット・シフト・アップ信号: BSUに応じて、D
ATAOUT (0)乃至DATA OUT (2)
の信号をノード182(1)乃至182(3)に加える
トランジスタ183(1)乃至183(3)が起動され
る。その結果、各ステージ、すなわち、セル160(3
)の最下位ステージおよびステージ161(0)乃至1
61(2)のデータビットは1ステージづつシフトアッ
プされ、セル160(4)のステージ161(0)乃至
161(3)に保持される。
アップ信号: BSUがON状態となったことに応じて
トランジスタ183(0)がON状態となる。これによ
D、ライン164(3)上のデータ信号1DATA
IN (3)はノード182(0)に加えられる。デー
タ信号:DATA IN(3)はセル160(3)の
最下位ステージからのデータビットに対応する。さらに
、ビット・シフト・アップ信号: BSUに応じて、D
ATAOUT (0)乃至DATA OUT (2)
の信号をノード182(1)乃至182(3)に加える
トランジスタ183(1)乃至183(3)が起動され
る。その結果、各ステージ、すなわち、セル160(3
)の最下位ステージおよびステージ161(0)乃至1
61(2)のデータビットは1ステージづつシフトアッ
プされ、セル160(4)のステージ161(0)乃至
161(3)に保持される。
ニブル・シフト・アップ信号:NSUがON状態となっ
たことに応じて、トランジスタ184(0)乃至184
(3)が起動される。これによD、ライン164(0)
乃至164(3)上のデータ信号: DATA IN
(0)乃至DATAIN(3)はノード182(0)
乃至182(3)に各々、加えられる。データ信号:
DATA IN (0)乃至DATA IN (3
)はセル160(3)の各ステージからのデータビット
に対応する。その結果、セル160(3)の各ステージ
のデータビットは1セル(4ステージ)づつシフトアッ
プされ、セル160(4)のステージ161(0)乃至
161(3)に保持される。
たことに応じて、トランジスタ184(0)乃至184
(3)が起動される。これによD、ライン164(0)
乃至164(3)上のデータ信号: DATA IN
(0)乃至DATAIN(3)はノード182(0)
乃至182(3)に各々、加えられる。データ信号:
DATA IN (0)乃至DATA IN (3
)はセル160(3)の各ステージからのデータビット
に対応する。その結果、セル160(3)の各ステージ
のデータビットは1セル(4ステージ)づつシフトアッ
プされ、セル160(4)のステージ161(0)乃至
161(3)に保持される。
シフトダウン信号:SDがON状態となったことに応じ
て、トランジスタ185(0)乃至185(2)が起動
される。これによD、ライン165(1)乃至165(
3)上のデータ信号: DATA’OUT (1)乃至
DATA OUT (3)は、ステージ161(0)
乃至161(2)において保持されるようノード182
(0)乃至182(2)に各々、加えられる。さらに、
トランジスタ185(3)が起動され、セル160(5
)の最下位のステージ(すなわち、ステージ161(0
)に対応するステージ)からのデータ信号: DATA
OUT (0)(C,ELLl 60 (5))はノー
ド182(3)加えられ、ステージ161(3)におい
て保持される。トランジスタ185(3)に対応するセ
ル160(3)の最下位ステージのトランジスタはステ
ージ161(0)からのデータ出力信号: DATA
OUT (0)を受信し、そのステージにおいて保持
する。その結果、各ステージのデータビットは1ステー
ジづつシフトダウンされる。
て、トランジスタ185(0)乃至185(2)が起動
される。これによD、ライン165(1)乃至165(
3)上のデータ信号: DATA’OUT (1)乃至
DATA OUT (3)は、ステージ161(0)
乃至161(2)において保持されるようノード182
(0)乃至182(2)に各々、加えられる。さらに、
トランジスタ185(3)が起動され、セル160(5
)の最下位のステージ(すなわち、ステージ161(0
)に対応するステージ)からのデータ信号: DATA
OUT (0)(C,ELLl 60 (5))はノー
ド182(3)加えられ、ステージ161(3)におい
て保持される。トランジスタ185(3)に対応するセ
ル160(3)の最下位ステージのトランジスタはステ
ージ161(0)からのデータ出力信号: DATA
OUT (0)を受信し、そのステージにおいて保持
する。その結果、各ステージのデータビットは1ステー
ジづつシフトダウンされる。
IV、ルーティング・ネットワー
クA、全般的な説明
第2図に関連して説明したとおD、ルーティング・ネッ
トワーク30は概して、同じPEチップ上にないPE間
のメツセージ伝送に用いられる。
トワーク30は概して、同じPEチップ上にないPE間
のメツセージ伝送に用いられる。
第8A図は本発明に供するルーティング・ネットワーク
の一実施例を示す全体構成図である。第8図において、
ルーティング・ネットワーク30は3つのスイッチング
・ステージ201,202および203に組み込まれる
複数の同様なスイッチング・チップ(図中では、各スイ
ッチング・チップは長方形で示されている)を有してい
る。チップ200(n)の内部交換経路は第9図および
第10A図乃至第10C図に関連して以下に説明する。
の一実施例を示す全体構成図である。第8図において、
ルーティング・ネットワーク30は3つのスイッチング
・ステージ201,202および203に組み込まれる
複数の同様なスイッチング・チップ(図中では、各スイ
ッチング・チップは長方形で示されている)を有してい
る。チップ200(n)の内部交換経路は第9図および
第10A図乃至第10C図に関連して以下に説明する。
説明をさらに進める前に、ルーティング・ネットワーク
30を通って伝送されるメツセージのフォーマットを説
明する。第8B図において、メツセージは23ビツト、
すなわちビット(0)乃至(22)のヘッダ204から
始まる。このヘッダ204は所望の受信側PEを認識す
るためのもので、この後ビット(23)より始まるメツ
セージ・データ・ビットが続く。ヘッダは参照符号20
5−207で示される、3つのルート制御フィールドを
含んでおD、これらは各々スイッチング・ステージ20
1−203のうちの一つを通過する際の交換動作を制御
する。各スイッチング・ステージは一つのルート制御フ
ィールドを用済みとする。
30を通って伝送されるメツセージのフォーマットを説
明する。第8B図において、メツセージは23ビツト、
すなわちビット(0)乃至(22)のヘッダ204から
始まる。このヘッダ204は所望の受信側PEを認識す
るためのもので、この後ビット(23)より始まるメツ
セージ・データ・ビットが続く。ヘッダは参照符号20
5−207で示される、3つのルート制御フィールドを
含んでおD、これらは各々スイッチング・ステージ20
1−203のうちの一つを通過する際の交換動作を制御
する。各スイッチング・ステージは一つのルート制御フ
ィールドを用済みとする。
すなわち、各スイッチング・ステージはそのフィールド
のビットを次のスイッチング・ステージ若しくは受信側
PEチップへまで通過させない。
のビットを次のスイッチング・ステージ若しくは受信側
PEチップへまで通過させない。
各ルート制御フィールドはメツセージビットが後続する
ことを示す、プロトコルビットP(このビットは低電圧
レベルで有意とされる)より始まる。プロトコルピッ)
Pが入力端子において受信されない場合、スイッチング
・チップはメツセージ転送の短周期の間、その入力端子
の入力される連続信号を無効とする。各プロトコルビッ
トに続く4ビツトはルート・アドレス・ビット: RT
RADR3である。これらのビットは以下に第9図およ
び第10A図乃至第10C図に関係づけて説明するよう
にルータがステージを通過する交換経路を形成する際に
用いられる。全てのスイッチング・ステージで交換経路
が形成されると、プロトコルビットP(ビット15)は
ステージ203からの出力ラインに接続されるPEチッ
プ対(第2図参照)へ送信される。これに応じて、ビッ
ト16でPEチップは了解信号: ACKを生成し、こ
の信号はルーティング・ネットワーク30において形成
された交換経路を介して伝送される。このとき、スイッ
チング・チップは交換経路を、受信側PEチップ対から
の信号が受信できる状態とし、かつ、その交換経路をメ
ツセージを発信しているPEチップ20に結合する。メ
ツセージを発信しているPEチップ20はこの了解信号
: ACKにより送信側PHの了解フラグ:ACK26
(第2図および第4図)をセットする。
ことを示す、プロトコルビットP(このビットは低電圧
レベルで有意とされる)より始まる。プロトコルピッ)
Pが入力端子において受信されない場合、スイッチング
・チップはメツセージ転送の短周期の間、その入力端子
の入力される連続信号を無効とする。各プロトコルビッ
トに続く4ビツトはルート・アドレス・ビット: RT
RADR3である。これらのビットは以下に第9図およ
び第10A図乃至第10C図に関係づけて説明するよう
にルータがステージを通過する交換経路を形成する際に
用いられる。全てのスイッチング・ステージで交換経路
が形成されると、プロトコルビットP(ビット15)は
ステージ203からの出力ラインに接続されるPEチッ
プ対(第2図参照)へ送信される。これに応じて、ビッ
ト16でPEチップは了解信号: ACKを生成し、こ
の信号はルーティング・ネットワーク30において形成
された交換経路を介して伝送される。このとき、スイッ
チング・チップは交換経路を、受信側PEチップ対から
の信号が受信できる状態とし、かつ、その交換経路をメ
ツセージを発信しているPEチップ20に結合する。メ
ツセージを発信しているPEチップ20はこの了解信号
: ACKにより送信側PHの了解フラグ:ACK26
(第2図および第4図)をセットする。
了解信号: ACKの転送の後、6ビツトのプロセッサ
認識情報:PROC10が交換経路を介して伝送される
。最初のビットはチップ対のうち、いずれのPEチップ
20がメツセージを受信すべきPEを有しているかを示
し、残りの5ビツトはその指示されたチップ上のいずれ
のPEであるかを示す。後続するビットはメツセージビ
ットであD、これらはPEチップのルート制御経路33
(第2図および第4図)によD、PEに入力される。
認識情報:PROC10が交換経路を介して伝送される
。最初のビットはチップ対のうち、いずれのPEチップ
20がメツセージを受信すべきPEを有しているかを示
し、残りの5ビツトはその指示されたチップ上のいずれ
のPEであるかを示す。後続するビットはメツセージビ
ットであD、これらはPEチップのルート制御経路33
(第2図および第4図)によD、PEに入力される。
再び第8A図を参照すると、最初の二つのスイッチング
・ステージ201および202は4つのスイッチング・
グループに分けられる。その一つが図中に示されている
。最初のスイッチング・ステージ203は4つのスイッ
チング・グループからの出力をPEチップへ切替接続す
るクロスバスイッチとして動作する。4つのスイッチン
グ・グループは同様の構成であるので、図中に記した1
つについてのみ、詳細に説明する。このスイッチング・
グループはスイッチング・ステージ201において、参
照符号201(0)乃至201 (15)〆 により示
される16個のスイッチング・チップと、さらには、ス
イッチング・ステージ202において、参照符号202
(0)乃至202(15)により示される16個のスイ
ッチング・チップを有している。
・ステージ201および202は4つのスイッチング・
グループに分けられる。その一つが図中に示されている
。最初のスイッチング・ステージ203は4つのスイッ
チング・グループからの出力をPEチップへ切替接続す
るクロスバスイッチとして動作する。4つのスイッチン
グ・グループは同様の構成であるので、図中に記した1
つについてのみ、詳細に説明する。このスイッチング・
グループはスイッチング・ステージ201において、参
照符号201(0)乃至201 (15)〆 により示
される16個のスイッチング・チップと、さらには、ス
イッチング・ステージ202において、参照符号202
(0)乃至202(15)により示される16個のスイ
ッチング・チップを有している。
各スイッチング・チップ201(n)および202(n
)(“n”は整数)は参照符号210により総括的に示
される64個の入力端子と、参照符号211により総括
的に示される64個の出力端子とを有している。64個
の出力端子は各々、4つの出力端子を有する16個の出
力グループに分けられる。16個の出力グループは各々
、ヘッダ204(第8B図)の部分の4ビツトのルート
・アドレス・ビット:RTRAPR3の一符号により識
別される。なお、ヘッダ204のこの符号の部分はスイ
ッチング・チップにより用済みとされる。ある入力端子
において、特定の符号を有するルート・アドレス・ビッ
ト:RTRADR3を受信すると、スイッチング・チッ
プはその入力端子からその符号により指示される出力グ
ループの中の4つの出力端子のうちの一つへの交換経路
を開成しようとする。スイッチング・チップの入力端子
のうち、4つ若しくはそれより少ない入力端子において
、ルート・アドレス・ビット;RTRADR3が受信さ
れ、特定の出力グループが認識されるのであれば、全て
の入力端子から出力グループへの交換経路が形成されう
る。他方、4つ以上の入力端子において特定の出力グル
ープを指定するルート・アドレス・ビット: RTRA
DR3が受信されると、多くとも4つの交換経路が出力
グループまで形成されうるが、他のメツセージは交換経
路が形成されないため、伝送されない。
)(“n”は整数)は参照符号210により総括的に示
される64個の入力端子と、参照符号211により総括
的に示される64個の出力端子とを有している。64個
の出力端子は各々、4つの出力端子を有する16個の出
力グループに分けられる。16個の出力グループは各々
、ヘッダ204(第8B図)の部分の4ビツトのルート
・アドレス・ビット:RTRAPR3の一符号により識
別される。なお、ヘッダ204のこの符号の部分はスイ
ッチング・チップにより用済みとされる。ある入力端子
において、特定の符号を有するルート・アドレス・ビッ
ト:RTRADR3を受信すると、スイッチング・チッ
プはその入力端子からその符号により指示される出力グ
ループの中の4つの出力端子のうちの一つへの交換経路
を開成しようとする。スイッチング・チップの入力端子
のうち、4つ若しくはそれより少ない入力端子において
、ルート・アドレス・ビット;RTRADR3が受信さ
れ、特定の出力グループが認識されるのであれば、全て
の入力端子から出力グループへの交換経路が形成されう
る。他方、4つ以上の入力端子において特定の出力グル
ープを指定するルート・アドレス・ビット: RTRA
DR3が受信されると、多くとも4つの交換経路が出力
グループまで形成されうるが、他のメツセージは交換経
路が形成されないため、伝送されない。
第1のスイッチング・ステージ201に含まれるスイッ
チング・チップ201(0)乃至201(15)の出力
端子は第2のスイッチング・ステージのスイッチング・
チップ202(0)乃至202(15)の入力端子に次
のように接続される。スイッチング・チップ201(0
)乃至201(15)の出力端子のうち、スイッチング
・チップ201(0)乃至201(15)によD、参照
されたJレート・アドレス5RTRADR3中の符号が
0000”であったものは全て、スイッチング・チップ
202(0)の入力端子に接続される。この様子は図中
に、“4XOOOO″の表示により示される線がスイッ
チング・チップ201(0)乃至201(15)の右側
からスイッチング・チップ202(0)の左側へ延びて
いることにより表わされている。(第8A図の“4XO
OOO”の表示において、最初の数“4”は関係するラ
インが4つの接続線であることを示し、第2の数、“0
000”はその線がルート・アドレス信号:RTRAD
R3の最初の4ビツトが“oooo″の符号のものに関
係づけられていることを示している。なお、これらの4
ビット信号はスイッチング・ステージ201により用済
みとされる。
チング・チップ201(0)乃至201(15)の出力
端子は第2のスイッチング・ステージのスイッチング・
チップ202(0)乃至202(15)の入力端子に次
のように接続される。スイッチング・チップ201(0
)乃至201(15)の出力端子のうち、スイッチング
・チップ201(0)乃至201(15)によD、参照
されたJレート・アドレス5RTRADR3中の符号が
0000”であったものは全て、スイッチング・チップ
202(0)の入力端子に接続される。この様子は図中
に、“4XOOOO″の表示により示される線がスイッ
チング・チップ201(0)乃至201(15)の右側
からスイッチング・チップ202(0)の左側へ延びて
いることにより表わされている。(第8A図の“4XO
OOO”の表示において、最初の数“4”は関係するラ
インが4つの接続線であることを示し、第2の数、“0
000”はその線がルート・アドレス信号:RTRAD
R3の最初の4ビツトが“oooo″の符号のものに関
係づけられていることを示している。なお、これらの4
ビット信号はスイッチング・ステージ201により用済
みとされる。
同様にして、チップ201(0)乃至201(15)の
出力端子のうち、スイッチング・チップ201(0)乃
至201(15)により参照されたルート・アドレスr
RTRADR3中の符号が“0001”であったものは
全て、スイッチング・チップ202(1)の入力端子に
接続される。この様子は第8A図において“4XOOO
1″の表示により示される線がスイッチング・チップ2
01(0)乃至201(15)の右側からスイッチング
・チップ202(1)の左側へ延びていることにより表
わされている。最初の2つのステージ201および20
2のスイッチングチップ間でのこの相互接続のパターン
は他のスイッチング・チップ202(2)乃至202(
15)についても全てくり返される。図示したように、
スイッチング・チップ202(15)の入力端子はスイ
ッチング・チップ201(0)乃至201(15)によ
D、参照されたルート・アドレスS RTRADR3中
の符号が”1111″であった、スイッチング・チップ
201(0)乃至201(15)の出力端子に接続され
る。このようにして、スイッチング・チップ201(0
)乃至201(15)の各々における出力端子群は、第
1ステージのスイッチング・チップにより参照されたル
ート・アドレス:RTRADR3に従い、第2のスイッ
チング・ステージのスイッチング・チップ202(0)
乃至202(15)の各々と接続される。
出力端子のうち、スイッチング・チップ201(0)乃
至201(15)により参照されたルート・アドレスr
RTRADR3中の符号が“0001”であったものは
全て、スイッチング・チップ202(1)の入力端子に
接続される。この様子は第8A図において“4XOOO
1″の表示により示される線がスイッチング・チップ2
01(0)乃至201(15)の右側からスイッチング
・チップ202(1)の左側へ延びていることにより表
わされている。最初の2つのステージ201および20
2のスイッチングチップ間でのこの相互接続のパターン
は他のスイッチング・チップ202(2)乃至202(
15)についても全てくり返される。図示したように、
スイッチング・チップ202(15)の入力端子はスイ
ッチング・チップ201(0)乃至201(15)によ
D、参照されたルート・アドレスS RTRADR3中
の符号が”1111″であった、スイッチング・チップ
201(0)乃至201(15)の出力端子に接続され
る。このようにして、スイッチング・チップ201(0
)乃至201(15)の各々における出力端子群は、第
1ステージのスイッチング・チップにより参照されたル
ート・アドレス:RTRADR3に従い、第2のスイッ
チング・ステージのスイッチング・チップ202(0)
乃至202(15)の各々と接続される。
上述したように、第2のスイッチング・ステージ202
のスイッチング・チップ202(0)乃至202(15
)の各々の64個の出力端子群はまた、各々、4つの端
子を有する16のグループに分けることができる。スイ
ッチング・チップ201(0)乃至201(15)と同
様に、スイッチング・チップ202(0)乃至202(
15)の各出力端末群はこれらのチップにより参照され
た4ビツトのルート・アドレス信号: RTRADR3
の符号に関係づけられている。例えば、スイッチング・
チップ202(0)の出力端子群は” 4XOOO00
001”乃至“4XOOOO1111”の表示の線に接
続される。この“4”は線の数を示しており(各線は出
力端子の一つに接続されている)、4桁の最初の数“o
ooo”は第1のスイッチング・ステージ201により
参照されたルート・アドレス・ビット:RTRADR3
を示しておD、次の4桁の数“oooo”および“11
11”はスイッチング・チップ202(0)乃至202
(15)により参照されたルート・アドレス・ビット:
RTRADR3を示している。スイッチング・チップ2
02(1)乃至202(15)の出力端子群に接続され
る線は同様の表示により識別される。
のスイッチング・チップ202(0)乃至202(15
)の各々の64個の出力端子群はまた、各々、4つの端
子を有する16のグループに分けることができる。スイ
ッチング・チップ201(0)乃至201(15)と同
様に、スイッチング・チップ202(0)乃至202(
15)の各出力端末群はこれらのチップにより参照され
た4ビツトのルート・アドレス信号: RTRADR3
の符号に関係づけられている。例えば、スイッチング・
チップ202(0)の出力端子群は” 4XOOO00
001”乃至“4XOOOO1111”の表示の線に接
続される。この“4”は線の数を示しており(各線は出
力端子の一つに接続されている)、4桁の最初の数“o
ooo”は第1のスイッチング・ステージ201により
参照されたルート・アドレス・ビット:RTRADR3
を示しておD、次の4桁の数“oooo”および“11
11”はスイッチング・チップ202(0)乃至202
(15)により参照されたルート・アドレス・ビット:
RTRADR3を示している。スイッチング・チップ2
02(1)乃至202(15)の出力端子群に接続され
る線は同様の表示により識別される。
前述したように、スイッチング・ステージ201および
202は4つの交換群に分けられ(1つの群が図示され
ている)、その出力はクロスバ・ステージ203により
切替接続される。スイッチング・ステージ201および
202の他の3つの交換群はルート・アドレス・ビット
: RTRADRSがoooo oooo”乃至“0
0001111 ”の出力端子群を有するスイッチング
・チップ202(0)に相当するチップ、ルート・アド
レス・ビーフ):RTRADRS が ”0001
0000 ”乃至“0001 1111”
の出力端子群を有するスイッチング・チップ202(1
)に相当するチップなどを有し、同様の構成となってい
る。
202は4つの交換群に分けられ(1つの群が図示され
ている)、その出力はクロスバ・ステージ203により
切替接続される。スイッチング・ステージ201および
202の他の3つの交換群はルート・アドレス・ビット
: RTRADRSがoooo oooo”乃至“0
0001111 ”の出力端子群を有するスイッチング
・チップ202(0)に相当するチップ、ルート・アド
レス・ビーフ):RTRADRS が ”0001
0000 ”乃至“0001 1111”
の出力端子群を有するスイッチング・チップ202(1
)に相当するチップなどを有し、同様の構成となってい
る。
クロスバ・スイッチング・ステージ203は16個のク
ロスバ・スイッチング・ブロックに各々、16個づつの
クロスバ・スイッチング・チップ203(0)乃至20
3(255)を有しており(図中には、スイッチング・
チップ203(0)乃至203(3)のみが示されてい
る)、各クロスバ・スイッチング・ブロックは各交換群
の対応するスイッチング・チップの出力端子群からの出
力信号を切替接続する。また、各クロスバ・スイッチン
グ・ブロック内の16個のクロスバ・スイッチング・チ
ップの各々は4つの交換群よりの対応するステージ20
2のスイッチング・チップの対応端子群の出力信号を切
替接続する。このようにして、クロスバ・スイッチング
・チップ203(0)はスイッチング・チップ202(
0)および他の交換群の各々における対応スイッチング
・チップからの“4XOOO00000”の出力端子群
に接続され、その出力を切替接続する。
ロスバ・スイッチング・ブロックに各々、16個づつの
クロスバ・スイッチング・チップ203(0)乃至20
3(255)を有しており(図中には、スイッチング・
チップ203(0)乃至203(3)のみが示されてい
る)、各クロスバ・スイッチング・ブロックは各交換群
の対応するスイッチング・チップの出力端子群からの出
力信号を切替接続する。また、各クロスバ・スイッチン
グ・ブロック内の16個のクロスバ・スイッチング・チ
ップの各々は4つの交換群よりの対応するステージ20
2のスイッチング・チップの対応端子群の出力信号を切
替接続する。このようにして、クロスバ・スイッチング
・チップ203(0)はスイッチング・チップ202(
0)および他の交換群の各々における対応スイッチング
・チップからの“4XOOO00000”の出力端子群
に接続され、その出力を切替接続する。
同様に、クロスバ・スイッチング・チップ203(1)
はスイッチング・チップ202(0)および他の交換群
の各々における対応スイッチング・チップからの4XO
OO00001”の出力端子群に接続され、その出力を
切替接続する。さらに、スイッチング・チップ202(
0)(および他の交換群の対応スイッチング・チップ)
に関係するクロスバ・スイッチング・ブロック内の最後
のクロスバ・スイッチング・チップ、すなわち、クロス
バ・スイッチング・チップ203(15)はスイッチン
グ・チップ202(0)および他の交換群の各々におけ
る対応スイッチング・チップからの4XOOOO111
1”の端子群に接続され、その出力を切替接続する。
はスイッチング・チップ202(0)および他の交換群
の各々における対応スイッチング・チップからの4XO
OO00001”の出力端子群に接続され、その出力を
切替接続する。さらに、スイッチング・チップ202(
0)(および他の交換群の対応スイッチング・チップ)
に関係するクロスバ・スイッチング・ブロック内の最後
のクロスバ・スイッチング・チップ、すなわち、クロス
バ・スイッチング・チップ203(15)はスイッチン
グ・チップ202(0)および他の交換群の各々におけ
る対応スイッチング・チップからの4XOOOO111
1”の端子群に接続され、その出力を切替接続する。
他のクロスバ・スイッチング・ブロックの各々において
も、クロスバ・スイッチング・チップ203(16)乃
至203 (255)は同様に他のスイッチング・チッ
プ202(1)乃至202(15)および他の交換群の
対応スイッチング・チップに接続される。
も、クロスバ・スイッチング・チップ203(16)乃
至203 (255)は同様に他のスイッチング・チッ
プ202(1)乃至202(15)および他の交換群の
対応スイッチング・チップに接続される。
各クロスバ・スイッチング・チップはクロスバ・スイッ
チとして動作する。すなわち、クロスバ・スイッチング
・チップはその16個の出力端子の各々を、スイッチン
グ・ステージ202のスイッチング・チップからのルー
ト・アドレス・ビット:RTRADRSの最後の4ビツ
トによる符号と対応つける。例えば、スイッチング・チ
ップ203(0)は”lX0OOO00000000、
’乃至“lX0OOO00001111”の表示の線に
各々、接続された16個の出力端子群を有している。こ
の場合、最初の“1”は1つの線が存在することを示し
、第1番目の数字群、すなわち″第1番目の“0000
″はスイッチング・ステージ201において参照された
ルート・アドレス・ビット:RTRADRSに相当し、
第2番目の数字群、すなわち第2番目の“0000″は
スイッチング・ステージ202において参照されたルー
ト・アドレス・ビット:RTRADRSに相当し、”o
ooo”乃至″1111’の第3番目の数字群はクロス
バ・スイッチング・チップ203(0)により受信され
、参照されるルート・アドレス・ビット:RTRADR
Sに相当する。
チとして動作する。すなわち、クロスバ・スイッチング
・チップはその16個の出力端子の各々を、スイッチン
グ・ステージ202のスイッチング・チップからのルー
ト・アドレス・ビット:RTRADRSの最後の4ビツ
トによる符号と対応つける。例えば、スイッチング・チ
ップ203(0)は”lX0OOO00000000、
’乃至“lX0OOO00001111”の表示の線に
各々、接続された16個の出力端子群を有している。こ
の場合、最初の“1”は1つの線が存在することを示し
、第1番目の数字群、すなわち″第1番目の“0000
″はスイッチング・ステージ201において参照された
ルート・アドレス・ビット:RTRADRSに相当し、
第2番目の数字群、すなわち第2番目の“0000″は
スイッチング・ステージ202において参照されたルー
ト・アドレス・ビット:RTRADRSに相当し、”o
ooo”乃至″1111’の第3番目の数字群はクロス
バ・スイッチング・チップ203(0)により受信され
、参照されるルート・アドレス・ビット:RTRADR
Sに相当する。
他のクロスバ・スイッチング・チップ203(1)乃至
203(255)の出力端子もルート・アドレス・ビッ
ト:RTRADRSと同様の対応関係にある。したがっ
て、当業者であれば、以下のことが御理解されよう。
203(255)の出力端子もルート・アドレス・ビッ
ト:RTRADRSと同様の対応関係にある。したがっ
て、当業者であれば、以下のことが御理解されよう。
(1)クロスバ・スイッチング・チップ203(0)乃
至203 (255)の各々16個の出力端子ハ各々、
ルート・アドレス・ビット:RTRADR3の第3番目
の符号(第8A図において、クロスバ・スイッチング・
チップからの各出力線に対応する第3番目の数字群)と
対応づけられる。
至203 (255)の各々16個の出力端子ハ各々、
ルート・アドレス・ビット:RTRADR3の第3番目
の符号(第8A図において、クロスバ・スイッチング・
チップからの各出力線に対応する第3番目の数字群)と
対応づけられる。
(2)各クロスバ・スイッチング・ブロック内の16個
のクロスバ スイッチング・チップは各々、ルート・ア
ドレス・ビット: RTRADRSの第2番目の符号
(第8A図において、クロスバ・スイッチング・チップ
からの各出力線に対応する第2番目の数字群)と対応づ
けられる。
のクロスバ スイッチング・チップは各々、ルート・ア
ドレス・ビット: RTRADRSの第2番目の符号
(第8A図において、クロスバ・スイッチング・チップ
からの各出力線に対応する第2番目の数字群)と対応づ
けられる。
(3116個のクロスバ・スイッチング・ブロックは各
々、ルート・アドレス・ビット: RTRADRSの第
1番目の符号(第8A図において、クロスバ・スイッチ
ング・チップからの各出力線に対応する第1番目の数字
群)と対応づけられる。
々、ルート・アドレス・ビット: RTRADRSの第
1番目の符号(第8A図において、クロスバ・スイッチ
ング・チップからの各出力線に対応する第1番目の数字
群)と対応づけられる。
したがって、第8A図のルーティング・ネットワークは
ルート・アドレス・ビット: RTRADRSがとり
うる全ての符号に対して、ステージ201のスイッチン
グ・チップの人出端子からクロスバ・ステージ203の
クロスバ・スイッチング・チップの出力端子までの交換
経路を形成することができる。
ルート・アドレス・ビット: RTRADRSがとり
うる全ての符号に対して、ステージ201のスイッチン
グ・チップの人出端子からクロスバ・ステージ203の
クロスバ・スイッチング・チップの出力端子までの交換
経路を形成することができる。
第8A図のルーティング・ネットワーク30には多くの
利点があるが、特にルート・アドレス・ビット:RTR
ADRSの同じ符号に対して、スイッチング・ステージ
201および202より複数の出力端子が導出しうると
いう利点がある。
利点があるが、特にルート・アドレス・ビット:RTR
ADRSの同じ符号に対して、スイッチング・ステージ
201および202より複数の出力端子が導出しうると
いう利点がある。
これによD、必要とされるスイッチング・ステージの数
をいちじるしく減らし、もってスイッチング・チップお
よびチップ間を相互接続する線の数を減らすことができ
る。また、故障率はチップの数、さらにはこれらのチッ
プを相互接続する線の数によD、直接影響を受けるので
、この利点によりルーティング・ネットワークの信頼性
を高めることもできる。
をいちじるしく減らし、もってスイッチング・チップお
よびチップ間を相互接続する線の数を減らすことができ
る。また、故障率はチップの数、さらにはこれらのチッ
プを相互接続する線の数によD、直接影響を受けるので
、この利点によりルーティング・ネットワークの信頼性
を高めることもできる。
さらに、ル−ト・アドレス・ビット: RTRADRS
の各符号に対して複数の線を導出することによD、−線
若しくはチップ上のその一線に関連する駆動回路に支障
が生じたとしても、スイッチング・チップはまだ端子群
のうちの残った線を介して伝送を行なうことができる。
の各符号に対して複数の線を導出することによD、−線
若しくはチップ上のその一線に関連する駆動回路に支障
が生じたとしても、スイッチング・チップはまだ端子群
のうちの残った線を介して伝送を行なうことができる。
したがって、メツセージ伝送容量は若干減少するが、メ
ツセージはルーティング・ネットワーク30を介してな
お、伝送されうる。
ツセージはルーティング・ネットワーク30を介してな
お、伝送されうる。
B、スイッチング・チップ
次に、スイッチング・チップ201(n)若しくは20
2(n)の内部構成および回路を第9図および第10A
図乃至第10C図を参照して説明する。以下の説明で明
らかとなろうが、同様のチップがクロスバ・ステージ2
03のクロスバ・スイッチング・チップとしても用いる
ことができる。
2(n)の内部構成および回路を第9図および第10A
図乃至第10C図を参照して説明する。以下の説明で明
らかとなろうが、同様のチップがクロスバ・ステージ2
03のクロスバ・スイッチング・チップとしても用いる
ことができる。
第9図は本発明に供するスイッチング・チップの部分の
回路構成概要を示したものである。第9図に示すごとく
、スイッチング・チップは1つの入力端子につき、1対
1に対応する複数のスイッチング回路を含んでいる。こ
のような1つのスイッチング回路が第9図に参照番号2
10(0)が付されて示されている。一実施例において
は、1つのスイッチング・チップは64個のスイッチン
グ回路を有している。全てのスイッチング回路は同じ構
成であD、そのうちの一つのみが図示されている。各ス
イッチング回路は入力端子の一つと対応づけられている
。すなわち、スイッチング回路210(0)は入力(0
)端子と対応づけられ、一般的にはスイッチング回路2
10(u)(“U”は整数)は入力(u)の端子と対応
づけられる。
回路構成概要を示したものである。第9図に示すごとく
、スイッチング・チップは1つの入力端子につき、1対
1に対応する複数のスイッチング回路を含んでいる。こ
のような1つのスイッチング回路が第9図に参照番号2
10(0)が付されて示されている。一実施例において
は、1つのスイッチング・チップは64個のスイッチン
グ回路を有している。全てのスイッチング回路は同じ構
成であD、そのうちの一つのみが図示されている。各ス
イッチング回路は入力端子の一つと対応づけられている
。すなわち、スイッチング回路210(0)は入力(0
)端子と対応づけられ、一般的にはスイッチング回路2
10(u)(“U”は整数)は入力(u)の端子と対応
づけられる。
スイッチング回路210(0)は1つの入力(0)に対
する回路211(0)、16個の結合手段212(0)
乃至212(15)(一般的には212(v)により示
す)および16個の出力端子群217(0)乃至217
(15)(一般的には217(V)により示す)を有
している。各出力端子群は一般的に参照符号217 (
V)(W)により示される、4つの出力回路を有してい
る。
する回路211(0)、16個の結合手段212(0)
乃至212(15)(一般的には212(v)により示
す)および16個の出力端子群217(0)乃至217
(15)(一般的には217(V)により示す)を有
している。各出力端子群は一般的に参照符号217 (
V)(W)により示される、4つの出力回路を有してい
る。
入力(0)に対する回路211(0)は、ステージ20
1にあればPEチップ対から、ステージ202若しくは
203にあれば前段のスイッチング・ステージからの入
力信号: IN (0)を受信する(第8A図)。なお
、回路211(0)の回路については第10A図に参照
して後述する。入力信号: IN (0)に応じて、入
力(0)に対する回路211(0)は、そのチップにお
いて参照されるべきルート・アドレス・ビット: RT
RADR3の一部を表わすアドレス信号:ADR3(0
)ライン213(0)を送出し、メツセージの残りのビ
ットを表わすデータ信号: DAT (0)をライン2
14(0)へ送出する。
1にあればPEチップ対から、ステージ202若しくは
203にあれば前段のスイッチング・ステージからの入
力信号: IN (0)を受信する(第8A図)。なお
、回路211(0)の回路については第10A図に参照
して後述する。入力信号: IN (0)に応じて、入
力(0)に対する回路211(0)は、そのチップにお
いて参照されるべきルート・アドレス・ビット: RT
RADR3の一部を表わすアドレス信号:ADR3(0
)ライン213(0)を送出し、メツセージの残りのビ
ットを表わすデータ信号: DAT (0)をライン2
14(0)へ送出する。
各結合手段212(V)はアドレス・復号/制御回路2
15(0)乃至215(15)(一般的には215(V
)により示される)および結合回路216(0)乃至2
16 (15)(一般的には216(V)により示され
る)を有している。結合手段の回路構成は第10B−1
図および第10B−2図を参照して後に詳細に説明する
。入力(0)′に対する回路211(0)からのアドレ
ス信号:ADR3(0)はライン213(0)を介して
結合手段212(Q)のアドレス回路215(0)に入
力され、データ信号:DAT(0)はライン214(0
)を介して全ての結合回路216(v)へ平列に入力さ
れる。スイッチング・チップにおいて参照される、4ビ
ツトのルート・アドレス・ビット:RTRADR3に応
じて、スイッチング回路210(0)のアドレス制御回
路215(V)のうち1つは信号: ADR3(v)E
N(u)をON状態として出力する。例えば、入力(0
)に対する回路211(0)’により受信された信号:
IN (0)が符号“0000”のルート・アドレス・
ピッ):RTRADR3を有しているならば、アドレス
制御回路215(0)は信号:ADR3(0)EN (
0)をON状態として出力する。
15(0)乃至215(15)(一般的には215(V
)により示される)および結合回路216(0)乃至2
16 (15)(一般的には216(V)により示され
る)を有している。結合手段の回路構成は第10B−1
図および第10B−2図を参照して後に詳細に説明する
。入力(0)′に対する回路211(0)からのアドレ
ス信号:ADR3(0)はライン213(0)を介して
結合手段212(Q)のアドレス回路215(0)に入
力され、データ信号:DAT(0)はライン214(0
)を介して全ての結合回路216(v)へ平列に入力さ
れる。スイッチング・チップにおいて参照される、4ビ
ツトのルート・アドレス・ビット:RTRADR3に応
じて、スイッチング回路210(0)のアドレス制御回
路215(V)のうち1つは信号: ADR3(v)E
N(u)をON状態として出力する。例えば、入力(0
)に対する回路211(0)’により受信された信号:
IN (0)が符号“0000”のルート・アドレス・
ピッ):RTRADR3を有しているならば、アドレス
制御回路215(0)は信号:ADR3(0)EN (
0)をON状態として出力する。
各結合回路は参照符号216 (v)(w)により一般
的に示される、4つの結合モジュールを有している。こ
の(V)の表示は結合回路を識別するものであD、(W
)の表示は回路内のモジュー・ルを識別するものである
。例えば、第9図中の結合回路216(0)の結合モジ
ュールは参照符号216 (0)(0)乃至216 (
0)(3)により示され、結合回路216(1)の結合
モジュールは参照番号216 (1)(0)乃至216
(1)(3)のように示され、以下同様である。 。
的に示される、4つの結合モジュールを有している。こ
の(V)の表示は結合回路を識別するものであD、(W
)の表示は回路内のモジュー・ルを識別するものである
。例えば、第9図中の結合回路216(0)の結合モジ
ュールは参照符号216 (0)(0)乃至216 (
0)(3)により示され、結合回路216(1)の結合
モジュールは参照番号216 (1)(0)乃至216
(1)(3)のように示され、以下同様である。 。
スイッチング回路210(0)乃至210 (63ンの
各々において、結合モジュール216(V)(0)乃至
216 (v)(3)は64本のデータライン220
(0)(0)乃至220(15)(3)(一般的には参
照符号220 (v)(w)により示される)のうちの
1本と接続される。データライン220 (0)(0
)はスイッチング回路210(0)乃至210(63)
中の各々の結合回路216 (0)(0)に並列に接続
され、データライン220 (0)(1)はスイッチ
ング回路210(0)乃至210(63)中の各々の結
合回路216 (0)(1)に並列に接続され、以下同
様である。
各々において、結合モジュール216(V)(0)乃至
216 (v)(3)は64本のデータライン220
(0)(0)乃至220(15)(3)(一般的には参
照符号220 (v)(w)により示される)のうちの
1本と接続される。データライン220 (0)(0
)はスイッチング回路210(0)乃至210(63)
中の各々の結合回路216 (0)(0)に並列に接続
され、データライン220 (0)(1)はスイッチ
ング回路210(0)乃至210(63)中の各々の結
合回路216 (0)(1)に並列に接続され、以下同
様である。
後に説明するように、入力(V)に対する回路211(
v)からのデータ信号: DAT (u)に対応するデ
ータ信号は一本のデータライン220(W)(V)が接
続される一つの結合モジュールのみから、グループ・デ
ータ信号: GRP (v) DAT (w)として、
データライン220上に随時出力されうる。
v)からのデータ信号: DAT (u)に対応するデ
ータ信号は一本のデータライン220(W)(V)が接
続される一つの結合モジュールのみから、グループ・デ
ータ信号: GRP (v) DAT (w)として、
データライン220上に随時出力されうる。
2つのイネーブル信号に応じて、各結合モジュール21
6 (V)(W)はデータ信号: DAT (u)を
各々データライン: 220 (u) (v)へ出力
せしめる。1つのイネーブル信号、すなわち結合可能信
号: ADR3(v)EN (u)は信号:ADR3(
u)からのルート・アドレス・ビット・RTRADR3
の符号に応じて、アドレス制御回路215(V)により
生成される。
6 (V)(W)はデータ信号: DAT (u)を
各々データライン: 220 (u) (v)へ出力
せしめる。1つのイネーブル信号、すなわち結合可能信
号: ADR3(v)EN (u)は信号:ADR3(
u)からのルート・アドレス・ビット・RTRADR3
の符号に応じて、アドレス制御回路215(V)により
生成される。
スイッチング回路210(u)の結合モジュール216
(V)(W)を起動せしめる第2の信号はイネーブル
信号: GRP (v) EN (w) EN (u
)である。
(V)(W)を起動せしめる第2の信号はイネーブル
信号: GRP (v) EN (w) EN (u
)である。
第9図においては説明のために、出力端子群回路217
(0)と関連するイネーブル信号:GRP(0)EN
(0)IN (0)乃至GRP(0)EN(3)IN
(0)のみが記されている。実際の回路では、他の出力
端子群回路217(1)乃至21?(15)も結合回路
216(1)乃至216(15)の結合モジュール21
6 (n)(0)乃至216 (n)(3)に対し、
各々、対応するイネーブル信号を送出する。
(0)と関連するイネーブル信号:GRP(0)EN
(0)IN (0)乃至GRP(0)EN(3)IN
(0)のみが記されている。実際の回路では、他の出力
端子群回路217(1)乃至21?(15)も結合回路
216(1)乃至216(15)の結合モジュール21
6 (n)(0)乃至216 (n)(3)に対し、
各々、対応するイネーブル信号を送出する。
4つのディジー・チェイン形式のイネーブル信号: G
RP (v)EN (w)はスイッチング回路210(
u)の結合モジュール216 (w)(w)のための出
力端子群回路217(v)の各々から生成される。イネ
ーブル信号: GRP (v) EN (w)は通常
、出力端子群回路217(v)よりON状態で出力され
る。しかし、所定の状況下、例えば、次のステージへの
通信路が断線等により途絶えるよ、うな場合、出力端子
群回路217(v)に対応するイネーブル信号: GR
P (v)EN (w)をOFF状態とする。途絶えた
通信路を検出する回路について後に、第10A図および
第10C図に基づいて説明する。
RP (v)EN (w)はスイッチング回路210(
u)の結合モジュール216 (w)(w)のための出
力端子群回路217(v)の各々から生成される。イネ
ーブル信号: GRP (v) EN (w)は通常
、出力端子群回路217(v)よりON状態で出力され
る。しかし、所定の状況下、例えば、次のステージへの
通信路が断線等により途絶えるよ、うな場合、出力端子
群回路217(v)に対応するイネーブル信号: GR
P (v)EN (w)をOFF状態とする。途絶えた
通信路を検出する回路について後に、第10A図および
第10C図に基づいて説明する。
まず、出力端子群回路217(V)からの信号は第9図
に示すようなイネーブル信号:GRP(v)EN・(w
)IN (0)としてスイッチング回路210(0)の
結合モジュール216(v)(貨)に入力される。スイ
ッチング回路210(0)の結合モジュール216 (
V)(W)はON状態のイネーブル信号:GRP (v
)EN (w)IN (0)を受信しているとき、アド
レス制御回路からの信号:ADRS (u)EN (v
)により起動がかかった場合、スイッチング回路210
(1)の結合モジュール216 (u)(v)へOFF
状態のイネーブル信号: GRP (v)EN(w)O
UT(0)を送出する。この場合結合モジエールはデー
タライン220 (u)(v) へ信号: DAT (
0)を送出する。一方、結合モジュール216 (u)
(v)はアドレス制御回路からの信号: ADRS (
u) EN (v)により起動がかからなかった場合、
ON状態のイネーブル信号:GRP (v)EN (w
)OUT (0)をスイッチング回路210(1)の結
合モジュール216 (v)(W)へ送出する。このス
イッチング回路210(1)および他のスイッチング回
路210(2)乃至210(63)の結合モジュール2
16 (V)(W)も同様に動作する。
に示すようなイネーブル信号:GRP(v)EN・(w
)IN (0)としてスイッチング回路210(0)の
結合モジュール216(v)(貨)に入力される。スイ
ッチング回路210(0)の結合モジュール216 (
V)(W)はON状態のイネーブル信号:GRP (v
)EN (w)IN (0)を受信しているとき、アド
レス制御回路からの信号:ADRS (u)EN (v
)により起動がかかった場合、スイッチング回路210
(1)の結合モジュール216 (u)(v)へOFF
状態のイネーブル信号: GRP (v)EN(w)O
UT(0)を送出する。この場合結合モジエールはデー
タライン220 (u)(v) へ信号: DAT (
0)を送出する。一方、結合モジュール216 (u)
(v)はアドレス制御回路からの信号: ADRS (
u) EN (v)により起動がかからなかった場合、
ON状態のイネーブル信号:GRP (v)EN (w
)OUT (0)をスイッチング回路210(1)の結
合モジュール216 (v)(W)へ送出する。このス
イッチング回路210(1)および他のスイッチング回
路210(2)乃至210(63)の結合モジュール2
16 (V)(W)も同様に動作する。
従って、出力ターミナルグループ217(v)から発生
されるGRP (v)EN (w)イネーブル信号は、
ディジーチェーン式に結合モジュール216 (V)(
W)に通される。結合モジュール216 (V)(W
)がそれに関連したアドレス制御回路215(V)によ
って作動可能とされて、GRP (v)EN (w)イ
ネーブル信号を肯定状態(即ち、そのGRP (v)E
N (w)IN (u)信号が肯定される)で受信する
場合には、結合モジュールがそれに関連したデータライ
ン220(v) (w)を使用し、GRP (v)E
N (w)イネーブル信号を阻止する(即ち、GRP
(V)EN (W)OUT (u)イネーブル信号を否
定状態で次のスイッチング回路に送信する)。
されるGRP (v)EN (w)イネーブル信号は、
ディジーチェーン式に結合モジュール216 (V)(
W)に通される。結合モジュール216 (V)(W
)がそれに関連したアドレス制御回路215(V)によ
って作動可能とされて、GRP (v)EN (w)イ
ネーブル信号を肯定状態(即ち、そのGRP (v)E
N (w)IN (u)信号が肯定される)で受信する
場合には、結合モジュールがそれに関連したデータライ
ン220(v) (w)を使用し、GRP (v)E
N (w)イネーブル信号を阻止する(即ち、GRP
(V)EN (W)OUT (u)イネーブル信号を否
定状態で次のスイッチング回路に送信する)。
いずれかの結合グループ8(v)において、DAT (
u)信号をその関5データライン220(V) (W
)に結合できるようにされるのは、1つの結合モジュー
ル216 (v)(w)のみである。従って、例えば、
最も左側の結合モジュール216 (0) (0)
(第9図に示す)がアドレス制御回路215(V)から
のADRS (0)EN(0)信号によって作動可能(
イネーブル)にされるが、否定状態+7)GRP (0
)EN (0)IN(0)信号によって作動不能(ディ
スネーブル)にされる場合には、そのすぐ右側の結合モ
ジュール216 (0)(1)が次のモジュールとなる
。
u)信号をその関5データライン220(V) (W
)に結合できるようにされるのは、1つの結合モジュー
ル216 (v)(w)のみである。従って、例えば、
最も左側の結合モジュール216 (0) (0)
(第9図に示す)がアドレス制御回路215(V)から
のADRS (0)EN(0)信号によって作動可能(
イネーブル)にされるが、否定状態+7)GRP (0
)EN (0)IN(0)信号によって作動不能(ディ
スネーブル)にされる場合には、そのすぐ右側の結合モ
ジュール216 (0)(1)が次のモジュールとなる
。
この結合モジュール216 (0)(1)が肯定状態(
7)GRP (0)EN (1)IN (0)信号によ
って作動可能にされる場合には、これがDAT(0)信
号をデータライン221 (0)(1)に結合する。
7)GRP (0)EN (1)IN (0)信号によ
って作動可能にされる場合には、これがDAT(0)信
号をデータライン221 (0)(1)に結合する。
然し乍ら、GRP (0)EN (1)IN (0)信
号が否定される場合には、その結合モジュール216
(0)(1)がそのすぐ右側の結合モジュール216
(0)(2)を作動可能にする。本質的にアドレス制
御回路215(0)がら(7)ADRS (0)EN
(0) イネーブル信号は、結合モジュール216 (
0)(Q)ないし216(0)(3)をディジーチェー
ン式に通される。
号が否定される場合には、その結合モジュール216
(0)(1)がそのすぐ右側の結合モジュール216
(0)(2)を作動可能にする。本質的にアドレス制
御回路215(0)がら(7)ADRS (0)EN
(0) イネーブル信号は、結合モジュール216 (
0)(Q)ないし216(0)(3)をディジーチェー
ン式に通される。
受信したいずれのメツセージについても、スイッチング
回路210(u)においては、1つのアドレス制御回路
215(V)がらのADR’5(V)EN (u)イネ
ーブル信号のせいぜい1つが肯定される。即ち、いずれ
のメツセージについても、スイッチング回路210(u
)の1つの結合回路216(v)のみがアドレス制御回
路215(V)によって作動可能にされる。アドレス制
御回路215(V)は、第10B−1図について以下に
説明する。節単に述べると、各々のアドレス制御回路2
15(V)は、入力ターミナル221(v)と、出力タ
ーミナル222(v)とを備えている。
回路210(u)においては、1つのアドレス制御回路
215(V)がらのADR’5(V)EN (u)イネ
ーブル信号のせいぜい1つが肯定される。即ち、いずれ
のメツセージについても、スイッチング回路210(u
)の1つの結合回路216(v)のみがアドレス制御回
路215(V)によって作動可能にされる。アドレス制
御回路215(V)は、第10B−1図について以下に
説明する。節単に述べると、各々のアドレス制御回路2
15(V)は、入力ターミナル221(v)と、出力タ
ーミナル222(v)とを備えている。
各々のアドレス制御回路215(V)は、その入力ター
ミナル221(V)を通して入力信号を受け取D、この
入力信号はADR3(u)アドレス信号に関連したもの
でありそしてこのアドレス信号はRTRADRSルータ
アドレスビットに関連したものである。又、アドレス制
御回路215(V)は、ラッチ及びインバータも備えて
いる。
ミナル221(V)を通して入力信号を受け取D、この
入力信号はADR3(u)アドレス信号に関連したもの
でありそしてこのアドレス信号はRTRADRSルータ
アドレスビットに関連したものである。又、アドレス制
御回路215(V)は、ラッチ及びインバータも備えて
いる。
ラッチがリセットされている限D、アドレス制御回路は
、インバータを介して、その入力ターミナル221(V
)の信号の補数を出力ターミナル222(V)に結合す
る。ラッチがセットされた場合には、そのメツセージ全
体にわたってセットされたままとなD、インバータをバ
イパスさせて、入力ターミナル221(v)の信号の真
の値を出力ターミナル222(v)に結合できるように
する。
、インバータを介して、その入力ターミナル221(V
)の信号の補数を出力ターミナル222(V)に結合す
る。ラッチがセットされた場合には、そのメツセージ全
体にわたってセットされたままとなD、インバータをバ
イパスさせて、入力ターミナル221(v)の信号の真
の値を出力ターミナル222(v)に結合できるように
する。
第9図に示すように、スイッチング回路210(u)内
のアドレス制御回路215(v)は直列に接続されてい
て、アドレス制御回路215(1)ないし215(15
)の各入力ターミナル221(1)ないし221(15
)が、各々、その左側のアドレス制御回路215(0)
ないし215(14)の出力ターミナル222(0)な
いし222(14)に接続されるようになっている。
のアドレス制御回路215(v)は直列に接続されてい
て、アドレス制御回路215(1)ないし215(15
)の各入力ターミナル221(1)ないし221(15
)が、各々、その左側のアドレス制御回路215(0)
ないし215(14)の出力ターミナル222(0)な
いし222(14)に接続されるようになっている。
最初は、全てのラッチがリセットされる。従って、IN
(0)信号が2進「0」の値の初期RTRADRSルー
タアドレスビットを保持する場合には、入力ターミナル
221(0)により受信されたADR3(0)信号が肯
定状態にされる。その結果、アドレス制御回路215(
v)のインバータは、その出力ターミナル222(0)
に否定出力信号を与え、これはアドレス制御回路215
(1)の入力ターミナル221(1)に接続されている
。
(0)信号が2進「0」の値の初期RTRADRSルー
タアドレスビットを保持する場合には、入力ターミナル
221(0)により受信されたADR3(0)信号が肯
定状態にされる。その結果、アドレス制御回路215(
v)のインバータは、その出力ターミナル222(0)
に否定出力信号を与え、これはアドレス制御回路215
(1)の入力ターミナル221(1)に接続されている
。
次いで、アドレス制御回路215(1)は、その入力タ
ーミナル221(1)を経て否定入力信号を受け取D、
そのインバータは、肯定出力信号を出力ターミナル22
1(1)へ接続し、これは、次いで、アドレス制御回路
215(2)の入力ターミナル222(2)接続される
。スイッチング回路210(0)の他のアドレス制御回
路215(V)も同様に作動する。従って、アドレス制
御回路215(15)がその入力ターミナル221(1
5)を通して入力信号を受け取った時には、偶数又はゼ
ロのインデックス(V)を有するアドレス制御回路21
5(V)への入力信号が肯定状態にされ、奇数のインデ
ックス(V)を有するアドレス制御回路への入力信号が
否定状態にされる。
ーミナル221(1)を経て否定入力信号を受け取D、
そのインバータは、肯定出力信号を出力ターミナル22
1(1)へ接続し、これは、次いで、アドレス制御回路
215(2)の入力ターミナル222(2)接続される
。スイッチング回路210(0)の他のアドレス制御回
路215(V)も同様に作動する。従って、アドレス制
御回路215(15)がその入力ターミナル221(1
5)を通して入力信号を受け取った時には、偶数又はゼ
ロのインデックス(V)を有するアドレス制御回路21
5(V)への入力信号が肯定状態にされ、奇数のインデ
ックス(V)を有するアドレス制御回路への入力信号が
否定状態にされる。
この点において、アドレス制御回路215(V)内のラ
ッチが入力信号をラッチする。アドレス制御回路215
(v)への入力信号が肯定された場合には、ラッチがク
リヤされたままとなD、さもなくば、ラッチはセットさ
れる。ラッチがセットされた後は、そのアドレス制御回
路のインバータをバイパスすることができ、従って、そ
の入力ターミナル221(V)で受信した信号が出力タ
ーミナル222(V)に直結されるようになる。ラッチ
がセットされた場合には、アドレス制御回路215(V
)は、ADR3(V)EN (u)結合回路イネーブル
信号を肯定しないようにされる。
ッチが入力信号をラッチする。アドレス制御回路215
(v)への入力信号が肯定された場合には、ラッチがク
リヤされたままとなD、さもなくば、ラッチはセットさ
れる。ラッチがセットされた後は、そのアドレス制御回
路のインバータをバイパスすることができ、従って、そ
の入力ターミナル221(V)で受信した信号が出力タ
ーミナル222(V)に直結されるようになる。ラッチ
がセットされた場合には、アドレス制御回路215(V
)は、ADR3(V)EN (u)結合回路イネーブル
信号を肯定しないようにされる。
次いで、入力(0)回路は、第2のRTRADRSルー
タアドレスビットに関連したADR3(0)信号をアド
レス制御回路215(0)の入力ターミナル221(0
)に送信する。ラッチがクリヤされているアドレス制御
回路215 (v)(vは偶数又はゼロである)は、上
記と同様に作動し、それらの入力ターミナル221(v
)の信号の補数である信号をそれらの出力ターミナル2
22(V)に発生する。これと同時に、ラッチがセット
されているアドレス制御回路215 (v)(vは奇
数である)は、それらの入力ターミナル221(V)に
受け取った信号をそれらの出力ターミナル222(v)
に通す。従って、アドレス制御回路215(0)及びイ
ンデックス(V)を4で割ることのできる他の回路21
5(V)の入力信号が肯定状態にされる。これに対し、
ラッチがまだセットされていない他のアドレス制御回路
215(V)〔即ち、(V)は偶数であるが4で割るこ
とができない回路215(V))への入力信号は否定状
態にされる。
タアドレスビットに関連したADR3(0)信号をアド
レス制御回路215(0)の入力ターミナル221(0
)に送信する。ラッチがクリヤされているアドレス制御
回路215 (v)(vは偶数又はゼロである)は、上
記と同様に作動し、それらの入力ターミナル221(v
)の信号の補数である信号をそれらの出力ターミナル2
22(V)に発生する。これと同時に、ラッチがセット
されているアドレス制御回路215 (v)(vは奇
数である)は、それらの入力ターミナル221(V)に
受け取った信号をそれらの出力ターミナル222(v)
に通す。従って、アドレス制御回路215(0)及びイ
ンデックス(V)を4で割ることのできる他の回路21
5(V)の入力信号が肯定状態にされる。これに対し、
ラッチがまだセットされていない他のアドレス制御回路
215(V)〔即ち、(V)は偶数であるが4で割るこ
とができない回路215(V))への入力信号は否定状
態にされる。
この点において、ラッチは再び入力信号をラッチする。
このプロセスは、受信した第3及び第4のRTRADR
Sルータアドレスビットに対して繰り返される。各々の
RTRADRSルータアドレスビットに応答して、半分
のアドレス制御回路215(v)に含まれたラッチがセ
ットされることが明らかである。従って、4個のRTR
ADRSルータアドレスビットが第9図に示す回路によ
って受信されて処理された後に、1つのアドレス制御回
路のみのラッチがクリーヤされそして他の全てのラッチ
がセットされる。RT RADRSルータアドレスビッ
トがエンコードro 000Jを有している上記の例で
は、アドレス制御回路215(0)のラッチのみがクリ
ヤされ、そのアドレス制御がADRS (0)EN (
0)信号を肯定する。RTRADRSルータアドレスビ
ットの他のエンコードに応じた動作も同様であるが、各
々の別々のエンコードは別々のアドレス制御回路215
(V)のラッチをクリヤ状態に保持できるようにし、そ
のアドレス制御回路がそのADRS(v)EN (0)
信号を肯定状態にできるようにする。
Sルータアドレスビットに対して繰り返される。各々の
RTRADRSルータアドレスビットに応答して、半分
のアドレス制御回路215(v)に含まれたラッチがセ
ットされることが明らかである。従って、4個のRTR
ADRSルータアドレスビットが第9図に示す回路によ
って受信されて処理された後に、1つのアドレス制御回
路のみのラッチがクリーヤされそして他の全てのラッチ
がセットされる。RT RADRSルータアドレスビッ
トがエンコードro 000Jを有している上記の例で
は、アドレス制御回路215(0)のラッチのみがクリ
ヤされ、そのアドレス制御がADRS (0)EN (
0)信号を肯定する。RTRADRSルータアドレスビ
ットの他のエンコードに応じた動作も同様であるが、各
々の別々のエンコードは別々のアドレス制御回路215
(V)のラッチをクリヤ状態に保持できるようにし、そ
のアドレス制御回路がそのADRS(v)EN (0)
信号を肯定状態にできるようにする。
C1特定の回路の説明
このような背景に伴い、第9図に示されたスイッチング
チップの種々の部分についての特定の回路を以下に説明
する。第10A図は、入力(u)の回路を示しておD、
゛第10B図を構成する第10B−1図及び第10B−
2図は、アドレス制御回路215(V)及びそれに関連
した結合グループ216(V)を示している。第10C
図は、出力ターミナルグループ217(V)の一部分を
構成するデータライン220 (v)(w)に関連した
回路を示している。
チップの種々の部分についての特定の回路を以下に説明
する。第10A図は、入力(u)の回路を示しておD、
゛第10B図を構成する第10B−1図及び第10B−
2図は、アドレス制御回路215(V)及びそれに関連
した結合グループ216(V)を示している。第10C
図は、出力ターミナルグループ217(V)の一部分を
構成するデータライン220 (v)(w)に関連した
回路を示している。
以下の説明においては、第9図の説明に用いられたイン
デックス(u)は、信号名及び参照番号については使用
されていない。
デックス(u)は、信号名及び参照番号については使用
されていない。
i、入力回路211
第10A図を参照すれば、入力回路211は、入力ライ
ン230を経てIN入力信号を受け取る。
ン230を経てIN入力信号を受け取る。
このIN入力信号は、2つのラッチ、即ち、ミスラッチ
231及びブレークラッチ232に接続され、インバー
タ233に接続され、そしてアンドゲート234の一方
の入力ターミナルに接続される。IN入力信号に応答し
て、インバータ233は、ADR3信号を発生し、これ
は、第10 B =。
231及びブレークラッチ232に接続され、インバー
タ233に接続され、そしてアンドゲート234の一方
の入力ターミナルに接続される。IN入力信号に応答し
て、インバータ233は、ADR3信号を発生し、これ
は、第10 B =。
1図に示されたアドレス制御回路に接続される。
第8B図について上記で述べたように、スイッチングチ
ップによって受信される第1信号ビット、ひいては、入
力回路211によって受信される第1入力信号は、第8
B図にPと示されたプロトコルビットである。このビッ
トが1の2進値を有する場合、即ち、IN信号がPビッ
トの時間中に肯定された場合には、入力回路211を経
てメツセージが受け取られる。一方、このビットが0の
2進値を有する場合、即ち、IN信号がPビット時間中
に否定された場合には、入力回路を通してメツセージが
転送されない。ミスラッチ231は、Pビット時間中に
IN信号の状態をラッチし、これは、LD MISS
LTHロードミスラッチタイミング信号によって定
められ、この信号は、アレイ制御ユニット10 (第1
図)からのRTRCTRLルータ制御信−号(図示せず
)から導出される。
ップによって受信される第1信号ビット、ひいては、入
力回路211によって受信される第1入力信号は、第8
B図にPと示されたプロトコルビットである。このビッ
トが1の2進値を有する場合、即ち、IN信号がPビッ
トの時間中に肯定された場合には、入力回路211を経
てメツセージが受け取られる。一方、このビットが0の
2進値を有する場合、即ち、IN信号がPビット時間中
に否定された場合には、入力回路を通してメツセージが
転送されない。ミスラッチ231は、Pビット時間中に
IN信号の状態をラッチし、これは、LD MISS
LTHロードミスラッチタイミング信号によって定
められ、この信号は、アレイ制御ユニット10 (第1
図)からのRTRCTRLルータ制御信−号(図示せず
)から導出される。
特に、RTRCTRLルータ制御信号は、ルーティング
回路網30(第2図)の第1段201(第8A図)のス
イッチングチップに送られる。
回路網30(第2図)の第1段201(第8A図)のス
イッチングチップに送られる。
この段のスイッチングチップ201(0)ないし201
(63)が第1のルータ制御フィールド205 (第8
B図)の全てのビットを再結合しそして次の段202へ
送信する用意ができた時には、RTRCTRL NX
Tルータ制御次段信号をスイッチングチップ202(0
)ないし202(63)に送信する。このプロセスは、
段202とクロスバ一段203のスイッチングチップ聞
及びクロスバ一段203のチップとPEチップ20(第
2図)の入力ターミナルとの間で繰り返される。従って
、アレイ制御ユニット10は、ルーティング回路網を介
して転送を開始し、単一のRTRCTRLルータ制御信
号のみが第1のスイッチング段に接続され、各段がその
次の段のタイミングを制御するようにされる。この構成
は、アレイ制御ユニットにスイッチング段の最小数又は
最大数を知らせる必要がないので、ルーティング回路網
の拡張を容易にする。
(63)が第1のルータ制御フィールド205 (第8
B図)の全てのビットを再結合しそして次の段202へ
送信する用意ができた時には、RTRCTRL NX
Tルータ制御次段信号をスイッチングチップ202(0
)ないし202(63)に送信する。このプロセスは、
段202とクロスバ一段203のスイッチングチップ聞
及びクロスバ一段203のチップとPEチップ20(第
2図)の入力ターミナルとの間で繰り返される。従って
、アレイ制御ユニット10は、ルーティング回路網を介
して転送を開始し、単一のRTRCTRLルータ制御信
号のみが第1のスイッチング段に接続され、各段がその
次の段のタイミングを制御するようにされる。この構成
は、アレイ制御ユニットにスイッチング段の最小数又は
最大数を知らせる必要がないので、ルーティング回路網
の拡張を容易にする。
ミスラッチ231は、2つのインバータ233及び23
4を備えておD、MISS信号を発生するラッチ233
の出力は、ラッチ234の入力に接続されている。ラッ
チ234の出力は、パストランジスタ235を経てラッ
チ233の入力に接続されている。IN入力信号は、パ
ストランジスタを経てインバータ233の入力に接続さ
れる。
4を備えておD、MISS信号を発生するラッチ233
の出力は、ラッチ234の入力に接続されている。ラッ
チ234の出力は、パストランジスタ235を経てラッ
チ233の入力に接続されている。IN入力信号は、パ
ストランジスタを経てインバータ233の入力に接続さ
れる。
次いで、パストランジスタは、LD MISSLTH
ロードミスラッチタイミング信号によって制御される。
ロードミスラッチタイミング信号によって制御される。
トランジスタ236は、LD MISSLTHロード
ミスラッチタイミング信号が肯定された時にオンになD
、即ち、導通され、さもなくば、オフにされる。一方、
トランジスタ235は、LD Miss LTHロ
ードミスラッチタイミング信号の補数によって制御され
、LD MISSLTHロードミスラッチタイミング
信号が否定された時にオン即ち導通状態となD、さもな
くば、オフとなる。
ミスラッチタイミング信号が肯定された時にオンになD
、即ち、導通され、さもなくば、オフにされる。一方、
トランジスタ235は、LD Miss LTHロ
ードミスラッチタイミング信号の補数によって制御され
、LD MISSLTHロードミスラッチタイミング
信号が否定された時にオン即ち導通状態となD、さもな
くば、オフとなる。
従って、LD Miss LTHロードミスラッチ
タイミング信号が肯定された時には、トランジスタ23
6がオンにされ、トランジスタ235がオンにされる。
タイミング信号が肯定された時には、トランジスタ23
6がオンにされ、トランジスタ235がオンにされる。
トランジスタ236は、IN入力信号をインバータ23
3の入力に接続する。インバータ233からのMiss
信号は、受信したIN信号の補数であD、一方、LD
MISSLTHロードミスラッチタイミング信号は肯
定される。インバータ234は、インバータ233から
のMI SS信号を受信し、その補数を再び形成する。
3の入力に接続する。インバータ233からのMiss
信号は、受信したIN信号の補数であD、一方、LD
MISSLTHロードミスラッチタイミング信号は肯
定される。インバータ234は、インバータ233から
のMI SS信号を受信し、その補数を再び形成する。
Pプロトコルビット(第8B図)を定める時間の終わり
にLD MISS LTHロードミスラッチタイミ
ング信号が再び否定された時には、トランジスタ236
がオフになD、インバータ2330入力をIN入力信号
から分離する。
にLD MISS LTHロードミスラッチタイミ
ング信号が再び否定された時には、トランジスタ236
がオフになD、インバータ2330入力をIN入力信号
から分離する。
然し乍ら、同時に、トランジスタ235がオンになD、
インバータ234からの出力信号をインバータ233の
入力に接続する。インバータ234からの出力信号は、
IN信号と同じ状態であD、一方、LD MISS
LTHロードミスラッチタイミング信号が肯定されて
いるので、インバータ233からのMiss信号が同じ
状態に保たれ、即ち、IN信号がミスラッチ231にラ
ッチされる。MISS信号は、Pビットの補数を表わし
、即ち、LD MISS LTHロードミスラッチ
タイミング信号が最後に肯定された時のIN入力信号の
補数を表わしている。LD MISS LTHロード
ミスラッチタイミング信号が次に肯定された時には、ト
ランジスタ235がオフにされ、インバータ233の入
力をインバータ234の出力から分離し、IN入力信号
をトランジスタ236を経てインバータ233の入力に
接続できるようにする。
インバータ234からの出力信号をインバータ233の
入力に接続する。インバータ234からの出力信号は、
IN信号と同じ状態であD、一方、LD MISS
LTHロードミスラッチタイミング信号が肯定されて
いるので、インバータ233からのMiss信号が同じ
状態に保たれ、即ち、IN信号がミスラッチ231にラ
ッチされる。MISS信号は、Pビットの補数を表わし
、即ち、LD MISS LTHロードミスラッチ
タイミング信号が最後に肯定された時のIN入力信号の
補数を表わしている。LD MISS LTHロード
ミスラッチタイミング信号が次に肯定された時には、ト
ランジスタ235がオフにされ、インバータ233の入
力をインバータ234の出力から分離し、IN入力信号
をトランジスタ236を経てインバータ233の入力に
接続できるようにする。
MISS信号が肯定された場合には、Pプロトコルビッ
ト時間中にIN信号が否定されておD、従って、入力回
路211を経てメツセージが受信されることはない。一
方、MISS信号が否定された場合には、Pプロトコル
ビット時間中にIN信号が肯定されておD、入力回路2
11を経てメツセージが受信される。
ト時間中にIN信号が否定されておD、従って、入力回
路211を経てメツセージが受信されることはない。一
方、MISS信号が否定された場合には、Pプロトコル
ビット時間中にIN信号が肯定されておD、入力回路2
11を経てメツセージが受信される。
ブレークラッチ232は、ミスラッチ232と同様に構
成されておD、アレイ制御ユニット10(第1図)から
のLD BRK LTHINロードプレークラッチ
インタイミング信号に応答して同様に作動する。ブレー
クラッチはIN入力信号をラッチする・のに使用され、
一方、手前のチップからの通信路がテストされて、以下
で述べるように、ワイヤの切断等によって通信路が破壊
されているかどうか判断される。通信路が破壊されてい
る場合には、ブレークラッチ232はBREAK(ブレ
ーク)信号を肯定し、その補数であるN。
成されておD、アレイ制御ユニット10(第1図)から
のLD BRK LTHINロードプレークラッチ
インタイミング信号に応答して同様に作動する。ブレー
クラッチはIN入力信号をラッチする・のに使用され、
一方、手前のチップからの通信路がテストされて、以下
で述べるように、ワイヤの切断等によって通信路が破壊
されているかどうか判断される。通信路が破壊されてい
る場合には、ブレークラッチ232はBREAK(ブレ
ーク)信号を肯定し、その補数であるN。
BRK (ノー・ブレーク)信号を否定する。
BREAK信号はオアゲート24oの入力に接続され、
該ゲートは、BRK OR0UT(ブレツ・オア・ア
ウト)信号を発生する。オアゲート240は、スイッチ
ングチップ上の入力回路211内の同様の回路、又は第
10C図について以下で述べるように、出力ターミナル
グループ回路217(v)からのBRK ORIN(
ブレーク・オア)入力信号を受け取る。オアゲー)24
0は、オア連鎖構成体に接続され、この構成体は、チッ
プが接続された通信路が破壊された場合に照明装置(図
示せず)を付勢するようにこの照明装置を駆動する。
該ゲートは、BRK OR0UT(ブレツ・オア・ア
ウト)信号を発生する。オアゲート240は、スイッチ
ングチップ上の入力回路211内の同様の回路、又は第
10C図について以下で述べるように、出力ターミナル
グループ回路217(v)からのBRK ORIN(
ブレーク・オア)入力信号を受け取る。オアゲー)24
0は、オア連鎖構成体に接続され、この構成体は、チッ
プが接続された通信路が破壊された場合に照明装置(図
示せず)を付勢するようにこの照明装置を駆動する。
N0BRK(ノー・ブレーク)信号がナントゲート24
1に接続され、このゲートには、MISS信号の補数も
接続される。ミス状態が生じるか或いは入力ターミナル
230への通信路が切断された場合には、ナントゲート
240は、BLOCK信号を発生し、この信号は、第1
0B−1図にっいて説明するように、アドレス制御回路
216(V)&ご接続される。簡単に述べると、BLO
CK信号は、これが肯定された時には、入力回路211
に接続されたアドレス制御回路がADR3(V)EN
(u)結合回路イネーブル信号を肯定しないようにする
。
1に接続され、このゲートには、MISS信号の補数も
接続される。ミス状態が生じるか或いは入力ターミナル
230への通信路が切断された場合には、ナントゲート
240は、BLOCK信号を発生し、この信号は、第1
0B−1図にっいて説明するように、アドレス制御回路
216(V)&ご接続される。簡単に述べると、BLO
CK信号は、これが肯定された時には、入力回路211
に接続されたアドレス制御回路がADR3(V)EN
(u)結合回路イネーブル信号を肯定しないようにする
。
第10B−2図について述べるように、スイッチング回
路210(u)の結合回路がDAT (u)データ信号
をデータ出力ライン220に接続できるようにされない
場合には、CHP Missチップミス信号が肯定さ
れる。オアゲート242は、BLOCK信号又はCHP
MISSチップミス信号のいずれかが肯定された時
に、DAT BLKデータブロック信号を肯定するよ
うに付勢される。
路210(u)の結合回路がDAT (u)データ信号
をデータ出力ライン220に接続できるようにされない
場合には、CHP Missチップミス信号が肯定さ
れる。オアゲート242は、BLOCK信号又はCHP
MISSチップミス信号のいずれかが肯定された時
に、DAT BLKデータブロック信号を肯定するよ
うに付勢される。
DAT BLKデータブロック信号の補数はインバー
タ243によって発生され、その出力はアンドゲート2
34に接続される。従って、DATBLKデータブロッ
ク信号が肯定された場合には、アンドゲート234が作
動不能にされ、アンドゲート234がライン230を経
て受け取ったIN入力信号をDAT信号としてライン2
14に接続しないようにする。
タ243によって発生され、その出力はアンドゲート2
34に接続される。従って、DATBLKデータブロッ
ク信号が肯定された場合には、アンドゲート234が作
動不能にされ、アンドゲート234がライン230を経
て受け取ったIN入力信号をDAT信号としてライン2
14に接続しないようにする。
アンドゲート234は、ACK TIME信号が肯定
された時にインバータ245によって作動不能にされ、
これは、メツセージのACK確認ビット(第8B図参照
)が行き光点PEから発生点PEへ転送されることが予
想される時に生じる。
された時にインバータ245によって作動不能にされ、
これは、メツセージのACK確認ビット(第8B図参照
)が行き光点PEから発生点PEへ転送されることが予
想される時に生じる。
ACK TIME信号はアレイ制御ユニット10によ
って発生される。従って、ACK TIME信号が肯
定された時には、アンドゲート234がライン214を
ライン230の信号から分離する。
って発生される。従って、ACK TIME信号が肯
定された時には、アンドゲート234がライン214を
ライン230の信号から分離する。
これに対し、アンドゲートは、ACK TIME信号
が否定された時(これは、確認ビットの時間中以外の時
に生じる)及びDAT BLKデータブロック信号が
肯定されず、結合モジュールがDAT信号を出力データ
ライン220 (V)(W)に結合できるようにされた
ことを指示する時に、ライン230のIN信号をDAT
信号としてライン214に接続できるようにされる。
が否定された時(これは、確認ビットの時間中以外の時
に生じる)及びDAT BLKデータブロック信号が
肯定されず、結合モジュールがDAT信号を出力データ
ライン220 (V)(W)に結合できるようにされた
ことを指示する時に、ライン230のIN信号をDAT
信号としてライン214に接続できるようにされる。
第10A図の他の回路は、2つの機能を果たす。
特に、ACK TIME確認時間信号が肯定された時
に生じるメツセージ確認ビットを転送する時間中に、A
CKビットを表わす信号が入力回路によりライン214
を経て受信される。この確認時間中にライン230を経
て信号を結合するための回路が設けられている。更に、
通信路の′m続性のテストを実行する回路も設けられて
おD、これは、PRRTRIN (L)プリチャージル
ータイン信号(低レベルで肯定)と、DRLOWRTR
IN(L)駆動低ルータイン信号とに応答して行われ、
これら両方の信号は、アレイ制御ユニット10(第1図
)によって発生される。
に生じるメツセージ確認ビットを転送する時間中に、A
CKビットを表わす信号が入力回路によりライン214
を経て受信される。この確認時間中にライン230を経
て信号を結合するための回路が設けられている。更に、
通信路の′m続性のテストを実行する回路も設けられて
おD、これは、PRRTRIN (L)プリチャージル
ータイン信号(低レベルで肯定)と、DRLOWRTR
IN(L)駆動低ルータイン信号とに応答して行われ、
これら両方の信号は、アレイ制御ユニット10(第1図
)によって発生される。
確認ビットの転送時間中に、ACK TIME信号が
肯定され、これによD、アンドゲート234を作動不能
にする。PRRTRIN (L)プリチャージルータイ
ン(低レベルで肯定)信号及びDRLOW RTRI
N (L)駆動低ルータイン(低レベルで肯定)信号は
、両方とも否定され、従って、高電圧レベルにあD、こ
れによD、ナントゲート246及び247の各々の一方
の入力と、ナントゲート250の2つの入力を作動可能
にする。ACK TIME信号は肯定状態であるので
、インバータ245は低レベルの入力信号をナントゲー
ト250の第3入力に接続する。従って、ナントゲート
250の出力は、高電圧レベルとなD、これによD、ア
ンドゲート251を作動可能にし、その出力はライン2
30に接続されている。
肯定され、これによD、アンドゲート234を作動不能
にする。PRRTRIN (L)プリチャージルータイ
ン(低レベルで肯定)信号及びDRLOW RTRI
N (L)駆動低ルータイン(低レベルで肯定)信号は
、両方とも否定され、従って、高電圧レベルにあD、こ
れによD、ナントゲート246及び247の各々の一方
の入力と、ナントゲート250の2つの入力を作動可能
にする。ACK TIME信号は肯定状態であるので
、インバータ245は低レベルの入力信号をナントゲー
ト250の第3入力に接続する。従って、ナントゲート
250の出力は、高電圧レベルとなD、これによD、ア
ンドゲート251を作動可能にし、その出力はライン2
30に接続されている。
この時にACK@認ビットを表わしているライン214
のDAT信号は、インバータ252において補数にされ
、2つの作動可能にされたナントゲート246及び24
7を通して2回反転され、第2のインバータ253にお
いて再び補数にされ、その出力は、アンドゲート251
の第2の入力に接続されている。従って、インバータ2
53によりアンドゲート251に送られた信号は、ライ
ン214上のDAT信号と同じ方向を有している。
のDAT信号は、インバータ252において補数にされ
、2つの作動可能にされたナントゲート246及び24
7を通して2回反転され、第2のインバータ253にお
いて再び補数にされ、その出力は、アンドゲート251
の第2の入力に接続されている。従って、インバータ2
53によりアンドゲート251に送られた信号は、ライ
ン214上のDAT信号と同じ方向を有している。
アンドゲート251はアンドゲート250によって作動
可能にされるので、インバータ253からの信号をライ
ン230に接続する。従って、確認ビット時間中に、A
CK確認ビットを表わしているDAT信号は、ライン2
14からライン230に接続され、即ち、入力回路21
1を経て接続される。
可能にされるので、インバータ253からの信号をライ
ン230に接続する。従って、確認ビット時間中に、A
CK確認ビットを表わしているDAT信号は、ライン2
14からライン230に接続され、即ち、入力回路21
1を経て接続される。
然し乍ら、確認ビット時間以外の時に、ACKTIME
信号が否定される。従って、インバータ245は、高レ
ベルの入力信号をナントゲート250に接続する。ナン
トゲート250への他の入力信号は通常否定され、ひい
ては、高電圧レベルにあるので、ナントゲート250の
出力は低レベルであD、アンドゲート251を作動不能
にする。従って、PRRTRIN (L)プリチャージ
ルータイン(低レベルで肯定)信号及びDRLOW
RTRIN (L)駆動低ルータイン(低レベルで肯定
)信号が否定される限D、確認ビット時間以外の時間中
に、アンドゲート251がインバータ253からの信号
をライン230に接続しないようにされる。
信号が否定される。従って、インバータ245は、高レ
ベルの入力信号をナントゲート250に接続する。ナン
トゲート250への他の入力信号は通常否定され、ひい
ては、高電圧レベルにあるので、ナントゲート250の
出力は低レベルであD、アンドゲート251を作動不能
にする。従って、PRRTRIN (L)プリチャージ
ルータイン(低レベルで肯定)信号及びDRLOW
RTRIN (L)駆動低ルータイン(低レベルで肯定
)信号が否定される限D、確認ビット時間以外の時間中
に、アンドゲート251がインバータ253からの信号
をライン230に接続しないようにされる。
伝達路連続試験を行うのは第10A図の入力回路211
と、以下に第10C図を参照して説明する出力端¥グル
ープとの両方である。
と、以下に第10C図を参照して説明する出力端¥グル
ープとの両方である。
ii、アドレスコントロール回路215と結合回路21
6 第10B−1図と第10B−2図とはアドレスコントロ
ール回路と、一つの結合回路216を備える4個の結合
モジュール216 (0)−216(3)〔一般に参照
数字216(W)で示されている〕を示している。
6 第10B−1図と第10B−2図とはアドレスコントロ
ール回路と、一つの結合回路216を備える4個の結合
モジュール216 (0)−216(3)〔一般に参照
数字216(W)で示されている〕を示している。
a、アドレスコントロール回1W215上に説明したよ
うに、アドレスコントロール回路215は2個のインバ
ータ261と262とを備えるラッチ260を含んでい
る。インバータ261の出力はインバータ262の入力
へ接続されておD、そしてインバータ262の出力はパ
ストランジスタ263へ接続され、このパストランジス
タ263はADR3HOLDアドレスホールドタイミン
グ信号によりオンにされると、インバータ262の出力
信号をラッチ261の入力へ接続する。ADR3HOL
、Dアドレスホールドタイミング信号により制御される
別のパストランジスタ264が、2個のパストランジス
タ265.266へ、そしてインバータ267 (この
インバータはパストランジスタ270を制御する)へ結
合する。
うに、アドレスコントロール回路215は2個のインバ
ータ261と262とを備えるラッチ260を含んでい
る。インバータ261の出力はインバータ262の入力
へ接続されておD、そしてインバータ262の出力はパ
ストランジスタ263へ接続され、このパストランジス
タ263はADR3HOLDアドレスホールドタイミン
グ信号によりオンにされると、インバータ262の出力
信号をラッチ261の入力へ接続する。ADR3HOL
、Dアドレスホールドタイミング信号により制御される
別のパストランジスタ264が、2個のパストランジス
タ265.266へ、そしてインバータ267 (この
インバータはパストランジスタ270を制御する)へ結
合する。
アレー制御ユニット10(第1図)からのENRTRエ
ネーブル ルータ−タイミング信号は、否定されると、
インバータ268を介してトランジスタ269をオンに
する。これがインバータ261の入力にハイの信号を生
じさせる。ルータ−チップが可能化されると、アレー制
御ユニット10はEN RTRエネーブル ルータ−
タイミング信号を主張し、トランジスタ269をオフし
、ハイ入力からインバータ261の入力を隔離する。
ネーブル ルータ−タイミング信号は、否定されると、
インバータ268を介してトランジスタ269をオンに
する。これがインバータ261の入力にハイの信号を生
じさせる。ルータ−チップが可能化されると、アレー制
御ユニット10はEN RTRエネーブル ルータ−
タイミング信号を主張し、トランジスタ269をオフし
、ハイ入力からインバータ261の入力を隔離する。
EN RTRエネーブル ルータ−タイミング信号が
主張された後すぐに、ラッチ260はインバータ261
の入力、そしてインバータ262の出力がハイになるよ
うな状態にある。さらに、ADR3HOLDアドレスホ
ールドタイミング信号が主張される。この状態ではイン
バータ262からのハイ出力信号がパストランジスタ2
65.266をオン、すなわち導通状態とし、そしてイ
ンバータ267によりパストランジスタ270をオフ、
すなわち非導通状態とする。
主張された後すぐに、ラッチ260はインバータ261
の入力、そしてインバータ262の出力がハイになるよ
うな状態にある。さらに、ADR3HOLDアドレスホ
ールドタイミング信号が主張される。この状態ではイン
バータ262からのハイ出力信号がパストランジスタ2
65.266をオン、すなわち導通状態とし、そしてイ
ンバータ267によりパストランジスタ270をオフ、
すなわち非導通状態とする。
IN入力信号(第10A図)に各RT RADRSルー
タ−アドレスビット(第8図参照)を限定するため主張
されるADR3TIME アドレスタイム信号の主張
に応答してパストランジスタ271はオンとされ、イン
バータ233 (第10A図)からのADRSアドレス
信号がトランジスタ271.265を介して結合できる
ようになる。
タ−アドレスビット(第8図参照)を限定するため主張
されるADR3TIME アドレスタイム信号の主張
に応答してパストランジスタ271はオンとされ、イン
バータ233 (第10A図)からのADRSアドレス
信号がトランジスタ271.265を介して結合できる
ようになる。
ADR3TIME信号が主張されティる間ADRSHO
LDアドレスホールド信号が否定され、トランジスタ2
63.264をオフにする。トランジスタ264がオフ
となっている間はトランジスタ265.266そしてイ
ンバータ267はそれらの入力に残っている残留電荷に
よりそれまでの状態に保たれる。しかしながら、ADR
3信号がインバータ261への入力の残存電荷を克服し
、そしてインバータ261がそれの入力でADRSアド
レス信号の補数に相当する信号と結合する。
LDアドレスホールド信号が否定され、トランジスタ2
63.264をオフにする。トランジスタ264がオフ
となっている間はトランジスタ265.266そしてイ
ンバータ267はそれらの入力に残っている残留電荷に
よりそれまでの状態に保たれる。しかしながら、ADR
3信号がインバータ261への入力の残存電荷を克服し
、そしてインバータ261がそれの入力でADRSアド
レス信号の補数に相当する信号と結合する。
この点でパストランジスタ266はそれの残留電荷によ
りオンに維持されるので、それはインバータ262から
の出力信号をライン272へ結合し、このラインはAD
R3NXTアドレスネキスト信号をスイッチング回路2
10 (第9図)内の次ぎのアドレス制御回路215へ
運ぶ。第9図を参照して上に説明したラッチを備えるラ
ッチ回路260に含まれるインバータ261は第9図を
参照して上に説明したインバータとしても使用される。
りオンに維持されるので、それはインバータ262から
の出力信号をライン272へ結合し、このラインはAD
R3NXTアドレスネキスト信号をスイッチング回路2
10 (第9図)内の次ぎのアドレス制御回路215へ
運ぶ。第9図を参照して上に説明したラッチを備えるラ
ッチ回路260に含まれるインバータ261は第9図を
参照して上に説明したインバータとしても使用される。
ADR3TIMEアドレス・タイム信号が発信されてい
る間に、ADRSアドレス信号がハイの状態になってい
る場合には、インバータ261からの出力信号は、アド
レス制御信号がEN RTRエネイブル・ルータ初期化
信号に応じて初期化されているときの状態に保たれてい
ることが望ましい。しかしながら、ADRSアドレス信
号がローの状態にあるときには、インバータ261の入
力信号はローとなD、インバータ262の出力となる。
る間に、ADRSアドレス信号がハイの状態になってい
る場合には、インバータ261からの出力信号は、アド
レス制御信号がEN RTRエネイブル・ルータ初期化
信号に応じて初期化されているときの状態に保たれてい
ることが望ましい。しかしながら、ADRSアドレス信
号がローの状態にあるときには、インバータ261の入
力信号はローとなD、インバータ262の出力となる。
従って、ADR3TIMEアドレス・タイム信号が次に
発信され、かつADR3HOLDアドレス・ホールド信
号が発信されると、インバータ262の出力はロー状態
となる。トランジスタ264は、ADR3HOLDアド
レス・ホールド信号によりオン状態とされると、ロー状
態の出力信号をトランジスタ265および266に送っ
て、それらをオフ状態とするとともに、該出力信号をイ
ンバータ267に送って、トランジスタ270をオン状
態とする。
発信され、かつADR3HOLDアドレス・ホールド信
号が発信されると、インバータ262の出力はロー状態
となる。トランジスタ264は、ADR3HOLDアド
レス・ホールド信号によりオン状態とされると、ロー状
態の出力信号をトランジスタ265および266に送っ
て、それらをオフ状態とするとともに、該出力信号をイ
ンバータ267に送って、トランジスタ270をオン状
態とする。
トランジスタ270がオン状態とされたので、ADRS
アドレス信号は、第9図を参照して、先に説明したよう
に、次のアドレス・制御回路へのADR3NXT信号と
してライン272に供給される。加えて、トランジスタ
265がオフ状態であるので、ADR3TIMEアドレ
ス・タイム信号が次に発信されるときに、ADRSアド
レス信号はインバータ261へのラインがブロックされ
、これによって、ラッチ260にはADRSアドレス信
号が供給されなくなる。ロー状態のADRSアドレス信
号がラッチ260によって受信されたときには、トラン
ジスタ265をオン状態にさせるEN RTRエネイ
ブル・ルータ初期化信号が発信されるまで、該ラッチ2
60は、ADRSアドレス信号が供給されない状態が保
たれるのが望ましい。トランジスタ262の出力は、N
ORゲート273の一つの入力に接続されている。回路
がレジデントする(第8B図参照)スイッチ・チップに
より不作用とされる4つのRTRADRSビットに対応
するADR3TIMEアドレス・タイム信′号が発信さ
れる毎に、4つの連続して発信される信号(すなわち、
高電圧レベルにおける信号)を、トランジスタ265を
介してラッチ260が受けたとき、インバータ261か
らの出力信号は、低電圧状態となる。入力回路211
(第10A図)からのBLOCK信号が発信された(低
電圧状態で)とき、NORゲート273が付勢されて、
第9図を参照して、上述したADR3(v)EN (u
)エネイブリング信号に該当する(ハイ状態の)ADR
3ENNエイブリング信号を通す。
アドレス信号は、第9図を参照して、先に説明したよう
に、次のアドレス・制御回路へのADR3NXT信号と
してライン272に供給される。加えて、トランジスタ
265がオフ状態であるので、ADR3TIMEアドレ
ス・タイム信号が次に発信されるときに、ADRSアド
レス信号はインバータ261へのラインがブロックされ
、これによって、ラッチ260にはADRSアドレス信
号が供給されなくなる。ロー状態のADRSアドレス信
号がラッチ260によって受信されたときには、トラン
ジスタ265をオン状態にさせるEN RTRエネイ
ブル・ルータ初期化信号が発信されるまで、該ラッチ2
60は、ADRSアドレス信号が供給されない状態が保
たれるのが望ましい。トランジスタ262の出力は、N
ORゲート273の一つの入力に接続されている。回路
がレジデントする(第8B図参照)スイッチ・チップに
より不作用とされる4つのRTRADRSビットに対応
するADR3TIMEアドレス・タイム信′号が発信さ
れる毎に、4つの連続して発信される信号(すなわち、
高電圧レベルにおける信号)を、トランジスタ265を
介してラッチ260が受けたとき、インバータ261か
らの出力信号は、低電圧状態となる。入力回路211
(第10A図)からのBLOCK信号が発信された(低
電圧状態で)とき、NORゲート273が付勢されて、
第9図を参照して、上述したADR3(v)EN (u
)エネイブリング信号に該当する(ハイ状態の)ADR
3ENNエイブリング信号を通す。
従って、4つのRTRADRSビットを規定する4つの
連続して発信されるA D RS TIMEアドレス
・タイム・エネイブリング信号の間に、アドレス制御回
路215がADRSアドレス信号を受けた場合や、BL
OCK信号を打ち消す作用をなす、Pプロトコールピッ
ト(第8B図)が受けられた場合には、ADR5ENア
ドレス・エネイブリング信号が発信される。
連続して発信されるA D RS TIMEアドレス
・タイム・エネイブリング信号の間に、アドレス制御回
路215がADRSアドレス信号を受けた場合や、BL
OCK信号を打ち消す作用をなす、Pプロトコールピッ
ト(第8B図)が受けられた場合には、ADR5ENア
ドレス・エネイブリング信号が発信される。
b、カップリング回路216
カップリング回路216は、第10図B−1および第1
0図B−2に記載された4つのカップリングモジュール
216(0)乃至216(3)を含んでいる。カップリ
ングモジュール216(0)第10図B−1に、その他
のカップリングモジュールは第10図B−2に開示され
ている。上記の4つのカップリングモジュールは同じも
のであるので、カップリングモジュール216(0)の
みを詳細に説明する。第10図B−1を示したように、
カップリングモジュール216(0)は、アドレス制御
回路21・5からのADR5ENアドレス・エネイブリ
ング信号、およびGRP ENo 1N(L)グル
ープ・エネイブル信号(ロー状態にあD、第9図を参照
して説明したGRP(V)EN (w)グループ・エネ
イブリング信号に該当する)を受ける。ADR3ENア
ドレス・エネイブル信号がハイ状態で発生されているが
、GRP EN OIN(L)グループ・エネイブ
ル信号がロー状態のときには、ANDゲート280が付
勢されて、第10A図からのDAT信号を出力データラ
イン220 (V)(0)に供給するトランジスタ28
1をオン状態とする。
0図B−2に記載された4つのカップリングモジュール
216(0)乃至216(3)を含んでいる。カップリ
ングモジュール216(0)第10図B−1に、その他
のカップリングモジュールは第10図B−2に開示され
ている。上記の4つのカップリングモジュールは同じも
のであるので、カップリングモジュール216(0)の
みを詳細に説明する。第10図B−1を示したように、
カップリングモジュール216(0)は、アドレス制御
回路21・5からのADR5ENアドレス・エネイブリ
ング信号、およびGRP ENo 1N(L)グル
ープ・エネイブル信号(ロー状態にあD、第9図を参照
して説明したGRP(V)EN (w)グループ・エネ
イブリング信号に該当する)を受ける。ADR3ENア
ドレス・エネイブル信号がハイ状態で発生されているが
、GRP EN OIN(L)グループ・エネイブ
ル信号がロー状態のときには、ANDゲート280が付
勢されて、第10A図からのDAT信号を出力データラ
イン220 (V)(0)に供給するトランジスタ28
1をオン状態とする。
肯定的に発生された(低い)GRP EN 0IN
(L)グループ・イネーブル・イン信号は、インバータ
282によって反転されてナンド・ゲート283の一方
の入力を可能化する。ナンド−・ゲート283の第2の
入力は、インバータ284からのADR3ENアドレス
・イネーブル信号の補数である。ADR3EN信号が肯
定的に発生されるならば、インバータ284からの出力
信号が否定される。後述するように、ナンド・ゲート2
83への入力信号がこのような状態にある場合、ナンド
・ゲート283は、高い(否定された)GRP EN
O0UT(L)グループ・イネーブル・アウト(肯
定的に発生された低い)出力信号を発生する。この出力
信号は、データ出力ライン220 (v)(0)に接続
された相続くカップリング・モジュールがデータ信号を
そのデータラインに結合するのを禁止する。
(L)グループ・イネーブル・イン信号は、インバータ
282によって反転されてナンド・ゲート283の一方
の入力を可能化する。ナンド−・ゲート283の第2の
入力は、インバータ284からのADR3ENアドレス
・イネーブル信号の補数である。ADR3EN信号が肯
定的に発生されるならば、インバータ284からの出力
信号が否定される。後述するように、ナンド・ゲート2
83への入力信号がこのような状態にある場合、ナンド
・ゲート283は、高い(否定された)GRP EN
O0UT(L)グループ・イネーブル・アウト(肯
定的に発生された低い)出力信号を発生する。この出力
信号は、データ出力ライン220 (v)(0)に接続
された相続くカップリング・モジュールがデータ信号を
そのデータラインに結合するのを禁止する。
アドレス制御回路215からのADR3ENアドレス・
イネーブル信号が否定されるとき、GRP EN
O0UT(L)グループ・イネーブル・アウト信号は、
GRP EN OIN(L)グループ・イネーブル
・イン信号と同じ状態である。ADR3ENアドレス・
イネーブル信号が否定される場合には、アンド・ゲート
280が不能化され、トランジスタ281がオフ状態に
維持される。従って、トランジスタ281は、DAT信
号がデータライン220 (v)(0)へ結合されない
ようにする。同時に、否定されたADR3EN信号は、
インバータ284によって高い電圧状態へと反転され、
これによD、ナンド・ゲート283の一方の入力が可能
化される。
イネーブル信号が否定されるとき、GRP EN
O0UT(L)グループ・イネーブル・アウト信号は、
GRP EN OIN(L)グループ・イネーブル
・イン信号と同じ状態である。ADR3ENアドレス・
イネーブル信号が否定される場合には、アンド・ゲート
280が不能化され、トランジスタ281がオフ状態に
維持される。従って、トランジスタ281は、DAT信
号がデータライン220 (v)(0)へ結合されない
ようにする。同時に、否定されたADR3EN信号は、
インバータ284によって高い電圧状態へと反転され、
これによD、ナンド・ゲート283の一方の入力が可能
化される。
GRP EN OIN(L)グループ・イネーブル
・イン信号が肯定的に発生される(低い)ならば、イン
バータ282はI、高い信号をナンド・ゲート283の
他方の入力へ結合する。それら入力信号がこのような状
態にある場合には、ナンド・ゲート283は、GRP
EN O0UT(L)グループ・イネーブル・アウ
ト信号を肯定的に発生し、別のスイッチング回路210
(第9図参照)における別のカップリング・モジュー
ル216がデータライン220 (v) (0)を
使用できるようにする。
・イン信号が肯定的に発生される(低い)ならば、イン
バータ282はI、高い信号をナンド・ゲート283の
他方の入力へ結合する。それら入力信号がこのような状
態にある場合には、ナンド・ゲート283は、GRP
EN O0UT(L)グループ・イネーブル・アウ
ト信号を肯定的に発生し、別のスイッチング回路210
(第9図参照)における別のカップリング・モジュー
ル216がデータライン220 (v) (0)を
使用できるようにする。
一方、GRP EN OIN(L)グループ・イネ
ーブル・イン信号が否定される(高い)ならば、インバ
ータ282は、低い入力信号をナンド・ゲート283へ
結合させ、そのナンド・ゲートを可能化して、高い、す
なわち否定されたGRPEN O0UT(L)グルー
プ・イネーブル信号を送信できるようにする。従って、
ADR3ENアドレス・イネーブル信号か否定されると
きには、データライン220 (v)(0)へ接続され
た相続くカップリング・モジュールへのGRPEN
0 0UT(L)グループ・イネーブル・アウト信号の
肯定的に発生されたまたは否定された状態は、受信され
たGRP EN OIN(L)グループ・イネーブ
ル・イン信号の状態と同じである。
ーブル・イン信号が否定される(高い)ならば、インバ
ータ282は、低い入力信号をナンド・ゲート283へ
結合させ、そのナンド・ゲートを可能化して、高い、す
なわち否定されたGRPEN O0UT(L)グルー
プ・イネーブル信号を送信できるようにする。従って、
ADR3ENアドレス・イネーブル信号か否定されると
きには、データライン220 (v)(0)へ接続され
た相続くカップリング・モジュールへのGRPEN
0 0UT(L)グループ・イネーブル・アウト信号の
肯定的に発生されたまたは否定された状態は、受信され
たGRP EN OIN(L)グループ・イネーブ
ル・イン信号の状態と同じである。
ADR3ENアドレス・イネーブル信号が肯定的に発生
されるが、GRP EN OIN(L)グループ・
イネーブル信号が否定される(高い)ならば、アンド・
ゲート285が、ENl イネーブル信号を肯定的に発
生するように付勢される。その信号は、カップリング・
モジュール216(1)に結合され、そのカップリング
・モジュールによって、カップリング・モジュール21
6(0)がADR3ENアドレス・イネーブル信号が使
用するのと同じような仕方で使用される。GRP E
N OIN(L)グループ・イネーブル信号が肯定的
に発生される(低い)ならば、アンド・ゲート285が
不能化され、EN1イネーブル信号が否定される。従っ
て分かるように、カップリング・モジュール216(w
)が、アドレス制御回路215からのADR3ENアド
レス・イネーブル信号によって、または、否定されたG
RP EN W IN(L)グループ・イネーブ
ル信号によって各データライン220(v)(w)への
DATデータ信号の結合が禁止される場合には、ENW
(Wは、1または2)によって可能化されるならば、そ
れは、EN W(Wは、1.2または3)を肯定的に
発生し、右の次のカップリング・モジュールを可能化す
る。
されるが、GRP EN OIN(L)グループ・
イネーブル信号が否定される(高い)ならば、アンド・
ゲート285が、ENl イネーブル信号を肯定的に発
生するように付勢される。その信号は、カップリング・
モジュール216(1)に結合され、そのカップリング
・モジュールによって、カップリング・モジュール21
6(0)がADR3ENアドレス・イネーブル信号が使
用するのと同じような仕方で使用される。GRP E
N OIN(L)グループ・イネーブル信号が肯定的
に発生される(低い)ならば、アンド・ゲート285が
不能化され、EN1イネーブル信号が否定される。従っ
て分かるように、カップリング・モジュール216(w
)が、アドレス制御回路215からのADR3ENアド
レス・イネーブル信号によって、または、否定されたG
RP EN W IN(L)グループ・イネーブ
ル信号によって各データライン220(v)(w)への
DATデータ信号の結合が禁止される場合には、ENW
(Wは、1または2)によって可能化されるならば、そ
れは、EN W(Wは、1.2または3)を肯定的に
発生し、右の次のカップリング・モジュールを可能化す
る。
しかしながら、もし、カップリング・モジュール216
(W)がADR8ENアドレス・イネーブル信号または
EN Wイネ−゛プル信号およびGRP EN
W IN(L)グループ・イネーブル信号の両者によ
って可能されるならば、それは、E、N W信号を否
定し、右の次のカップリング・モジュールを可能化する
。
(W)がADR8ENアドレス・イネーブル信号または
EN Wイネ−゛プル信号およびGRP EN
W IN(L)グループ・イネーブル信号の両者によ
って可能されるならば、それは、E、N W信号を否
定し、右の次のカップリング・モジュールを可能化する
。
また、第10B−1図および第10B−2図には、デー
タライy220 (v)(0)から220(V)(3)
を終端し、カップリング・モジュールがその関連したD
ATデータ信号をデータラインに結合しないな゛らば、
これらのラインの信号の電圧レベルが浮動しないように
する回路が示されている。データライン220 (V)
(0)に関連した最後のカンプリング・モジュール21
6(0)からのGRP EN W 0UT(L)
グループ・イネーブル・アウト信号が肯定的に発生され
るならば、すなわち、低い電圧状態にあるならば、イン
バータ290がトランジスタ291を付勢し、それによ
D、グランド・レベル信号がデータライン220 (v
)(0)に現れるようにされる。このグランド・レベル
信号は、ルーチンク回路網における次のスイッチング・
チップに結合されるか、または、PEチップのルーチッ
プ回路網入力端子に結合される。そのグランド・レベル
信号は、Pプロトコル・ビット・タイム中に否定された
信号を与え、ミス・ラッチ231が入力回路211にて
セットされるようにする。
タライy220 (v)(0)から220(V)(3)
を終端し、カップリング・モジュールがその関連したD
ATデータ信号をデータラインに結合しないな゛らば、
これらのラインの信号の電圧レベルが浮動しないように
する回路が示されている。データライン220 (V)
(0)に関連した最後のカンプリング・モジュール21
6(0)からのGRP EN W 0UT(L)
グループ・イネーブル・アウト信号が肯定的に発生され
るならば、すなわち、低い電圧状態にあるならば、イン
バータ290がトランジスタ291を付勢し、それによ
D、グランド・レベル信号がデータライン220 (v
)(0)に現れるようにされる。このグランド・レベル
信号は、ルーチンク回路網における次のスイッチング・
チップに結合されるか、または、PEチップのルーチッ
プ回路網入力端子に結合される。そのグランド・レベル
信号は、Pプロトコル・ビット・タイム中に否定された
信号を与え、ミス・ラッチ231が入力回路211にて
セットされるようにする。
既に説明したように、第9図および第1OAないしIO
C図を参照して述べたスイッチング・チップによっても
クロスバ−・スイッチングを形成することが可能であD
、従ってこれらのチップはクロスバ−・スイッチング・
ステージ203(第8A図)においては有用である。こ
のクロスバ−・スイッチングは、グループ・イネ−ブリ
ング信号GRP EN OIN(L)がアウトプッ
ト・ターミナル・グループによって発生され、他の信号
、すなわちGRP EN I IN(L)からG
RP EN 3 1N(L)までのグループ・イネ
−ブリング信号が反転した場合に行われる。
C図を参照して述べたスイッチング・チップによっても
クロスバ−・スイッチングを形成することが可能であD
、従ってこれらのチップはクロスバ−・スイッチング・
ステージ203(第8A図)においては有用である。こ
のクロスバ−・スイッチングは、グループ・イネ−ブリ
ング信号GRP EN OIN(L)がアウトプッ
ト・ターミナル・グループによって発生され、他の信号
、すなわちGRP EN I IN(L)からG
RP EN 3 1N(L)までのグループ・イネ
−ブリング信号が反転した場合に行われる。
C,アウトプット・ターミナル・グループアウトプット
・データライン220 (v)(w)のそれぞれには
、(第9図の)アウトプット・ターミナル・グループ2
17(W)内に、アウトプット回路(V)(W)が付設
されている。一つのアウトプット・データラインに付設
したアウトプット・ターミナル、グループ内の回路につ
いては第10C図を参照して次に述べる。
・データライン220 (v)(w)のそれぞれには
、(第9図の)アウトプット・ターミナル・グループ2
17(W)内に、アウトプット回路(V)(W)が付設
されている。一つのアウトプット・データラインに付設
したアウトプット・ターミナル、グループ内の回路につ
いては第10C図を参照して次に述べる。
第10C図を参照すると、アウトプット・データライン
はインバータ300に接続されておD、DATA O
UT信号を反転させNANDゲート301の一方の入力
側に供給する。NANDゲートは、(ローレベルにされ
た)プリチャージ・ルータアウト信号PRRTROUT
(L)によって制御される。この信号は、以下に述べ
る通信パスの連続性試験の際に使用される。プリチャー
ジ・ルータアウト信号PRRTROUT (L)は、通
常時、すなわち高電圧レベルにおいては反転されておD
、この状態においては、NANDゲ−)301のアウト
プット信号はD E T A OUT信号と同一とな
っている。
はインバータ300に接続されておD、DATA O
UT信号を反転させNANDゲート301の一方の入力
側に供給する。NANDゲートは、(ローレベルにされ
た)プリチャージ・ルータアウト信号PRRTROUT
(L)によって制御される。この信号は、以下に述べ
る通信パスの連続性試験の際に使用される。プリチャー
ジ・ルータアウト信号PRRTROUT (L)は、通
常時、すなわち高電圧レベルにおいては反転されておD
、この状態においては、NANDゲ−)301のアウト
プット信号はD E T A OUT信号と同一とな
っている。
NANDゲート301の出力側は第2のNANDゲート
302に接続されておD、このNANDゲートは(ロー
レベルにされた)ドライブ・ロー・ルータアウト信号D
RLOW RTR0UT(L)によって制御される。
302に接続されておD、このNANDゲートは(ロー
レベルにされた)ドライブ・ロー・ルータアウト信号D
RLOW RTR0UT(L)によって制御される。
この信号もまた、通信パス連続性試験の際に使用される
。ドライブ・ロー・ルータアウト信号DRLOW R
TROUT (L)もまた通常時には反転されておD、
従ってNANDゲートの出力の反転信号にあたる出力信
号となっている。NANDゲート302の出力信号は再
びインバータ303で反転される。
。ドライブ・ロー・ルータアウト信号DRLOW R
TROUT (L)もまた通常時には反転されておD、
従ってNANDゲートの出力の反転信号にあたる出力信
号となっている。NANDゲート302の出力信号は再
びインバータ303で反転される。
このインバータによって、データ・ネクスト・チップ・
アウトプット信号DATA NXT CHPが出力
ライン304に供給される。出力ライ−ン304は、次
のスイッチング・ステージあるいはPEチップの対のル
ータ入力側に接続されている。
アウトプット信号DATA NXT CHPが出力
ライン304に供給される。出力ライ−ン304は、次
のスイッチング・ステージあるいはPEチップの対のル
ータ入力側に接続されている。
プリチャージ・ルータアウト信号PRRTROUT (
L)およびドライブ・ロー・ルータアウト信号DRLO
W RTROUT (L)が反転されている間は、イ
ンバータ303によって生成されるデータ・ネクスト・
チップ・アウトプット信号DATA NXT CH
Pは、インバータ300へ入力されるDATA OU
T信号に一致している。
L)およびドライブ・ロー・ルータアウト信号DRLO
W RTROUT (L)が反転されている間は、イ
ンバータ303によって生成されるデータ・ネクスト・
チップ・アウトプット信号DATA NXT CH
Pは、インバータ300へ入力されるDATA OU
T信号に一致している。
出力ライン304はブレイク・ラッチ305にも接続さ
れている。このブレイク・ラックは(第10A図の)ブ
レイク・ラック232と同様に構成されておD、ライン
304からの信号と、アレイ・コントロールユニット1
0(第1図)からのロードプレイクラッチ・アウト・タ
イミング信号LD BRK LTHOUTに応答し
て作動する。ブレイクラッチ305は、以下に述べる通
信バスの連続性試験の際に使用される。通信バスが中断
していない場合には、ブレイクラッチ305によって(
ローレベルの)ノー・ブレイクアウト信号No BR
K OUT (L)が発生し、これによってORゲー
ト306の一方の入力がイネーブルとなる。このORゲ
ート306はまた、アウトプット・ドライバー・ディス
イネーブル信号DRV DISによってもイネーブル
になる。この信号は、(第2図の)ルーチップ・ネット
ワーク30を通る通信バスを制御するアレイ・プロセッ
サ内の他の回路(図示せず)から供給される。
れている。このブレイク・ラックは(第10A図の)ブ
レイク・ラック232と同様に構成されておD、ライン
304からの信号と、アレイ・コントロールユニット1
0(第1図)からのロードプレイクラッチ・アウト・タ
イミング信号LD BRK LTHOUTに応答し
て作動する。ブレイクラッチ305は、以下に述べる通
信バスの連続性試験の際に使用される。通信バスが中断
していない場合には、ブレイクラッチ305によって(
ローレベルの)ノー・ブレイクアウト信号No BR
K OUT (L)が発生し、これによってORゲー
ト306の一方の入力がイネーブルとなる。このORゲ
ート306はまた、アウトプット・ドライバー・ディス
イネーブル信号DRV DISによってもイネーブル
になる。この信号は、(第2図の)ルーチップ・ネット
ワーク30を通る通信バスを制御するアレイ・プロセッ
サ内の他の回路(図示せず)から供給される。
アウトプット・ドライバー・ディスイネーブル信号DR
V DISが(ローレベル)に反転し、ノー・ブレイク
アウト信号NOBRK OUTがローレベルとされて
いる場合には、ORゲート306からグループ・イネー
ブル信号GRPENW (L)が発生して、この信号が
第10B−1図および第10B−2図に示すカップリン
グ・モジュールに供給される。ノー・ブレイクアウト信
号No BRK OUT (L)はまたORゲート
307にも供給される。このORゲートは、(第10A
図の)入力回路211を参照して説明したORゲート2
40と同様に機能する。
V DISが(ローレベル)に反転し、ノー・ブレイク
アウト信号NOBRK OUTがローレベルとされて
いる場合には、ORゲート306からグループ・イネー
ブル信号GRPENW (L)が発生して、この信号が
第10B−1図および第10B−2図に示すカップリン
グ・モジュールに供給される。ノー・ブレイクアウト信
号No BRK OUT (L)はまたORゲート
307にも供給される。このORゲートは、(第10A
図の)入力回路211を参照して説明したORゲート2
40と同様に機能する。
ACK承認ビット時間(第8A図)以外の時間の間に、
ACKタイム信号は、否定される。ACKタイム信号が
否定されると、アンドゲート310 ゛は無力にさ
れ、出力ライン304からデータライン220 (v)
(w)を分離している。しかしながら、ACKタイム信
号が主張されると、アンドゲート310は、下流回路、
次のスイッチングステージ(第8A図)におけるスイッ
チングチップ、又はPEチップから受け取られる信号を
データライン220 (V)(W)に結合するのを可能
にされる。第10B−1図を参照して、トランジスタ2
81は、アンドゲート280への印加によりうイン21
4(第10A図)からのDATデータ信号をデータライ
ン220 (V)(0)に結合するのを可能にされる
と、ライン220 (v)(0)から逆方向でACK承
認ビットを示す信号をライン214に結合するのも可能
であることを認められたい。
ACKタイム信号は、否定される。ACKタイム信号が
否定されると、アンドゲート310 ゛は無力にさ
れ、出力ライン304からデータライン220 (v)
(w)を分離している。しかしながら、ACKタイム信
号が主張されると、アンドゲート310は、下流回路、
次のスイッチングステージ(第8A図)におけるスイッ
チングチップ、又はPEチップから受け取られる信号を
データライン220 (V)(W)に結合するのを可能
にされる。第10B−1図を参照して、トランジスタ2
81は、アンドゲート280への印加によりうイン21
4(第10A図)からのDATデータ信号をデータライ
ン220 (V)(0)に結合するのを可能にされる
と、ライン220 (v)(0)から逆方向でACK承
認ビットを示す信号をライン214に結合するのも可能
であることを認められたい。
もし、GRP EN N(L)グループ可能信号が
否定されると(すなわち、高い電圧状態で)、トランジ
スタ313は、ターンオンされる。ACKタイムタイミ
ング信号が否定されている間に、インバータ312は、
また、他のトランジスタ311をターンオンする。トラ
ンジスタ311及び313は、ライン220 (v)
(w)と、説明文VSSにより示されるグランドレ
ベル信号と、の間で直列に結合される。それゆえ、2つ
のトランジスタがターンオンされると、グランドレベル
信号は、データライン220 (v)(w)上の正しい
位置にあD、この結果、GRP EN N(L)グ
ループ可能信号が、カップリングモジュール216(v
)(w)がDATデータ信号をデータラインに結合する
のを禁止している間に、データライン上の信号の電圧レ
ベルは、フロートしない。ACKタイム承認タイミング
信号が主張されると、インバータ312は、トランジス
タ311をターンオフさせ、このトランジスタ311は
、データライン220 (V)(W)をグランドレベル
信号から分離する。
否定されると(すなわち、高い電圧状態で)、トランジ
スタ313は、ターンオンされる。ACKタイムタイミ
ング信号が否定されている間に、インバータ312は、
また、他のトランジスタ311をターンオンする。トラ
ンジスタ311及び313は、ライン220 (v)
(w)と、説明文VSSにより示されるグランドレ
ベル信号と、の間で直列に結合される。それゆえ、2つ
のトランジスタがターンオンされると、グランドレベル
信号は、データライン220 (v)(w)上の正しい
位置にあD、この結果、GRP EN N(L)グ
ループ可能信号が、カップリングモジュール216(v
)(w)がDATデータ信号をデータラインに結合する
のを禁止している間に、データライン上の信号の電圧レ
ベルは、フロートしない。ACKタイム承認タイミング
信号が主張されると、インバータ312は、トランジス
タ311をターンオフさせ、このトランジスタ311は
、データライン220 (V)(W)をグランドレベル
信号から分離する。
d、連絡経路連続性テスト
述べられたように、第10A図に描かれた入力回路21
I、及び、第10C図に描かれた出力回路217 (
v) (w)は、スイッチングチップの間で連絡経路
連続性テストを実行し、及び、連絡経路の連続性におい
て中断がある場合には伝送を禁止する回路を含む。第1
0A、IOC図を参照して、テストは、3つのステージ
にて実行され、各ステージは、タイミング信号によって
初期化される。第1に、連絡ライン、すなわち、ライン
230、または、ライン304は(ライン304は、次
のステージのスイッチングチップ内のライン230に対
応していることを認められたい)、入力回路211又は
出力回路によって高い電圧レベルに予め充電される。こ
れは、もし予充電作用が入力回路211によって実行さ
れるならば、PRRTRIN (L)予充電ルータ(r
outer )イン(ロー)信号に応答して、起こD、
あるいは、もし予充電作用が出力回路によって実行され
るならば、PRRTROUT (L)予充電ルータ(r
outer )アウト(ロー)信号に応答して、起こる
。
I、及び、第10C図に描かれた出力回路217 (
v) (w)は、スイッチングチップの間で連絡経路
連続性テストを実行し、及び、連絡経路の連続性におい
て中断がある場合には伝送を禁止する回路を含む。第1
0A、IOC図を参照して、テストは、3つのステージ
にて実行され、各ステージは、タイミング信号によって
初期化される。第1に、連絡ライン、すなわち、ライン
230、または、ライン304は(ライン304は、次
のステージのスイッチングチップ内のライン230に対
応していることを認められたい)、入力回路211又は
出力回路によって高い電圧レベルに予め充電される。こ
れは、もし予充電作用が入力回路211によって実行さ
れるならば、PRRTRIN (L)予充電ルータ(r
outer )イン(ロー)信号に応答して、起こD、
あるいは、もし予充電作用が出力回路によって実行され
るならば、PRRTROUT (L)予充電ルータ(r
outer )アウト(ロー)信号に応答して、起こる
。
連絡ラインが予充電された後、他の回路は(すなわち、
もし入力回路211がラインを予充電するならば出力回
路、あるいは、もし出力回路がラインを予充電するなら
ば入力回路211)、信号を連絡ライン上に配置し、こ
の信号は、ラインを低い電圧状態に駆動する。これは、
DRLOWRTRIN (L)駆動低ルータ(rout
er )イン(ロー)信号に応答して、起こD、あるい
は、DRLOW RTROUT (L)駆動低ルータ
(router )アウト(ロー)信号に応答して、起
こる。最後に、ラインを初期に予め充電する回路内のブ
レークラッチ232又は305は、LDBRK LT
HIN信号によD、あるいは、LD BRK LT
HOUT信号によD、可能にされ、連絡ライン上の信号
の状態をラッチする。
もし入力回路211がラインを予充電するならば出力回
路、あるいは、もし出力回路がラインを予充電するなら
ば入力回路211)、信号を連絡ライン上に配置し、こ
の信号は、ラインを低い電圧状態に駆動する。これは、
DRLOWRTRIN (L)駆動低ルータ(rout
er )イン(ロー)信号に応答して、起こD、あるい
は、DRLOW RTROUT (L)駆動低ルータ
(router )アウト(ロー)信号に応答して、起
こる。最後に、ラインを初期に予め充電する回路内のブ
レークラッチ232又は305は、LDBRK LT
HIN信号によD、あるいは、LD BRK LT
HOUT信号によD、可能にされ、連絡ライン上の信号
の状態をラッチする。
もし低い信号がブレークラッチに達すると、連絡ライン
は、連続であD、ブレークラッチは、N0BRK I
N、あるいは、No BRK OUTのノーブレー
ク信号を主張する。一方、もし低い信号がブレークラッ
チに達するのに失敗すると、連絡経路は、吊断され、そ
れで、No BRKIN、あるいは、No BRK
OUT信号は、否定される。テストは、連絡経路の
両端で入力回路211及び出力回路の両者により実行さ
れ、この結果、両回路内のブレークラッチは、適切にそ
の状態が調整され得る。
は、連続であD、ブレークラッチは、N0BRK I
N、あるいは、No BRK OUTのノーブレー
ク信号を主張する。一方、もし低い信号がブレークラッ
チに達するのに失敗すると、連絡経路は、吊断され、そ
れで、No BRKIN、あるいは、No BRK
OUT信号は、否定される。テストは、連絡経路の
両端で入力回路211及び出力回路の両者により実行さ
れ、この結果、両回路内のブレークラッチは、適切にそ
の状態が調整され得る。
次の記載において、出力線304は、入力線230の他
端として得られる。別の表現を用いれば、入力回路21
1は、第10C図の出力回路から次のスイッチング段に
ある。この背景をもとに、第10A図及び第10C図に
ついて説明する。
端として得られる。別の表現を用いれば、入力回路21
1は、第10C図の出力回路から次のスイッチング段に
ある。この背景をもとに、第10A図及び第10C図に
ついて説明する。
(低)信号レベルのプリチャージルータPRRTRIN
(L)が(低)レベルになると、NANDゲート24
6の出力信号は高レベルになる。(低)信号レベルの駆
動低レベルルータDRLOW RTRI N (L)
が否定される(すなわち、高レベルになる)と、NAN
Dゲート247は低レベル信号をインバータ253に供
給し、このインバータ出力は、高レベルになD、そして
ANDゲート251の一方の入力端子に与えられる。
(L)が(低)レベルになると、NANDゲート24
6の出力信号は高レベルになる。(低)信号レベルの駆
動低レベルルータDRLOW RTRI N (L)
が否定される(すなわち、高レベルになる)と、NAN
Dゲート247は低レベル信号をインバータ253に供
給し、このインバータ出力は、高レベルになD、そして
ANDゲート251の一方の入力端子に与えられる。
(低)信号レベルのプリチャージルータPRRTRIN
(L)が低レベルになると、NANDゲート250も高
レベル信号をANDゲート251の第2の入力に供給す
る。結果として、ANDゲ−)251は付勢されて、リ
ード線230を高電圧レベルにする。
(L)が低レベルになると、NANDゲート250も高
レベル信号をANDゲート251の第2の入力に供給す
る。結果として、ANDゲ−)251は付勢されて、リ
ード線230を高電圧レベルにする。
第10C図の出力回路303は、リード線304に低レ
ベル信号を与える。駆動低レベルルータ出力(低レベル
)信号DRLOW RTR0UT(L)が低レベルに
なるとき、この状態が生じる。
ベル信号を与える。駆動低レベルルータ出力(低レベル
)信号DRLOW RTR0UT(L)が低レベルに
なるとき、この状態が生じる。
この場合、NANDゲート302は高レベル信号を送出
し、この高レベル信号は、インバータ303によって低
レベル信号に反転される。
し、この高レベル信号は、インバータ303によって低
レベル信号に反転される。
第10A図に戻D、第10C図の出力回路からの信号が
入力回路に達っしたとき、LD BRKTLHIN信
号によってブレークラッチ回路232が可能化される。
入力回路に達っしたとき、LD BRKTLHIN信
号によってブレークラッチ回路232が可能化される。
入力回路211と出力回路との間の通信線が遮断されな
ければ、リード線230の信号は、低電圧レベルであD
、ブレークラッチ回路によって反転され、信号にブレー
クのない(高レベルの)No BRK INを与え
る。
ければ、リード線230の信号は、低電圧レベルであD
、ブレークラッチ回路によって反転され、信号にブレー
クのない(高レベルの)No BRK INを与え
る。
他方、もし通信路が遮断されると、インバータ303か
らの低レベル信号がブレークラッチ回路に達っしない。
らの低レベル信号がブレークラッチ回路に達っしない。
代わりに、リード′1IA230の信号が高レベルにな
D、そして反転されて信号にブレークのない(低レベル
の)No BRK INを形成する。
D、そして反転されて信号にブレークのない(低レベル
の)No BRK INを形成する。
第10C図の出力回路のブレークラッチ回路305を負
荷するために、同じような動作が行なわれる。特に、プ
リチャージルータ出力(低レベル)信号PRRTROU
T (L)が(低レベル)になると、NANDゲート3
01の出力は高レベルになる。駆動低レベルルータ出力
(低レベル)信号が否定される(すなわち、高レベルに
なる)ので、NANDゲート302は、低レベル信号を
インバータ303に供給する。更にこのインバータ30
3は、高レベル信号に反転してリード線304をプリチ
ャージする。
荷するために、同じような動作が行なわれる。特に、プ
リチャージルータ出力(低レベル)信号PRRTROU
T (L)が(低レベル)になると、NANDゲート3
01の出力は高レベルになる。駆動低レベルルータ出力
(低レベル)信号が否定される(すなわち、高レベルに
なる)ので、NANDゲート302は、低レベル信号を
インバータ303に供給する。更にこのインバータ30
3は、高レベル信号に反転してリード線304をプリチ
ャージする。
その後第10A図の入力回路は、リード線230に低レ
ベル信号を与える。(低レベル)信号の駆動像L/ ヘ
アL/ JL/−タDRLOW RTRIN(L)が
駆動されるときに、この状態が生じる。
ベル信号を与える。(低レベル)信号の駆動像L/ ヘ
アL/ JL/−タDRLOW RTRIN(L)が
駆動されるときに、この状態が生じる。
そのとき、NANDゲート247は高レベル信号を送出
し、この信号は、インバータ253によって低電圧レベ
ルに反転される。このインバータ253からの低レベル
信号でANDゲート251が不能化され、低レベル信号
がリード線230上に生ずる。
し、この信号は、インバータ253によって低電圧レベ
ルに反転される。このインバータ253からの低レベル
信号でANDゲート251が不能化され、低レベル信号
がリード線230上に生ずる。
再び、第10C図について説明する。第10A図の入力
回路からの信号が出力回路に到達すると、LD BR
K LTHOUT信号が付勢されて、ブレークラッチ
305が可能化される。入力回路211と出力回路との
間の通信線が遮断されてしまうならば、リード線304
の信号は、低電圧レベルであD、ブレークラッチ回路3
05によって反転され、更に(高レベルの)ブレークア
ウト信号のないNo BRK OUTを供給する。
回路からの信号が出力回路に到達すると、LD BR
K LTHOUT信号が付勢されて、ブレークラッチ
305が可能化される。入力回路211と出力回路との
間の通信線が遮断されてしまうならば、リード線304
の信号は、低電圧レベルであD、ブレークラッチ回路3
05によって反転され、更に(高レベルの)ブレークア
ウト信号のないNo BRK OUTを供給する。
他方、もし通信路が遮断されるならば、ANDゲート2
51からの低レベル信号がブレークラッチ305に到達
しない。代わりに、リード線304上の・信号は、高レ
ベルになD、ラッチ305に供給され、ブレークアウト
(低レベル)信号のない否定されたNo BRK
OUT (L)を供給する。
51からの低レベル信号がブレークラッチ305に到達
しない。代わりに、リード線304上の・信号は、高レ
ベルになD、ラッチ305に供給され、ブレークアウト
(低レベル)信号のない否定されたNo BRK
OUT (L)を供給する。
前記の記載は、本発明の特定の実施例に制限されている
が、本発明の全部の効果又はいくつかの効果を達成する
ように本発明を変更し又は修正することが可能であるこ
とが明らかである。従って、本願発明の精神及び範囲内
に該当する全ての変更及び修正を、本願の請求の範囲は
含むものである。
が、本発明の全部の効果又はいくつかの効果を達成する
ように本発明を変更し又は修正することが可能であるこ
とが明らかである。従って、本願発明の精神及び範囲内
に該当する全ての変更及び修正を、本願の請求の範囲は
含むものである。
第1図は本発明に従って構成されたプロセッサアレイを
含め、アレイ処理システムの全体的構成部品を示す概略
編成図;第2図は第1図に示した7°ロセソサアレイの
より詳細なブロック図で、プレイを通じて情報を転送す
る一機構を示す図;第3図は第1図に示したプロセッサ
アレイの別のより詳細なブロック図で、アレイを通じて
情報を転送する別の機構を示す図;第4図は第1図に示
したプロセッサアレイの一部を形成するプロセッサ要素
の詳細なブロック図;第5A図は第1図に示したプロセ
ッサアレイ内の幾つかのプロセッサ要素とメモリ要素間
の相互接続を示すブロック図;第5B及び50図は相互
接続をより詳しくした概略回路図;第6図は第1図に示
したアレイ制御装置によって使われる各プロセッサチッ
プ上における各種状態信号の発生を示すブロック図;第
7図は第4図に示したプロセッサ要素の一部を形成する
シフトレジスタの詳細な回路図;第7A図はAシフトレ
ジスタの内部構造を示す論理回路図;第8A図は第2図
に示した情報転送機構で使われるルートネットワークを
示す詳細なブロック図;第8B図は第8A図に示したル
ートネットワークを通じて転送されるメツセージの詳細
な構造を示す図;第9−1図および第9−2図は第8A
図に示したルートネットワークで使われるスイッチング
チップの編成を示す詳細なブロック図;及び第10A〜
IOC図から成る第10図は第9図に示したルート指定
チップを構成する各種回路の詳細な回路図である。 I、事件の表示 昭和62年特許願第234716
号21発明の名称 大容量並行配列処理システム
3、補正をする者 5、補正命令の日付 昭和62年12月22日、7
.補正の内容
含め、アレイ処理システムの全体的構成部品を示す概略
編成図;第2図は第1図に示した7°ロセソサアレイの
より詳細なブロック図で、プレイを通じて情報を転送す
る一機構を示す図;第3図は第1図に示したプロセッサ
アレイの別のより詳細なブロック図で、アレイを通じて
情報を転送する別の機構を示す図;第4図は第1図に示
したプロセッサアレイの一部を形成するプロセッサ要素
の詳細なブロック図;第5A図は第1図に示したプロセ
ッサアレイ内の幾つかのプロセッサ要素とメモリ要素間
の相互接続を示すブロック図;第5B及び50図は相互
接続をより詳しくした概略回路図;第6図は第1図に示
したアレイ制御装置によって使われる各プロセッサチッ
プ上における各種状態信号の発生を示すブロック図;第
7図は第4図に示したプロセッサ要素の一部を形成する
シフトレジスタの詳細な回路図;第7A図はAシフトレ
ジスタの内部構造を示す論理回路図;第8A図は第2図
に示した情報転送機構で使われるルートネットワークを
示す詳細なブロック図;第8B図は第8A図に示したル
ートネットワークを通じて転送されるメツセージの詳細
な構造を示す図;第9−1図および第9−2図は第8A
図に示したルートネットワークで使われるスイッチング
チップの編成を示す詳細なブロック図;及び第10A〜
IOC図から成る第10図は第9図に示したルート指定
チップを構成する各種回路の詳細な回路図である。 I、事件の表示 昭和62年特許願第234716
号21発明の名称 大容量並行配列処理システム
3、補正をする者 5、補正命令の日付 昭和62年12月22日、7
.補正の内容
Claims (15)
- (1)A、インストラクションに従って、データを処理
するための複数の処理エレメント、 B、アドレスによって識別される複数の記憶位置にデー
タを記憶し、前記処理エレメントの一つと関連する複数
のメモリー手段、およびC、アドレスを決めるアドレス
信号および複数の条件を有するモード信号に応じて前記
処理エレメントの全ておよび前記メモリー手段の全てと
接続し、前記メモリー手段と前記処理エレメント手段と
の間でデータを結合し、前記モード信号の選択された状
態に応じて前記処理エレメントの各々と関連するメモリ
ー手段との間でデータを結合し、前記モード信号の別の
条件に応じて選択された複数の処理エレメントと他のメ
モリー手段との間でデータを結合するメモリー結合手段
からなる配列処理システム。 - (2)A、インストラクションに従って、データを処理
するための複数の処理エレメント、 B、アドレスによって識別される複数の記憶位置にデー
タを記憶し、前記処理エレメントの一つと関連する複数
のメモリー手段、およびC、アドレスを決めるアドレス
信号および複数の条件を有するモード信号に応じて前記
処理エレメントの全ておよび前記メモリー手段の全てと
接続し、前記メモリー手段と前記処理エレメント手段と
の間でデータを結合し、前記モード信号の選択された状
態に応じて前記処理エレメントの各々と関連するメモリ
ー手段との間でデータを結合し、前記モード信号の別の
条件に応じて選択された処理エレメントと前記モード信
号の状態によって決められたいかなるメモリー手段との
間でデータを結合するメモリー結合手段からなる配列処
理システム。 - (3)入力端から出力端に並べられた複数のステージか
らなり、各ステージが、 A、入力端子で受けたデータを記憶し、この記憶された
データを出力端子を介して転送する記憶手段、 B、前記ステージ内の記憶手段の出力端子および下流側
の次のステージの記憶手段の入力端子に接続されている
シフト手段から構成されており、上流側の次のステージ
の記憶手段がこの記憶手段に記憶されているデータを上
流側の次のステージあるいは下流側の次のステージの記
憶手段に、シフト制御信号の状態に応じて選択的に転送
するシフトレジスタ。 - (4)入力端から出力端に並べられた複数のステージか
らなり、各ステージが、 A、入力端子で受けたデータを記憶し、この記憶された
データを出力端子を介して転送する記憶手段、 B、前記ステージ内の記憶手段の出力端子および下流側
の次のステージの記憶手段の入力端子に接続されている
シフト手段から構成されており、上流側の次のステージ
の記憶手段が上流側の次のステージからのデータあるい
は下流側の次のステージからのデータをシフト制御信号
の状態に応じて選択的に受け、シフト手段のステージの
記憶手段に記憶するシフトレジスタ。 - (5)A、デジタル入力データの処理操作を行い、デジ
タル入力データを受けるための二つの入力端子および処
理されたデジタル出力データを転送するための出力端子
を含む処理手段、 B、入力端から出力端に配列された複数のステージから
成るシフトレジスタから構成され、各ステージが、 I 、入力端子で受けたデータを記憶し、この記憶され
たデータを出力端子を介して転送する記憶手段、 II、前記ステージ内の記憶手段の出力端子および下流側
の次のステージの記憶手段の入力端子に接続されている
シフト手段から構成されており、上流側の次のステージ
の記憶手段が上流側の次のステージからのデータあるい
は下流側の次のステージからのデータをシフト制御信号
の状態に応じて選択的に受け、シフト手段のステージの
記憶手段に記憶するデジタルデータ記憶手段、 C、前記データ記憶手段からのデジタルデータを前記処
理手段の入力端子に入力し、別のデジタルデータ源から
のデジタルデータは前記処理手段の別の入力端子に入力
するデータ入力手段、および D、前記データ記憶手段と前記入力手段に接続されてお
り、これらの動作を制御して前記データ記憶手段および
前記データ入力手段を選択的に制御して、データが前記
処理手段に送られることを可能とする制御手段からなる
デジタル処理装置。 - (6)A、複数のデジタルデータプロセッサであり、各
々が、 I 、デジタル入力データの処理操作を行い、デジタル
入力データを受けるための二つの入力端子および処理さ
れたデジタル出力データを転送するための出力端子を含
む処理手段、 II、入力端から出力端に配列された複数のステージから
成るシフトレジスタから構成され、各ステージが、 A、入力端子で受けたデータを記憶し、この記憶された
データを出力端子を介して転送する記憶手段、 B、前記ステージ内の記憶手段の出力端子および下流側
の次のステージの記憶手段の入力端子に接続されている
シフト手段から構成されており、上流側の次のステージ
の記憶手段が上流側の次のステージからのデータあるい
は下流側の次のステージからのデータをシフト制御信号
の状態に応じて選択的に受け、シフト手段のステージの
記憶手段に記憶するデジタルデータ記憶手段、 III、前記データ記憶手段からのデジタルデータを前記
処理手段の入力端子に入力し、別のデジタルデータ源か
らのデジタルデータは前記処理手段の別の入力端子に入
力するデータ入力手段、 IV、前記出力端子および前記制御手段に接続され、前記
処理手段の前記出力端子における信号の状態を記憶する
フラグ手段、 V、前記データ記憶手段、前記フラグ手段、前記入力手
段に接続されており、これらの動作を制御して前記デー
タ記憶手段および前記データ入力手段を選択的に制御し
、データが前記処理手段および前記フラグ手段に入力し
て前記処理手段の出力端子の前記信号の状態を記憶する
ことを可能とする制御手段、 からなる複数のデジタルデータ処理装置、 B、前記フラグステイタス転送手段の全てに接続されて
おり、前記フラグステイタス転送手段の全ての状態に応
じてシステムステイタス信号を発生するためのシステム
ステイタス発生手段、および C、前記システムステイタス発生手段および前記デジタ
ルデータ処理装置の全ての前記制御手段に接続されてお
り、前記システムステイタス信号の状態に応じて調和し
て前記デジタルデータ処理装置の全ての前記制御手段の
動作を制御するシステム制御手段 から構成されるデジタルデータ処理システム。 - (7)A、複数のデジタルデータプロセッサであり、各
々が、 I 、デジタル入力データの処理操作を行い、デジタル
入力データを受けるための二つの入力端子および処理さ
れたデジタル出力データを転送するための出力端子を含
む処理手段、 II、処理されるべきデジタルデータを前記処理手段の前
記入力端子に入力するデータ入力手段、 III、前記出力端子および前記制御手段に接続され、前
記処理手段の前記出力端子における信号の状態を記憶す
るフラグ手段、 IV、前記データ記憶手段、前記フラグ手段、前記入力手
段に接続されており、これらの動作を制御して前記デー
タ記憶手段および前記データ入力手段を選択的に制御し
、データが前記処理手段および前記フラグ手段に入力し
て前記処理手段の出力端子の前記信号の状態を記憶する
ことを可能とする制御手段、 からなる複数のデジタルデータ処理装置、 B、前記フラグステイタス転送手段の全てに接続されて
おり、前記フラグステイタス転送手段の全ての状態に応
じてシステムステイタス信号を発生するためのシステム
ステイタス発生手段、および C、前記システムステイタス発生手段および前記デジタ
ルデータ処理装置の全ての前記制御手段に接続されてお
り、前記システムステイタス信号の状態に応じて調和し
て前記デジタルデータ処理装置の全ての前記制御手段の
動作を制御するシステム制御手段 から構成されるデジタルデータ処理システム。 - (8)A、複数のデジタルデータ処理装置であり、各々
が、 I 、ある操作を行う処理手段、 II、複数の条件を有するフラグ手段、およびIII、前記
処理手段による処理に応じて前記フラグ手段の状態を達
成するためのフラグ状態達成手段から構成される複数の
デジタルデータ処理装置、 B、前記フラグ手段の全てに接続されてお り、前記フラグ手段の全ての状態に応答してシステムス
テイタス信号を発生するシステムステイタス発生手段、
および C、前記システムステイタス発生手段およ びおよび前記デジタルデータ処理装置の全ての前記処理
手段に接続されており、前記システムステイタス信号の
状態に応じて調和して前記デジタルデータ処理装置の前
記処理手段の操作を制御するシステム制御手段から構成
されるデジタルデータ処理システム。 - (9)A、複数のデジタルデータ処理装置であり、各々
が、 I 、メッセージ転送手段を含み、この手段が、A、各
デジタルデータ処理装置による処理に従って条件づけら
れるメッセージフラグ手段、B、メッセージを転送する
ためのメッセージ駆動手段、 C、前記メッセージフラグ手段、前記メッセージ駆動手
段および別のデジタルデータ処理手段に接続されており
、選択された状態を有する前記メッセージフラグ手段お
よび前記他のデジタルデータ処理装置からのイネーブル
信号に応じて前記メッセージ駆動手段がメッセージを転
送することを可能にするメッセージ駆動手段を使用可能
とする手段、 D、メッセージを受け取るためのメッセージ受信手段を
含む複数のデジタルデータ処理装置、B、前記メッセー
ジ転送手段の全ておよび前記デジタルデータ処理装置の
前記メッセージ受信手段に接続されており、前記メッセ
ージ転送手段からののメッセージを前記メッセージ受信
手段へ選択的に転送するメッセージ転送手段、および C、前記デジタルデータ処理装置および前記メッセージ
転送手段に接続されており、調和的に前記デジタルデー
タ処理装置を制御するシステム制御手段から構成される
デジタルデータ処理システム。 - (10)複数のデジタルデータ処理装置からなるデジタ
ルデータ処理システムに使用されるデジタルデータ処理
装置であり、前記各デジタルデータ処理装置が、 I 、メッセージ転送手段を含み、この手段が、A、各
デジタルデータ処理装置による処理に従って条件づけら
れるメッセージフラグ手段、B、メッセージを転送する
ためのメッセージ駆動手段、 C、前記メッセージフラグ手段、前記メッセージ駆動手
段および別のデジタルデータ処理手段に接続されており
、選択された状態を有する前記メッセージフラグ手段お
よび前記他のデジタルデータ処理装置からのイネーブル
信号に応じて前記メッセージ駆動手段がメッセージを転
送することを可能にするメッセージ駆動手段を使用可能
とする手段、 D、メッセージを受け取るためのメッセージ受信手段を
含む複数のデジタルデータ処理装置。 - (11)配列処理システムの複数の処理エレメント間で
メッセージを転送する経路ネットワークであり、この経
路ネットワークが複数の初期スイッチングステージでメ
ッセッージを切り換え、クロスバースイッチステージで
終結し、各処理エレメントは各メッセージをともなって
アドレスおよびデータを転送し、前記初期スイッチング
ステージの各々が、 A、選択された部分のアドレスのデコーディングに各々
関連している複数の出力端子から各々が成っている複数
の出力端子群、 B、出力端子手段に各々関連する複数のデータライン、 C、メッセージを受け取り、これを前記データラインの
選択された一つに送る回路手段であり、 I 、入力メッセージを受取り、前記アドレスを転送す
るアドレス出力端子および前記データを転送するデータ
出力端子を有する入力回路手段、 II、入力端子群と各々関連しており、前記入力回路手段
のアドレス出力端子からのアドレスをデコードし、各々
がアドレスの所定のエンコーディングに応じてアドレス
イネーブル信号を発生るす複数のアドレス制御回路、お
よび III、各々アドレス制御回路に接続してこれからイネー
ブル信号を受け取る複数の結合手段群であり、各結合手
段群がデータラインに各々接続している複数の結合手段
を含み、一つの結合手段群内の前記結合手段の一つが前
記アドレス回路手段からの前記アドレスイネーブル信号
の受取りに応じて前記入力回路手段からのデータをデー
タラインに送る複数の結合手段群から構成される前記回
路手段を含む経路ネットワーク。 - (12)経路ネットワーク内の複数の処理エレメント間
でメッセージを転送するための経路ステージであり、こ
の経路ステージが、 A、アドレスの選択された部分のデコーディングに各々
関連している複数の出力端子から各々が成っている複数
の出力端子群、 B、出力端子に各々関連する複数のデータライン、およ
び C、メッセージを受け取り、これを前記データラインの
選択された一つに送る回路手段であり、 I 、入力メッセージを受取り、前記アドレスを転送す
るアドレス出力端子および前記データを転送するデータ
出力端子を有する入力回路手段、 II、入力端子群と各々関連しており、前記入力回路手段
のアドレス出力端子からのアドレスをデコードし、各々
がアドレスの所定のエンコーディングに応じてアドレス
イネーブル信号を発生るす複数のアドレス制御回路、お
よび III、各々アドレス制御回路に接続してこれからイネー
ブル信号を受け取る複数の結合手段群であり、各結合手
段群が各々データラインに接続している複数の結合手段
を含み、一つの結合手段群内の前記結合手段の一つが前
記アドレス回路手段からの前記アドレスイネーブル信号
の受取りに応じて前記入力回路手段からのデータをデー
タラインに送る複数の結合手段群から構成される前記回
路手段を含む経路ステージ。 - (13)複数の処理エレメント間でメッセージを切り換
える経路ネットワークに使用される障害ワイヤ検出器で
あり、前記経路ネットワークがメッセージを転送するた
めのメッセージ転送手段、メッセージを受け取るための
メッセージ受取手段および前記メッセージを前記転送手
段から前記受取手段へ転送する接続手段を含んでおり、
前記障害ワイヤ検出器が、 A、前記メッセージ受取手段と関連しており、前記接続
手段に接続されており、前記接続手段を介して信号を転
送する受信障害ワイヤ信号発生手段、 B、前記メッセージ転送手段に関連し、前記接続手段に
接続されており、ラッチイネーブル信号に応じて前記メ
ッセージ転送ワイヤを介して受信された信号をラッチン
グし、前記ラッチ手段がラッチ信号の状態に応じて前記
メッセージ転送手段を選択的に使用可能にする送信障害
ワイヤラッチ手段、および C、前記受信障害ワイヤ信号発生手段および前記送信障
害ワイヤラッチ手段に接続されており、前記受信障害ワ
イヤ信号発生手段が前記接続手段を介して信号を転送す
ることを可能とし、かつ前記送信障害ワイヤラッチ手段
がメッセージ転送ライン上の信号の状態をラッチするこ
とを可能とする制御手段を含んでいる障害ワイヤ検出器
。 - (14)A、前記メッセージ送信手段と関連しており、
前記接続手段に接続されており、前記接続手段を介して
信号を転送する送信障害ワイヤ信号発生手段、 B、前記メッセージ受取手段に関連し、前記接続手段に
接続されており、ラッチイネーブル信号に応じて前記接
続手段を介して受信された信号をラッチングし、前記ラ
ッチ手段がラッチ信号の状態に応じて前記メッセージ受
取手段を選択的に使用可能にする受信障害ワイヤラッチ
手段、および C、前記送信障害ワイヤ信号発生手段および前記受信障
害ワイヤラッチ手段に接続されており、前記送信障害ワ
イヤ信号発生手段が前記接続手段を介して信号を転送す
ることを可能とし、かつ前記受信障害ワイヤラッチ手段
がメッセージ転送ライン上の信号の状態をラッチするこ
とを可能とする制御手段を含んでいることを特徴する特
許請求の範囲第(13)項記載の障害ワイヤ検出器。 - (15)配列処理システムの複数の処理システム間でメ
ッセージを転送する経路ネットワークであり、前記経路
ネットワークが複数の初期スイッチングステージのメッ
セージを切り換え、クロスバーステージで終端しており
、各処理エレメント転送メッセージがアドレス部分およ
びデータ部分を含んでおり、前記初期スイッチングステ
ージの各々が、 A、各々複数の出力端子手段からなり、アドレスのデコ
ーディングによって識別される複数の出力端子群、 B、出力端子と各々関連している複数のデータライン、 C、処理エレメントからメッセージを受取り、前記出力
端子群を識別する前記メッセージのアドレスに応じた出
力端子群の出力端子と関連する前記データラインの一つ
に前記メッセージを送る複数の回路手段を含む経路ネッ
トワーク。
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ID=25426513
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Country | Link |
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US (3) | US4985832A (ja) |
EP (1) | EP0261034A3 (ja) |
JP (1) | JPS63233459A (ja) |
KR (1) | KR880004373A (ja) |
CN (1) | CN87107224A (ja) |
AU (1) | AU7865187A (ja) |
BR (1) | BR8705182A (ja) |
CA (1) | CA1292076C (ja) |
IE (1) | IE872522L (ja) |
NO (1) | NO873911L (ja) |
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