JPS63233459A

JPS63233459A - 大容量並行配列処理システム

Info

Publication number: JPS63233459A
Application number: JP62234716A
Authority: JP
Inventors: ロバート　エス　グロンダルスキ
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1986-09-18
Filing date: 1987-09-18
Publication date: 1988-09-29
Also published as: CA1292076C; US4985832A; NO873911L; US5276895A; EP0261034A3; KR880004373A; BR8705182A; EP0261034A2; NO873911D0; CN87107224A; IE872522L; US5305462A; AU7865187A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は一般にテジタルデータ処理システムの分野に関
し、特に規則的な接続構成で相互接続された多数のプロ
セッサを具備し、全てのプロセッサが共通の制御構成か
ら同一の命令を受け取るアレイ処理システムに関する。

（従来の技術）テジタルデータ処理システムは３つの基本要素、すなわ
ちメモリ要素、入／出力要素及びプロセッサ要素から成
る。メモリ要素は、アドレス可能な位置に情報を記憶す
る。この情報はデータと該データを処理するための命令
を含む。プロセッサ要素はメモリ要素から情報を取り出
し、情報を命令またはデータとして情報を解釈し、命令
に従ってデータを処理し、処理後のデータをメモリ要素
に戻す。入／出力要素はプロセッサ要素の制御下でメモ
リ要素と交信し、命令及び処理すべきデータを含む情報
をメモリに転送すると共に、処理後のデータをメモリか
ら得る。

最新のデータ処理システムは、ジョン・フォノ・ノイマ
ンによる模範に基づき構成されているので、・“フォノ
ノイマン”マシンと呼ばれている。

フォノノイマンマシンは、処理要素、システム内の情報
全てを記憶する包括的メモリ、及び実行される命令の包
括的メモリ内における位置を識別するプログラミンウタ
を有することを特徴とする。

処理要素は１回に１つの命令、つまりプログラムカウン
タで識別されている命令を実行する。その命令が実行さ
れると、プログラムカウンタが進められ、実行すべき次
の命令の位置を識別する。

（最新のシステムでは、プロセッサが現在の命令を処理
し終る前に、プログラムが事実上進められる。）フォノノイマンシステムは１回に１つの演算しかしない
ので概念上設計及びプログラミングするのに複雑でない
が、比較的遅い。システムの各種部分、特にプロセッサ
の各種構成部品を相対的に独立に動作可能とし、処理速
度の著しい上昇を達成可能とするため、最初のフォノノ
イマンの模範に対して数多くの改良が加えられてきた。

かかる最初の改良は、プロセッサ内の別々なハードウェ
アによって比較的独立に実施される命令のフェッチ、演
算コードの解説（一般的な命令は、実施すべき演算を識
別する演算コードと、はとんどの場合命令を実行するの
に使われるオペランドまたはデータを識別する１つ以上
のオペランド指定子とを含む）、オペランドのフェッチ
、実行（すなわち取り出したオペランド上の演算コード
に記述された演算の実施）、及び処理データの記憶を含
め、命令を実行する各種の段階をパイプライン化するこ
とであった。パイプライン化プロセッサでは、プロセッ
サの命令フェッチハードウェアが１つの命令を取り出し
ている間に、別のハードウェアが別の演算コードを解読
し、別のオペランドを取り出し、さらに別の命令を実行
し、第５の命令の処理データを記憶することができる。

パイプライン化は個々の命令自体の処理をスピードアッ
プしないが、プロセッサは第１の命令を処理し終る前に
第２の命令を処理し始められるので、一連の命令の処理
をスピードアップできる。

また、パイプライン化は一連の計算の処理速度を高める
ため、プロセッサを構成する幾つかの回路、特に一定の
算術演算を実施する回路内でも使われている。命令処理
のパイプライン化と同じく、算術演算のパイプライン化
は個々の計算自体をスピードアップしないが、一連の計
算の処理をスピードアップする。

パイプライン化プロセッサは、各演算を実施するのに各
種の回路を必要とするだけでなく　（簡単なフォンノイ
マンプロセソサでも、幾つかの演算を実施するのに多く
の回路が使われることもある）各種回路の作動を調整す
る制御回路も必要とするので、フォンノイマンシステム
の簡単なプロセッサより明らかにはるかに複雑である。

しかし、システムのスピードアップは顕著である。

さらに最近、一部のプロセッサは、各々一定の種類の数
字演算を実施するように設計された複数の機能ユニット
を含む実行ハードウェアを備えている。例えば、浮動小
数点演算では浮動小数点数の２つの命令、すなわち少数
部と指数部を処理する必要がある一方、整数演算の数字
は１つの命令だけを有するため、一部のプロセッサは整
数演算と少数点演算をそれぞれ行う別々の機能ユニット
を有する。またＣｏｎｔｒｏｌ　Ｄａｔａ社製のＣＤＣ
６６００等の一部のプロセッサは、加算、乗算、割算、
分岐、及び論理演算を含む一種類または数種類だけの数
字演算を各々実施する多数の別々のハードウェア機能ユ
ニットを備え、全ての演算が直ちに実行できるようにな
っている。これは一定の計算、特に計算の一部を実施す
るのに幾つかの機能ユニットを同時に使える計算をスピ
ードアップするのに役立つ。

パイプライン化またはマルチ機能ユニット（あるいは両
方共１つのプロセッサ内に組み込めるので両方）を具備
したプロセッサにおいては、１つの命令の流れが１つの
データの流れに対して作用する。すなわち各命令がそれ
ぞれのデータに作用し、１回に１つの計算を行う。この
ようなプロセッサは“５ＩＳＤ″、つまり“単−命令−
単一デれている。但し、プログラム中その一部を用いて
多数のデータの異なった要素に作用させ多数の計算を行
う必要がある場合には、該プログラムに基づきプロセッ
サは各計算毎にその一部を通ってループしなければなら
ない。かかるプログラムの一部が短くわずかなデータ要
素しかない場合には、そのデータに関する計算を実施す
るのに必要な時間はそれほど長くならない。

しかしながら多くの種類のプログラムの場合、５ＩＳＤ
プロセツサは必要な全ての計算を実施するのに非常に長
い時間を必要とする。そこで、全てが同じ命令に同時に
使用する多数の処理要素を具備し、各処理要素が別々の
データの流れを処理するプロセッサが開発された。これ
らのプロセッサは“ＳＩＭＤ”、つまり“単−命令−複
数データ（ｓｉｎｇｌｅ　３ｎｓｔｒｕｃｔｉｏｎ−ｍ
ｕｌｔｉｐｌｅ　ｄａｔａ）　　”プロセッサと呼ばれ
ている。

ＳＩＭＤプロセッサは、画像処理、人工知能、データベ
ース演算、及び電子回路や流体力学等多くのもののコン
ピュータシミュレーションを含む多くの分野で有用であ
る。画像処理では、各プロセッサがそれぞれのビクセル
（“画素”）に関する処理を実施して、画像全体の賞を
向上させる。

信号処理では、信号の高速フーリエ変換を行うのに必要
な多数の計算を複数のプロセッサが同時に実施する。人
工知能では、複数のプロセッサが使われる記憶知識を表
わす広範囲なデータベースについてサーチを実施する。

データベースの演算では、人工知能の用途と同じくプロ
セッサがサーチを行うと共に、演算の分類分けも実施す
る。例えば電子回路のコンピュータシミュレーションで
は、各プロセッサが回路の一部を表わし、プロセッサの
計算が回路の他の部分からの信号に対する上記一部の応
答を指示する。同じく、天気予報や飛行機の設計等多く
の用途で使われる流体力学のシミュレートでは、各プロ
セッサが空間内の一点に対応付けられ、実施された計算
が流体の流量、温度、圧力等の各種因子に関する情報を
与える。

代表的なＳＩＭＤは２つの主要構成部品、すなわちプロ
セッサ要素のアレイとルートネットワークを含み、将来
の計算で用いるためプロセッサ要素がルートネットワー
クを介して計算の結果を他のプロセッサ要素に伝達可能
である。さらにＳＩＭＤプロセッサは、ホストコンピュ
ータシステムからの命令とデータに応じ、プロセッサ要
素及びルートネットワークの動作を制御する制御プロセ
ッサを含む。

ＳＩＭＤプロセッサでは幾つかのルートネットワークが
実用化されてお゛す、その他多くが提案されている。Ｇ
ｏｏｄｙｅａｒ　Ａｒｒｏｗｓｐａｃｅ社製の密集式パ
ラレルプロセッサ（”　Ｇｏ６ｄｙｅａｒ　　Ｍ　Ｐ　
Ｐ”）で使われている１つのルートネットワークでは、
プロセッサ要素がマトリックスつまりメツシュ配列状に
相互接続されている。このような構成において、プロセ
ッサ要素は行及び列状に接続され、各々と隣り合う四周
要素とのみ直接交信する。交信がランダムなプロセッサ
要素に対してなされる場合この構成はや＼遅くなるが、
相互接続を行うのに必要なワイヤの数は、各ワイヤを介
したメツセージの単方向転送だけを仮定すれば、プロセ
ッサ要素の数をｎ”として４ｎのオーダーで他のほとん
どの構成より少ない。各ワイヤが双方向に転送可能なら
、メツセージの転送速度は減少するにしてもワイヤ数が
半減される。

Ｔｈｉｎｋｉｎｇ　Ｍａｃｈｉｎｅｓ社製の“コネクシ
ョンマシン”ではマトリックスネットワークも使われて
おＤ、このマシンはランダムなプロセッサ要素（つまり
隣り合わないプロセッサ要素）間での交信を可能とする
超立方体ネットワークを含む。直立方体ネットワークで
は、各プロセッサチップが他の１２個のプロセッサチッ
プと接続する。各プロセッサチップは幾つかのプロセッ
サ要素と、ルートネットワークの一部を形成する回路と
を含む。各チーツブ上のルート指定回路がそのチップ上
のプロセッサ要素からメツセージを受け取Ｄ、他のプロ
セッサチップ上のプロセッサ要素に伝送する。また、ル
ート指定回路が他のプロセッサチップからメツセージを
受け取る。他のプロセッサチップからのメツセージがそ
のチップ上のプロセッサ要素によって受け取られるべき
ときは、そのプロセッサ要素にメツセージが導かれる。

しかし、メツセージが別のチップ上のプロセッサ要素に
よって受け取られるべきときは、メツセージがワイヤを
介・してその別のプロセッサチップに送られる。メツセ
ージが目的の受信チップに達するまで、上記の手順が繰
り返される。従って、各チップ上のルート指定回路はそ
のチップ上のプロセッサ要素からのメツセージを処理で
きるだけでなく、そのチッチ上のプロセッサ要素にアド
レスされることもありされないこともある他のチップか
らのメツセージも処理できなければならない。

超立方体ネットワークは交信をかなり速く処理できるが
、各ワイヤを介してメツセージが単方向に転送される場
合、１２ｎのオーダーで多数のワイヤを必要とする。例
えば、“ｎ”が４０９６（４に、に＝１０２４）なら、
超立方体ネットワークは約４８に本のワイヤを必要とす
る。各ワイヤが双方向にメツセージを転送すれば、２４
に本のワイヤだけでよいが、転送可能なメツセージの通
信量も減少する。一般に、ルートネットワーク内のワイ
ヤ数が多いほど、ネットワークは高価になＤ、断線やワ
イヤを相互接続しているスイッチング要素の不良によっ
て生じる故障の可能性が増す。

提案されている別のルート構成はクロスバ−スイッチで
、各プロセッサ要素はこれを介して他の任意のプロセッ
サ要素と直接交信可能である。クロスバ−スイッチは、
これまで提案されているルートネットワークの中で最も
効率的な通信を与える。しかし、同時にクロスバ−スイ
ッチはワイヤとスイッチング要素両方についてｎ２と最
も多くを必要とし、従って最も高価であると共に、断線
やスイッチング要素の不良による故障を最も生じ易い。

“ｎ”が４にの上記の例を用いれば、クロスバ−スイッ
チで必要なワイヤとスイッチング要素の数は１６　Ｍ　
（Ｍ＝１．０４８，５７６　）となる。

さらに別のルート構成は、直列に接続された多数段を通
じてスイッチングが行われるオメガネットワークである
。各段は、各々が２つの前段つまリプロセッサチップの
出力に接続された２つの入力と、２つの出力とを存する
。Ｂｏｌｔ　Ｂｅｒａｎｅｋ　ａｎｄＮｅｗｍａｎ製の
“バタフライ”はオメガネットワークを用いている。

ルートネットワークのコストは、通信経路内での断路に
よる故障の可能製と同じく、ワイヤの数に直接関連して
いる。ワイヤの数を減じて、クロスバ−スイッチの効率
の大部分を達成するため、複数段のオメガネットワーク
がスイッチングの一部を実施するルートネットワークが
提案されている。オメガネットワークからの出力がクロ
スバ−スイッチに接続されるので、クロスバ−スイッチ
はオメガネットワークを使わないときに必要なものより
はるかに少ないスイッチング接続を必要とする。オメガ
ネットワーク内の段数に応じ、ワイヤの数は超立方体ネ
ットワークの場合より少なくなる一方、転送効率は超立
方体ネットワークの場合より大きくなる。例えば、“ｎ
”が４にで、７段のオメガネットワークがクロスバ−ス
イッチに付設されれば、（同じく各ワイヤを介した単方
向の交信とすれば）ルートネットワークを形成するのに
３６に本のワイヤが必要である。

データを転送するのにルー斗ネットワークを用いること
には、多くの制限がある。各転送が制御プログラムから
の指令を必要とするので、隣りのプロセッサだけにデー
タを転送する場合には、メツシュネットワークが一般に
有用である。メツセージの転送がランダムなプロセッサ
に成される場合には、超立方体、クロスバ−スイッチ、
オメガ等のネットワークが最も有用である。一部のアレ
イプロセッサ、例えばシンキングマシンは、データを転
送するための２つのメカニズム、つまａ　一方はランダ
ム転送用で、他方はマトリックス転送用のメカニズムを
有する。しかし一部の状況下では、他の処理要素に付設
されたメモリへの直接アクセスをプロセッサに与えた方
が速いこともある。

これは例えば、演算をパラレルに実施した後、処理後の
データにシリアルな演算を実施すべきときに有用となる
。１つの処理要素が少なくとも一部の他の処理要素のメ
モリ内におけるデータへアクセスする場合には、プロセ
ッサはそのデータを用いてシリアルな演算を実施し得る
。また、１つの処理要素が持つものより多くの記憶容量
を問題が必要とする場合には、処理要素がそれらのメモ
リを使うこともできる。

一般に、アレイプロセッサは、“浮動小数点”の形で表
わされる数値に対して算術演算を実施するのに使われる
。この形において浮動小数点数は少数部と指数部を有し
、数字の値は少数部に含まれた値に、指数部に含まれた
数だけ２を累乗した値を掛けた値となる。このような数
について加算及び減算等の算術演算を実施するとき、数
字は“位置合せ”されねばならない。すなわち同じ指数
値を持たなければならない。これを行うため、浮動小数
点数の少数部の値を引き下げ、指数値が等しくなるまで
数字の指数部の有効値を高める必要がある。算術演算の
後、結果の少数部が規格化されねばならない、すなわち
少数部の値を引き上げて先頭のゼロを除去すると同時に
、結果の指数値を引き上げねばならない。上記の位置合
せと規格化において、少数部はそれらの値が記憶される
位置をシフトさせることによって引き下げ及び／又は引
き上げされる。

しかし位置合せと規格化の演算においては、各処理要素
によって処理される数値が全て異なるので、位置合せま
たは規格化を行うのに必要なシフトの数も異なる。

（発明が解決しようとする問題点）本発明は、各々がプロセッサと付設のメモリを備えた複
数の処理要素を有する新規で改良されたアレイ処理シス
テムを提供するものである。

（問題点を解決するための手段）一特徴において本発明は、各々がプロセッサと付設のメ
モリを備えた複数の処理要素を含み、これらの処理要素
が各々所定数のプロセッサと付設のメモリを有する複数
のグループに分割されているアレイ処理システムを提供
する。制御信号に応じ、各グループ内の１つのプロセッ
サが、グループ内の任意のプロセッサに付設された任意
のメモリからデータを得るようにエネーブルされる。こ
のモードで動作中、他のプロセッサは実質上ディセーブ
ルされている。この特徴は、各メモリ内のデータについ
てグループ内の全てのプロセッサによりパラレルに計算
を可能とし、他のプロセッサが相互接続機構を介してグ
ループ内の１つのプロセッサにデータを転送する必要な
く、その１つのプロセッサによるデータのシリアルな処
理を容易とする。さらに同特徴は、計算を実施する必要
がある場合、アレイによってより少数のプロセッサを用
いてより多くのメモリを与えることができる。

別の特徴において本発明は、各処理要素がデータをビッ
トモードでは１回に１ビツトづつ、あるいはニブルモー
ドでは１回に１ニブル（４ビツト）づつ処理できるアレ
イプロセッサを提供する。

別の特徴において本発明は、シフトアウト端とシフトイ
ン端の両方間にシフトでき、１回に１ビツトづつまたは
１回に１ニブル（４ビツト）づつシフトアウト端の方に
向かってシフト可能なシフトレジスタを有するプロセッ
サを提供する。１回に１ニブルづつシフトする能力が、
ニブルモードでの演算を容易化する。シフトイン端の方
に向かってソフトする能力は、浮動小数点演算において
、特に加算または減算の前に数字の指数部を等しくし、
また算術演算後に数字の少数部を規格化するのに有用で
ある。

さらに別の特徴において本発明は、アレイ内の全てのプ
ロセッサが算術演算後の規格化やメツセージの伝送等の
動作を完了したときに、その旨を指示する状態信号を迅
速且つ容易に発生するための機構を提供する。

さらに別の特徴において本発明は、各処理要素がマトリ
ックス配列中のその他の処理要素からデータを受信し且
つそこへとデータを送信可能で、送信データが受信デー
タと処理要素自身のデータとの論理和になＤ、行または
列全体に沿って全ての処理要素から送信されるデータの
論理和を与えることを各処理要素が可能とするアレイ処
理システムを提供する。

更なる特徴において本発明は、機構がなければ他の多数
の処理要素へシリアルにメッセージを伝送しなければな
らない１つの処理要素が、他の処理要素をそれら他の処
理要素へメツセージを送る際の補助手段として用いるの
を可能とし、必要な全てのメツセージを伝送するのに必
要な時間を減少させるメツセージ転送機構を持つアレイ
処理システムを提供する。

更なる特徴において本発明は、メツセージを転送するた
めのルートネットワークを含み、各メツセージが目的の
受信プロセッサを識別するアドレスを含んでいるアレイ
処理システムを提供する。

ルートネットワークは複数のスイッチング段を含み、各
スイッチング段がアドレス中の所定数のビットを用いて
、各段を通じたスイッチング経路を識別する。各段間を
接続するラインが複数のグループに分割され、各グルー
プがスイッチング経路を選択する陥設によって使われる
アドレスビットをコード化するものとそれぞれ対応付け
られた複数のラインを含む。各スイッチング段は、必要
なアドレスコード化を有するメッセージを、該当グルー
プ内の任意のラインに連結できる。

別の特徴において本発明は、メツセージが交信経路を通
じて転送されるルートネットワークを含み、通信経路が
断絶したときそれを検出し、それ以後その経路を使わな
いようにするシステムをルートネットワークが含むアレ
イ処理システムを提供する。

さらに別の特徴において本発明は、交信経路を通じてメ
ツセージを転送するルートネットワークを含み、通信経
路が断絶したときそれを検出し、それ以後その経路を使
わないようにするシス羊ムをルートネットワークが含む
アレイ処理システムを提供する。各メツセージは目的の
受信プロセッサを識別するアドレスを含む。ルートネッ
トワークは複数のスイッチング段を含み、各スイッチン
グ段がアドレス中の所定数のビットを用いて、各段を通
じたスイッチング経路を識別する。各段間を接続するラ
インが複数のグループに分割され、各グループがスイッ
チング経路を選択する陥設によって使われるアドレスビ
ットをコード化するものとそれぞれ対応付けられた複数
の経路を含む。

各スイッチング段は、必要なアドレスコード化を有する
メツセージを該当グループ内の任意の１つの経路に連結
して、次段への伝送を可能とする。

断絶のためグループ内の１つの交信経路が使えない場合
、スイッチング段はグループ内のその他任意の交信経路
を通じてメツセージを次の段に送ることができる。

さらに別の特徴において本発明は、第１段がメツセージ
を転送し始めるようにエネーブルされ、次の段がメツセ
ージを転送し始める時点のとき各段が次の段をエネーブ
ルする複数段のルートネ・ソトワークを有するアレイ処
理システムを提供する。

本発明は、特許請求の範囲の項で各特徴毎に明記されて
いる。本発明の上記及びその他の利点は、添付の図面に
基づく以下の説明を参照することによってより明瞭に理
解されよう。

（実施例）Ｉ、アレイプロセッサの概略説明第１図を参照すると、本発明に従って構成されたアレイ
プロセッサは３つの主要部、すなわちアレイ制御装置１
０、プロセッサアレイ１１及びシステムインタフェース
１２を含む。制御装置１０はインタフェース１２を介し
てホストデータ処理システム（不図示）からデータと命
令を受け取Ｄ、データをバス１３を介してアレイ１１に
送Ｄ、マイクロ命令をバス１４を介してアレイ１１に出
力する。アレイ１１はマイクロ命令によＤ、ホストから
の命令に従ってデータを処理可能となる。

マイクロ命令の実行中、プロセッサアレイ１１は各種の
状態信号を状態バス１５を通じてアレイ制御装置１０に
戻すことができる。これらの状態信号はアレイ制御装置
１０によって後で説明するように、プロセッサアレイへ
出力されるべきマイクロ命令を選択するのに使われる。

ホストデータ処理システムからの命令の処理において、
プロセッサアレイがアレイ制御装置からのマイクロ命令
に応じた全ての演算を実施し終ると、処理後のデータを
バス１３を介してアレイ制御装置１０へ送るように制御
装置１０がプロセッサアレイ１１をエネーブルし、アレ
イ制御装置はそのデータをシステムインタフェース１２
を介してホストに送ることができる。

ＩＩ、プロセッサアレイ１１の概略編成スイッチングアレイ１１は２つの構成部分、すなわち
複数のプロセッサ要素（ＰＥ）チップ上の多数のプロセ
ッサ要素（ＰＥ）と、アレイ制御装置１０に対して及び
プロセッサ要素間で情報を授受転送するための機構とを
含む。一つの特定実施例において、各ＰＥチップは３２
個のプロセッサ要素を含む。第４図を関連して詳しく後
述するように、各プロセッサ要素は、選定された算術及
び論理演算を実施する回路を含むプロセ・ノサと、付設
のメモリとを含む。特定実施例において、各メモリは１
０２４ビツト（ｌ　Ｋｂ）の容量を持つ。

各ＰＥは、情報を他のプロセッサへ転送するための２つ
の機構を有する。第１の機構、つまり第２図に概略的に
示した“ランダム転送”機構では、各ＰＥが他の任意の
ＰＥにメツセージを送ることができる。第２の機構、つ
まり第３図に示した“直燐接”機構では、各ＰＥが“直
燐接”メツシュ法で四周のＰＥと相互接続され、これら
直接に接続された４個のＰＥの１つにだけ情報を送れる
。

ランダム転送機構においては、ルートネットワーク３０
（第２図参照）を通じて交信が維持され、ルートネット
ワークについては以下第２図を参照して、さらに詳しく
は第８Ａ〜ＩＯＣ図を参照して説明する。第２の機構を
実施するための回路は第４図に示しである。

第２図を参照すると、複数のＰＥチップ２０Ａ〜２ＯＮ
（総称して参照番号２０で表わす）が示しである。各Ｐ
Ｅチップ２０は複数のＰＥを有する。各ＰＥチップは同
じなので、チップ２ＯＡだけが詳しく示しである。ＰＥ
チップ２ＯＡは、複数のＰＥ２１Ａ−２１Ｍを順序付け
られた階層の形で含む。各ＰＥはプロセッサ２２Ａ〜２
２Ｍとメモリ２３Ａ〜２３Ｍを含む。ＰＥがメツセージ
を送信するようにエネーブルされると、そのＴＲ送信要
求フラグ２４Ａ〜２４Ｍがセットされる。

ＰＥへのＲＴＲＯＵＴ　　ＥＮ　　ＩＮルータ−アウト
エネーブル入力信号が確認されると、ＰＥはルータ−出
力制御回路を介してメツセージを送信するようにエネー
ブルされる。

ＲＴＲＯＵＴ　　ＥＮ　　ＩＮルータ−アウトエネーブ
ル入力信号は、ディジーチェーン式のエネーブル信号で
ある。ＲＴＲＯＵＴ　　ＥＮ　　ＩＮルータ−アウトエ
ネーブル入力信号が確認されて、該当のＰＥがメツセー
ジを送る順番になると、そのメツセージ信号をルータ−
出力制御回路２５を介して送出し、該回路２５がＰＥチ
ップ２０ＡからのメッセージをＣＨＰ　　ＯＭＳＧ　　
ＯＵＴチップ（０）メツセージ出力信号として送信する
。

メツセージが送られ肯定応答されると、当初クリアされ
ていたＡＣＫ肯定応答フラグ２６Ａ〜２６Ｍがセットさ
れる。肯定応答に応じてＴＲ送信要求フラグをリセット
するだけでなく、ＴＲ送信要求フラグとＡＣＫ肯定応答
フラグを別々に設けた利点は、以下明らかになるであろ
う。

ＰＥのメツセージが送信され肯定応答された後、ＰＥ２
２が次のＰＥについてＲＴＲ０ＵＴＥＮ　　ＩＮルータ
−アウトエネーブル入力信号を確認する。そのＰＥのＴ
Ｒ送信要求フラグ２４がセットされ且つＡＣＫ肯定応答
フラグ２６がリセットされていれば、そのＰＥがメツセ
ージを送信するようにエネーブルされる。ＴＲ送信要求
フラグ２４がクリアされているか、またはＴＲ送信要求
フラグ２４がセットされているがＡＣＫ肯定応答フラグ
２６もセットされていると、ＰＥはメッセージを送信せ
ず、その代りに次のＰＥ２２についてＲＴＲＯＵＴ　　
ＥＮ　　ＩＮルータ−アウトエネーブル入力信号を確か
める。当初ＴＲ送信要求フラグ２　’４　Ａ〜２４Ｍが
セットされていた全てのＰＲについてメツセージが送信
され肯定応答された後、制御回路２５がＬＯＣＡＬ　　
ＤＯＮＢ信号を発生し、該信号と他のＰＦ、チップから
のＬＯＣＡＬ　　ＤＯＮＢ信号とのＯＲがとられてＤＯ
ＮＢ信号を形成する。ＤＯＮＥ信号が状態バス１５を通
じてアレイ制御装置１０に送られ、全てのＰＥがメツセ
ージを送信し終ったことを指示する。

一つの特定実施例において、ルートネツトワ−り３０へ
の入力端子数を減少させるため、ＰＥチップ２０Ａ〜２
ＯＮはルートネットワークを介したメツセージの送信で
対を成すように構成されている。第２図を参照すると、
ＰＥチップ２０Ａ上の最後のＰＥ２２（ｍ）が、ＰＥチ
ップ２０Ｂ上の最初のＰＥ２２にＲＴＲＯＵＴ　　ＥＮ
　　ＩＮルータ−アウトエネーブル入力信号を与える。

つまＤ、全てのメツセージがＰＥチップ２０Ａから送信
され肯定応答された後、ＰＥチップ２０Ｂがメッセージ
を送信し始める。

ＰＥチップ２０Ａ〜２ＯＮのうち選定されたもののメッ
セージ出力がマルチプレクサ３２に接続され、これがＰ
Ｅチップの出力またはデータバス１３からのデータ信号
をルートネットワーク３０へ選択的に接続する。こうし
てルートネットワーク３０が、アレイ制御装置１０から
プロセッサアレイ１１へのデータの転送を容易化する。

すなわち、ＰＥチップ２ＯＡについて見れば、ＰＥチッ
プ２０Ａの回路２５の出力がマルチプレクサ３２の一入
力端子に接続されている。マルチプレクサ３２の他の入
力端子が、データバス１３の一ラインに接続されている
。マルチプレクサは５ＥＬＤＢセレクトデ一タバス信号
によって制御され、この信号が確認されるとマルチプレ
クサ３２をエネーブルし、データバス１３のライン上の
信号をルートネットワーク３０に接続する。５ＥＬＤＢ
セレクトデ一タバス信号が確認されないと、マルチプレ
クサ３２がＰＥチップからの信号をルートネットワーク
３０に接続する。

ルートネットワーク３０　（これについては第８Ａ〜１
００図に関連して後述する）からの出力信号は、ＰＥチ
フブ２０Ａ〜２ＯＮ上のメツセージ入力端子、つまりＰ
Ｅチップ２ＯＡに示したルータ−入力制御回路３３に接
続される。ルータ−入力制御回路３３はまず、そのＰＥ
チップ上に存在するＰＥ用のメツセージが存在するかど
うかを判定する。この判定は、ルータ−入力制御回路３
３によって受信される第１信号とＨｆＢ２信号の状態に
応じてなされる。第、２図に示すように、ＨｆＢ２信号
は補数でない形でＰＥチップ２０Ａ及び２０（Ｎ−１）
等ＰＥチップの各対の一方に送られ、またＰＥチップ２
０Ｂ及び２ＯＮ等他方のＰＥチップに補数を取る形で送
られる。ルータ−入力制御回路３３が非補数ＨＩ３２信
号を受信すれば、該回路は第１信号が確認されたメツセ
ージを受け入れ、補数ＨＩ３２信号を受信すれば、第１
信号が確認されなかったメッセージを受け入れる。第８
Ｂ図に関連して後述するように、次の幾つかの信号がメ
ツセージの目的受信プロセッサであるＰＥ２２を識別し
、ルータ−入力制御回路が識別されたＰＥ２２にメツセ
ージを差し向ける。

ルートネットワーク３０からのラインのうち選定された
ものからの出力信号はデータバス１３にも接続され、デ
ータデータ信号をアレイ制御装置１０に伝送する。

上記の説明から、こ＼では“マイナーメツセージサイク
ル”と称する１回のサイクルで多数のメツセージがルー
トネットワーク３０を介して転送し得る一方、プログラ
ムの要求に応じ１回で送信される必要のある全てのメ“
ツセージを転送するのには多数のマイナーメツセージサ
イクルが必要になることが理解されよう。すなわち、最
大限１つのＰＥ２２は１回にＰＥチップ対対ソメツセー
ジ送信できるだけなので、ＰＥチフプ対上の１より多い
ＰＥ２２がメツセージを送信しなければならないと、少
なくともその数のマイナーメツセージサイクルが必要で
ある。さらに、マイナーメツセージサイクル中に複数の
メツセージが同一のＰＥチップ対に送信されたＤ、また
はルートネットワーク３０内における競合のため、一部
のメツセージは阻止されることがある。

前にも触れたように、別々のＴＲ送信要求フラグ２４Ａ
〜２４ＭとＡＣＫ肯定応答フラグ２６Ａ〜２６Ｍを設け
てメツセージの転送を制御することは、数多くの利点を
有する。すなわち、後述するごとく一つの特定実施例で
は各メツセージが、メツセージを受信するＰＥと、受信
ＰＥ、より詳しくは受信ＰＥを含むＰＥチップ２０がメ
ツセージの受信を指示する信号を送信ＰＥに送る肯定応
答用タイムスロットとを識別するアドレスを備えたヘラ
グーを含む。メツセージのヘラグーの後に、メツセージ
データが送られる。メツセージの終りでなくヘソグー内
に肯定応答用タイムスロットを置くことは、メツセージ
データの長さがメツセージによって異なる一方ヘッダー
は固定長なので、肯定応答用タイムスロットのタイミン
グ取りを容易とする。

アレイプロセッサの一部の用途では、１つのＰＥが同じ
メツセージを多数の異なるＰＥに送る必要がある。この
ようなメツセージを送る際、送信ＰＥは目的の各受信プ
ロセッサへメツセージを反復して送信する。多数のＰＥ
がそのメツセージを受信すべき場合、この手順は長い時
間を要する。

発信起点ＰＥがまず他の“補助”ＰＥのうち選定数のも
のにメツセージを送Ｄ、その後発信起点ＰＥも含めそれ
らの１補助″ＰＥがさらに他のＰＥへメツセージを送れ
ば、上記の時間は著しく減少できる。目的の全受信ＰＥ
がメ・７セージを受け取るまで、そのプロセスが続けら
れる。

発信起点ＰＥから補助ＰＥへのメツセージの転送中ある
いはその直後のある時点で、アレイ制御装置１０（第１
図）が制御信号をアレイ１１に伝送し、補助ＰＥをエネ
ーブルしてメツセージを送信させ、また必要なら発信起
点ＰＥをエネーブルして補助ＰＥかもしくは最終目的Ｐ
Ｅである他のＰＥへメツセージを送信させるように、Ｔ
Ｒ送信要求フラグのセットを可能とする必要がある。原
メツセージの途中、ＴＲ送信要求フラグ２４Ａ〜２４Ｍ
によってエネーブルされた原メツセージの受信の肯定応
答がリセットされていると、原メツセージが第１の補助
ＰＥに送られたかどうかＰＥが判定できないので、同じ
メツセージをそのＰＲへ再び送信しなければならない。

従って、ＴＲ送信要求フラグ２４Ａ〜２４ＭとＡＣＫ肯
定応答フラグ２６Ａ〜２６Ｍをそれぞれ別々に設ければ
、補助ＰＥを使ってメツセージを“展開起動”式に伝送
するのが容易化される。

“直燐接”式のメツセージ転送機構が第３図に示しであ
る。第３図を参照すると、複製のＰＥ２０Ａ〜２ＯＮが
複製の“ｋ”行及び“ｌ”列（但ＬＮ＝にβ）のアレイ
パターンに編成して示しである。各ＰＥ２０Ａ〜２ＯＮ
が情報を信号の形で、アレイ中の４つの直燐接ＰＥに送
信できる。

すなわち、例えばＰＥ　（ｋ＋２）は“西方向に”ＰＥ
２０Ｂへ、′北方向にＰＥ２０に＋１へ（これらは第３
図に示しである）、さらに第３図には示してない行及び
列内で“南方向に”ＰＥ２０（ｋ＋３）へ、′東方向に
ＰＥ２０　（２に＋２）へ信号を送信可能である。第３
図に示した最左列つまりＰＥ２０Ａ〜２０に内のＰＥは
、第３図に示した最右列つまりＰＥ２０　（ｌｋ＋１）
〜２ＯＮへと西方向に信号を送信でき、また最古列内の
ＰＥは最左列内のＰＥへと東方向に信号を送信できる。

同じく、最上行内のＰＥつまりＰＥ２０Ａ、２０（ｋ＋
１）・・・２０　（ｆｋ＋１）は最下行内のＰＥつまり
ＰＥ２０に、２０　　（２ｋ）・・・２ＯＮへと北方向
に信号を送信でき、また最下行内のＰＥは最上行内のＰ
Ｅへと南方向に信号を送信できる。

“直燐接”モードでＰＥが送信を行うのに使われる機構
を、以下第４図を参照して説明する。

直燐接式のメツセージ転送機構は、データを表わす信号
のアレイ１１への入力またはデータのアレイ１１からの
出力のためにも使える。すなわち第４図を参照すると、
マルチプレクサネットワーク（不図示）が例えばアレイ
の左側に接続され、最右列からまたは外部データ源から
のデータを最左列のＰＥ内にロード可能とする。データ
はまず最左列によってラッチされた後、次の列つまりＰ
Ｅ２２　（Ｋ＋１）〜２２（２Ｋ）へと伝送され、この
ときさらに別のデータが最大列によってラッチされる。

データがアレイ全体を通過するまで、このプロセスは継
続する。

直燐接式転送機構によるデータの出力は、−組の適切な
受信及び記録回路に接続された一組の出力ドライバ（不
図示）を設けることによって行われる。出力ドライバは
例゛えばアレイの最右列の東方向送信端子に接続され、
その列に沿ってＰＥを最左列上のＰＥに接続するライン
からのデータ信号を受信する。アレイ１１からのデータ
を受信可能とするため、ＰＥは出力ドライバの出力を記
録しながら東方向にデータを伝送するようにエネーブル
される。最左列からのデータがそこに戻ったところで、
アレイ内の全ＰＥからのデータがＰＨの最右列を通過し
、出力ドライバによって伝送されたことになる。

ＩＩＩ、処理要素Ａ、概略説明（第４図の議論）第４図を参照すると、本発明に従って構成されたＰＥは
、一対のシフトレジスタ（Ｓ／Ｒ）の何れか一方、つま
りＡシフトレジスタ５２またはＢシフトレジスタ５３、
プール論回路５４、及びキャリラッチ５５からの入力信
号を受信する全加算器５１を含む。マルチプレクサ５６
がバス１４を介してアレイ制御装置１０（第１図）から
受信された制御マイクロワード中のビットを表わすＡ／
Ｂセレクト信号に応じて、ＡまたはＢシフトレジスタ５
２．５３の一方のＳ１０シフトアウト出力端子からの出
力信号を選択する。アレイ処理システムでは一般的なよ
うに、１つ以上のクロック信号（不図示）によって支配
される所定の動作サイクル中、１つの制御マイクロワー
ドがアレイ制御装置１０からアレイ１１内の全てのＰＥ
に送られ、そのサイクル中におけるアレイ１１内のＰＥ
の動作を制御する。後述するように、１つ以上のフラグ
の状態に応じ、ＰＥは制御マイクロワードによってエネ
ーブルされた動作を実施するかあるいは実施しない。

制御マイクロワードからのＣＬＯクリアシフトレジスタ
出力信号が否認されると、マルチプレクサ５６は選択さ
れたシフトレジスタからの出力信号を全加算器５１の接
続入力へ導くようにエネーブルされる。ＣＬＯ信号を確
認すると、アレイ制御装置１０がマルチプレクサ５６を
エネーブルし、ゼロの実効値を持つ出力信号を全加算器
５１の入力に接続する。これによって、算術演算の実施
前にレストレジスタ内へ値をロードする機構が得られる
。

Ａ及びＢシフトレジスタ５２．５３は、制御マイクロワ
ードからの多数の制御信号に応じて動作する。Ａ及び８
両シフトレジスタは可変の有効長を持つ、すなわち出力
信号がそこからマルチプレクサ５６に送られる出力ビツ
ト位置が、制御マイクロワードに基づ＜Ａ　　５ＨＦＴ
　　ＳＺ　（Ａシフトレジスタサイズ）及びＢ　　５Ｈ
ＦＴ　　５Ｚ（Ｂシフトレジスタサイズ）両信号に応じ
て可変である。一実施例において、Ａシフトレジスタ５
２は４．８．１２．１６．２０．２４及び３２ビツトの
有効長を持ち、整数演算及び浮動小数点数の小数部に関
する演算を実施するのに使われる。同じ実施例において
、Ｂシフトレジスタ５３は４．８及び１２ビツトの有効
長を持ち、浮動小数点数の指数部に関する演算を実施す
るのに使われる。

Ａ及びＢシフトレジスタ５２．５３の内容は、ＯＲゲー
）６０から発生される５ＨＩＦＴ　　ＥＮシフトエネー
ブル信号に応じてシフトされる。

ＯＲゲート６０は、制御マイクロワードからのＳＨシフ
ト信号とＡＮＤゲート６１からの確認信号によって付勢
される。ＡＮＤゲート６１は、Ｍフラグ６２からのＭ信
号によってエネーブルされ、制御マイクロワードに基づ
＜ＭＳＨ（Ｍシフト）信号によって付勢される。従って
、アレイ制御装置１０はＳＨシフト信号を確認すること
によって無条件のシフトをエネーブルするか、あるいは
制御マイクロワード内のＭＳＨ信号を確認することによ
って、Ｍフラグ６２の状態を条件としたシフトをエネー
ブルし得る。

ＰＥはビットシリアルモードか、または１制御サイクル
中に１ニブル（４ビツト）が処理されるニブルモードで
動作する。制御マイクロワードに基づ＜ＮＭニブルモー
ド信号が確認されたとき、ＰＥはニブルモードで動作す
る。ＮＭニブルモード信号が確認されると、Ａ及びＢシ
フトレジスタ５２．５３は１サイクルで４ビツトをシフ
トさせ、そうでないときはエサイクルで１ビツトだけシ
フトさせる。また、ニブルモードでは、Ａ及びＢシフト
レジスタはく図中Ｓ／Ｉで示した）シフトイン入力端子
から１サイクルで４ビツトを受信して記憶する。

さらに第７図を参照して後で詳述するように、Ａシフト
レジスタ５２は両方向に、すなわちＳ１０シフトアウト
出力端子の方へもしくはＳ／Ｉシフトイン入力端子の方
へ随意にシフト可能である。

シフト方向は、制御マイクロワードに基づ（５ＨＦＴＤ
ＩＲシフト方向信号に応じて選択される。シフトレジス
タの内容をＳ／Ｉ入力端子の方へシフトする能力は、例
えば浮動小数点演算、特に規格化においてシフトレジス
タの端でＳ／Ｉシフトイン入力端子の方に向かって記憶
されている先頭に続くゼロを取り除くのに有用である。

プール論理回路５４は、４ラインデータバス５８または
直燐接ＰＥの１つからのデータ信号を全加算器５１に接
続する。制御マイクロワードに基づ＜ＬＧＣＦＴＮ論理
関数信号の状態に応じ、プール論理回路５４はＸフラグ
６３とデータバス５８もしくは直燐接ＰＥからの信号と
の間で１６種類の論理演算のうち１つを実施し得る。Ｘ
フラグ６３とデータバス５８上の信号との間で論理演算
が実施される場合、論理演算はデータバス５８の各ライ
ン上の信号について個々に実施される。

例えば、ＡＮＤ演算を実施すべきなら、Ｘフラグ６３と
データバス５８の各ライン上の信号との間で１回づつ、
計４回のＡＮＤ演算が実際には行われる。

ビットシリアルまたはニブル何れかのモードで、キャリ
ラッチ５５が１ビツトのＣＡＲＲＹ信号を全加算器５１
に供給する。ＯＲゲー）６０からの５ＨＦＴ　　ＥＮシ
フトエネーブル信号が確認される毎に、キャリラッチ５
５がＣＡＲＲＹ信号をラッチする。制御マイクロワード
に基づ＜ＣＬ　　Ｃクリアキャリ信号が確認されると、
キャリラッチ５５の出力がゼロにされる。ＣＬ　　Ｃク
リアキャリ信号はＣＬＯクリアシフトレジスタ出力信号
と同じ目的のために、すなわち加算演算の実施前におけ
るキャリラッチ５５の初期ロードを行うのに役立つ。

さらに、ビットシリアルまたはニブルモードの何れかに
おいて、全加算器５１は４つのＡＤＤＯＵＴ　（３：　
０）加算器出力信号とＣＯＵＴキャリアウド信号を発生
する。ＡＤＤ　　ＯＵＴ　（３：０）加算器出力信号が
、Ａ及びＢシフトレジスタ５２．５３のＳ／Ｉシフトイ
ン端子と加算器ラッチ５７の入力端子とに接続される。

ＣＯＵＴキャリアウド信号は、全加算器５１の高次加算
段、すなわち高次のＡＤＤ　　ＯＵＴ　（３）加算出力
信号を発生する段からのキャリ信号を表わす。

ＣＯＵＴ信号と低次段からのキャリを表わす加算器の低
次段からのＣＯＵＴ　（０）キャリ信号とは、制御マイ
クロワードに基づ＜ＮＭニブルモード信号に応じ、信号
の１つを第２マルチプレクサ６８の入力に接続するマル
チプレクサ６４に導かれる。またマルチプレクサ６８は
、制御マイクロワードに基づ＜ＬＤ　　Ｃロードキャリ
信号に応じ、マルチプレクサ６４からのＣＡＲＲＹＯＵ
Ｔ信号あるいはプール論理回路５４からのＬＯＧ　　Ｏ
ＵＴ　（０）論理出力（０）信号を選択してキャリラッ
チ５５内に記憶する。ＬＤ　　Ｃロードキャリ信号が確
認されると、マルチプレクサ６８はＬＯＧ　　ＯＵＴ　
（０）論理出力（０）信号をキャリラッチ５５へ接続す
るように条件付けられ、キャリラッチはその信号をラッ
チするようにエネーブルされる。これは、キャリラッチ
５５のプール論理回路５４を介した既知状態への初期化
を容易にする。一方ＬＤ　　Ｃロードキャリ信号が否認
されると、マルチプレクサ６８はマルチプレクサ６４か
らのＣＡＲＲＹ　　ＯＵＴ信号をキャリラッチの入力へ
接続するように条件付けられる。

制御マイクロワードに基づ＜５ＨＦＴ　　ＥＮシフトエ
ネーブル信号が確認されると、ＣＡＲＲＹＯＵＴ信号が
ラッチされる。

従ってニブルモードでは、キャリラッチ５５が、ニブル
の高次段からのキャリを表わす全加算器５１の高次段か
らのキャリを受け取る。ビットシリアルモードでは、キ
ャリラッチ５５が全加算器の低次段からのキャリを受け
取る。またビットシリアルモードにおいて、高次段から
の信号は事実上無視されるので、全加算器５１での算術
演算は事実上低次段において実施される。

Ｍフラグ６２も、マルチプレクサ６５を介した全加算器
５１からの信号によって条件付けられる。

つまりマルチプレクサ６５は、全加算器５１からのＡＤ
Ｄ　　ＯＵＴ　（０）信号を接続するか、あるいはＮＭ
ニブルモード信号が確認されると、ＡＤＤ　　ＯＵＴ　
（３）信号を接続する。マルチプレクサ６５からの信号
はインバータ６６によって反転され、その結果が第２マ
ルチプレクサ６７の入力端子に導かれる。第２マルチプ
レクサ６７は、プール論理回路５４からの低次信号を受
信する第２の入力端子も有する。制御マイクロワードに
基づ＜ＮＳＭ“和がＭに達しない”信号が確認されると
、マルチプレクサ６７は全加算器５１からの高次信号の
補数をＭフラグ６２に接続し、命令マイクロワードに基
づ＜ＬＤ’ＭロードＭ信号に応じて記憶する。さもなけ
れば、Ｍフラグ６２はプール論理回路５４からの信号で
ロードされる。

ＡＮＤゲート７０が制御マイクロワードに基づくＲＤ　
　Ｍ読取開信号に応じ、Ｍフラグ６２の状態をデータバ
ス５８、特にその低次ＤＡＴＡ　（０）ラインに導く。

全加算器５１からロードされる場合、Ｍフラグ６２は例
えば浮動小数点演算で規格化を行うのに使われる。この
演算におてい、Ａシフトレジスタ５２内に記憶される浮
動小数点数の小数部が、高次の段が値′０”を含むまで
Ｓ１０シフトアウト出力端子（つまり高次端）の方に向
かってシフトされる。Ａシフトレジスタ５２の内容の各
シフトに応じ、Ｂシフトレジスタ５３内に記憶された指
数がインクレメントされる。アレイ１１内の異なるＰＥ
はそれぞれのＡシフトレジスタ５２の内容を正規化する
のに異なる数のシフトを必要とするので、シフト動作は
制御マイクロワードに基づくＭＳＨ（Ｍ条件付シフト）
の状態に依存する。

“１”がＡシフトレジスタ５２の高次段に達するまで、
インバータ６６によってＭフラグ６２がセットされるよ
うに条件付けられ（すなわちシフトレジスタ５２からの
ゼロ値の補数を記憶し）、従ってＭ信号が確認される。

この結果、Ｍ　　ＳＨ信号がＡ及びＢシフトレジスタ５
２．５３をエネーブルして動作させる。しかし、′１”
がＡシフトレジスタ５２の高次段に達すると、インバー
タ６６を介してＭフラグがクリアされるように条件付け
られ、出力Ｍ信号を否認する。制御マイクロワードに基
づ＜ＭＳＨ（Ｍ条件付シフト）信号が確認されたとき、
否認Ｍ信号が両シフトレジスタ５２と５３をディセーブ
ルする。Ｍフラグ６２は同様にして、加算や減算の前に
おける浮動小数点数の初期の位置合せに使うこともでき
る。

２つの別のフラグ、つまりＷＲＴメモリ書込エネーブル
フラグ７１とＴＲ送信要求フラグ２４が、プール論理回
路５４からの低次出力信号でロードされるＷＲＴメモリ
書込エネーブルフラグ７１は制御マイクロワードに基づ
＜ＬＤ　　ＷＲＴロードメモリ書込エネーブル信号に応
じてロードされ、ＴＲ送信要求フラグ２４は制御マイク
ロワードに基づ＜ＬＤ　　ＴＲロード送信要求信号に応
じてロードされる。ＷＲＴメモリ書込エネーブルフラグ
７１はＰＥチップのルータ−制御回路３３に導かれるＷ
ＲＴメモリ書込信号を発生し、ルータ−制御回路３３が
そのチップ上の各々のメモリに対応したＷＲＴ　　ＥＮ
書込エネーブル信号を発生する。

ルータ−制御回路３３は、３つの状況下でメモリへのデ
ータ書込をエネーブルする。通常の動作下、すなわちル
ートネットワーク３０（第２図）が使われない場合には
、対応したＰＥのＷＲＴフラグがセットされていて制御
マイクロワードに基づ（ＷＲ書込信号が確認されたとき
に、ルータ−制御回路３３がＷＲＴ　　ＥＮ書込エネー
ブル信号をメモリ対して発生する。これによって対応の
メモリ２３がエネーブルされ、送信器７２を介したデー
タバス５８からのデータビットを、制御マイクロワード
内のアドレス信号によって指定された位置に記憶する。

あるいは、ルートネットワークが使用中で実際にデータ
を転送している場合には、ルータ−制御回路３３が信号
中のＭＳＧ　　ＩＮメツセージとしてデータを受信する
。同時に、ＥＮＲエネーブルルータ−信号が確認される
。第１０Ａ図に関連して後述するように、ＰＥチフプ２
０で受信された最初の６ビツトが、チップ対内のチップ
とメツセージデータを受信するチップ上のＰＥとを識別
する。ルータ−制御回路３３は信号中のＭＳＧＩＮメツ
セージのＰＥ識別部を受信し、信号中のＭＳＧ　　ＩＮ
メツセージのデータ部を、ＤＡＴＡ（０）信号として目
的の受信ＰＥのデータバス５８上に伝達し、対応受信Ｐ
ＥのＷＲＴ　　ＥＮ書込エネーブル信号を確認する。

最後に、ルートネットワークが使用中だがメツセージ間
にあるとき、ルータ−制御回路３３はメモリ２３をエネ
ーブルしてデータを記憶させる。

これは例えば、１つの主メ７セージ転送すイクル中に幾
つかのＰＥによって幾つかのメツセージが１つのＰＥに
差し向けられ、これらのメツセージ間に受信ＰＥがちょ
うど受け取ったデータに対して計算を実施すべきときに
生じる。前述したように、大メツセージ転送サイクルは
、各々ＥＮＲエネーブルルーター信号によって開始され
且つＢＮＤ終ってないなら分岐信号によって終了される
複数の小メツセージ転送サイクルから成る。小メツセー
ジ転送サイクルの終りでＤＯＮＥ信号がｉ認されない場
合、一部のＰＥはまだ転送すべきメツセージを持ってい
るので、制御マイクロワードに基づ＜ＥＮＤ信号が、ア
レイ制御装置はメツセージ転送シーケンスの開始へ再び
戻ることを指示する。

次の小メツセージ転送サイクルの開始前に計算を実施す
べきときは、ＥＮＲエネーブルルータ−信号が否認され
る一方、計算が実施され結果がメツセージ２３内に書き
込まれるまで、ＢＮＤ終ってないなら分岐信号が遅延さ
れる。この場合メモリ２３は、ＷＲＴフラグがセットさ
れ、制御マイクロワードに基づ＜ＷＲ書込信号が確認さ
れると、ルータ−制御回路３３によってエネーブルされ
る。

但し、ＷＲＴ　　ＥＮ書込エネーブル信号は、現在の小
メツセージ転送サイクル中にメツセージを受信したＰＥ
に対してだけ確認される。

メモリ２３からのデータ出力は、第５Ａ及び５Ｂ図に関
連して後述するメモリデータ出力制御回路７３に接続さ
れる。要するに、メモリデータ出力制御回路７３は制御
マイクロワードに基づくＡＤＲ３（１１：　１０）高次
アドレス信号の状態に応じ、通常各々側のＰＥに対応付
けられている４つのメモリモジュール２３を何れか１つ
のＰＥに対応付けられるようにエネーブルする。従って
、各々のメモリモジュール２３がＩＫｂ（１０２４ビツ
ト）を有する一実施例において、Ａ　Ｄ　ＲＳ　（１１
）またはＡＤＲ３（１０）何れかの高次アドレスビット
が確認されると、１つのＰＥだけが４Ｋｂ（４０９６ビ
ツト）の有効メモリを持ち、通常はそれぞれに対応付け
られたメモリモジュール２３がその１つのＰＥによって
使われる残りのＰＥは事実上ディセーブルされる。この
点は、通常１つのＰＲで利用可能な容量より大きい記憶
容量を必要とする場合を含め、幾つかの状況において有
用である。その他、演算が各ＰＥ内でデータに対してパ
ラレルに実施される場合や、演算が全てのメモリモジュ
ール内に記憶されたデータを用い１つのＰＥによってシ
リアルに実施される場合にも有用である。メモリモジュ
ール内のデータをシリアルに演算を実施しているＰＥが
直接利用できるようにすることで、ＰＥはそのＰＥヘデ
ータを転送するのにメツセージ転送を使わないですむ。

メモリデータ出力制御回路７３からのデータは読取デー
タラッチ７４内に記憶され、該ラッチから送信器７２に
接続される。送信器７２はそのデータをデータバス５８
上に接続する。そしてデータバス５８が、そのデータを
マルチプレクサ７５の一入力端子に接続する。制御マイ
クロワードに基づ＜ＮＲ隣接信号が確認されないと、マ
ルチプレクサ７５がデータバス５８からの読取データを
、プール論理回路５４の入力端子に至るバス７７上に接
続する。

マルチプレクサ７６が制御マイクロワードに基づ＜Ｄ（
１：０）方向信号の状態に応じ、隣接ＰＲの１つからの
データ信号を選択す、る。制御マイクロワードに基づ＜
ＮＲ隣接信号が確認されると、マルチプレクサ７５がマ
ルチプレクサ７６で選択された信号をバス７７の低次ラ
イン上に接続し、否認信号をバスの残りのライン上へ伝
送することによＤ、第３図に関連して前述した直燐接メ
ツセージ転送機構のデータ受信部を容易化する。

データは次のようにメモリモジュール２３に導かれ記憶
される。まず、データバス５８からのデータが、送信器
７２を介して対応したメモリモジュール２３のデータ入
力端子ＤＩに接続される。

ＡＤＲ３（１１：　１０）信号の状態に応じ、メモリデ
ータ出力制御回路７３は送信器７２からのデータを上記
に代え、通常側のＰＥに対応付けられたメモリモジュー
ル２３に接続してそこに記憶可能である。

第３図を参照して前述した直燐接式メツセージ転送機構
のデータ伝送部は、次のように機能する。

まず、データバス５８からのＤＡＴＡ　（０）信号がマ
ルチプレクサ８０の一端子に接続される。制御マイクロ
ワードに基づ＜ＲＯＷ行信号とＣＯＬ列信号がどちらも
確認されないと、マルチプレクサ８０がＤＡＴＡ　（０
）信号をデマルチプレクサ８１の入力端子に接続する。

制御マイクロワードに基づ＜ＮＲ隣接モード信号が確認
されると、デマルチプレクサ８１がＤＡＴＡ　（０）信
号をＤ（１：　０）方向信号によって決まるＰＥに接続
する。

一方、制御マイクロワードに基づ＜ＲＯＷまたはＣＯＬ
信号信号値認されると、マルチプレクサ８０がＯＲゲー
ト８２からの出力信号をデマルチプレクサ８１に接続す
る。ＯＲゲート８２は、データバス５８からのＤＡＴＡ
　（０）信号またはマルチプレクサ７６の出力によって
エネーブルされる。こうして隣接ＰＲに転送される信号
は、直燐接転送中に受信された隣接ＰＥからの信号とデ
ータバス５８の低次ライン上のデータ信号との論理和を
表わす。この機構によって行及び列データの比較が容易
化され、ＰＥ０行または列に沿って最小及び最大両値を
見い出すのに有用である。ＲＯＭ及びＣＯＬ両信号が一
度に確認された場合には、アレイ１１内の全てのＰＥに
関する比較が１回で容易に行える。

また第４図には、ＰＥチップのルータ−制御回路３３に
付設され、ＰＥがルートネットワークを通じて転送する
のを可能とする回路も示しである。

第２図に関連して指摘したように、チップ上のＰＥはル
ートネットワークを通じてメツセージを転送するように
反復してエネーブルされる。各ＰＥはＲＴＲＯＵＴ　　
ＥＮ　　ＩＮルータ−アウトエネーブル入力信号を受信
し、この信号は確認されると、ＰＥをエネーブルしメツ
セージデータ信号をＲＴＲＤＡＴＡ　　ＯＵＴルータ−
データ出力信号として共通のパスライン９０を通じ伝送
する。メツセージの肯定応答後、ＰＥはＲＴＲＯＵＴ　
　ＥＮ　　ＯＵＴルータ−アウトエネーブル出力信号を
発生し、該信号がそのＰＥのＲＴＲＯＵＴ　　ＥＮ　　
ＩＮルータ−アウトエネーブル入力信号として次のＰＥ
入力ラインに接続される。

すなわち、ＴＲ送信要求フラグがセットされているとき
、ＡＣＫ肯定応答フラグ２６を表わす肯定応答フリップ
フロップ９１がクリアされ、従ってＭＳＧ　　ＡＣＫメ
ツセージ肯定応答信号が否認されると、インバータ８９
がこれに応じてＨＡＮＤゲ入力に低信号を接続する。こ
＼でＰＥのＲＴＲＯＵＴ　　ＥＮ　　ＩＮルータ−アウ
トエネーブル入力信号が確認されると、インバータ９４
がＮＯＲゲート９３の他入力端子に別の低入力信号を接
続し、ＮＯＲゲートをエネーブルしてＴＲＥＮ送信エネ
ーブル信号を確認する。このＴＲＥＮ信号がドライバ９
５の出カニネーブル端子を制御する。つまりＴＲＥＮ送
信エネーブル信号が確認されると、ドライバ９５がデー
タバス５８からのＤＡＴＡ　（０）データ信号をＲＴＲ
ＤＡＴＡＯＵＴルータ−データ出力信号としてライン９
０上に接続する。

ＮＡＮＤゲート９２からの低信号はＯＲゲート９７を付
勢するインバータ９６によって補数が取られ、ＯＲゲー
ト９７が肯定応答フリップフロップ９１のＤデータ入力
端子を付勢する。メッセージ転送の終りに、ＡＣＫ　　
ＤＥＬ遅延肯定応答信号が全てのＰＥに至る共通ライン
１００を通じて確認され、フリップフロップ９１が、セ
ットされることによって、ＭＳＧ　　ＡＣＫメツセージ
肯定応答信号を確認する。これに応じ、インバータ８９
がＮＡＮＤゲート９２をディセーブルし、高出力信号を
発生させる。そこでインバータ９６が低信号をＯＲゲー
ト９７に接続するが、こ−ではＯＲゲート９７への別の
入力信号が確認されたＭＳＧＡＣＫメツセージ肯定応答
信号から成るので、その後ＡＣＫ　　ＤＥＬ遅延肯定信
号が確認されるまで肯定応答フリップフロップ９１はセ
ット状態に保たれる。

ＮＡＮＤゲート９２からの高出力信号は、ＮＯＲゲート
９３をディセーブルすると共にＡＮＤゲート１０１をエ
ネーブルする。ディセーブルされたＮＯＲゲート９３は
ＴＲＥＮ送信エネーブル信号を否認し、ドライバ９５を
オフする。エネーブルされたＡＮＤゲート１０１は、確
認されたＲＴＲＯＵＴ　　ＥＮ　　ＯＵＴルータ−アウ
トエネーブル出力信号を次のＰＥに送る。

ＴＲ送信要求フラグ２４がセントされていず、ＰＥがル
ートネットワーク３０　（第２図）を通じてメツセージ
を送信するようにエネーブルされてないことを指示して
いるときは、ＴＲ送信要求フラグがＮＡＮＤゲート９２
に低信号を接続することが理解されよう。従って、ＮＡ
ＮＤゲート９２からの出力信号が高になＤ、ＮＯＲゲー
ト９３をディセーブルし且つＡＮＤゲート１０１をエネ
ーブルして、ＲＴＲＯＵＴ　　ＥＮ　　ＯＵＴルータ−
アウトエネーブル出力信号を確認する。

全てのメツセージが主転送サイクル中に転送され終ると
、アレイ制御装置１１からの制御マイクロワードに基づ
＜Ｒ３Ｔ　　ＡＣＫリセット肯定応答信号の確認によっ
て全ての肯定応答フリップフロップがリセットされる。

一実施例において、ＰＥが第２図を参照して前述したよ
うに最初に送信するチップ対のＰＥチップ上における階
層中の第１のＰＥであれば、ＲＴＲＯＵＴ　　ＥＮ　　
ＩＮルータ−アウトエネーブル入力信号は常に確認され
ている。従ってこの実施例では、ＴＲ送信要求フラグ２
４のセット後直ちに、該ＰＥがメツセージの送信を開始
できる。

ＲＴＲＯＵＴ　　ＥＮ　　ＩＮルータ−アウトエネーブ
ル入力信号の確認は、ＰＥチップ用のＰＥ階層を必ずし
も下降していかなくてもよいことが理解されよう。すな
わち、ＰＥ２２のＲＴＲＯＵＴ　　ＥＮ　　ＩＮルータ
−アウトエネーブル入力信号が確認されているときＰＥ
２２のＴＲ要求フラグ２４がセットされないと、そのＲ
ＴＲＯＵＴ　　ＥＮ　　ＯＵＴルータ−アウトエネーブ
ル出力信号を直ちに確認し、階層中の次のＰＥをエネー
ブルする。しかし、大メツセージ転送サイクル中ＰＥが
そのＴＲ送信要求フラグ２４をセットせしめるメツセー
ジを受け取ると、（ａ）そのＡＣＫ肯定受信フラグがセ
ットされていす、且つ（ｂ）そのＲＴＲＯＵＴ　　ＥＮ
　　ＩＮルータ−アウトエネーブル入力信号が確認され
たま＼なので、ＡＮＤゲート１０１がディセーブルされ
て階層中の次ＰＥへのＲＴＲＯＵＴ　　ＥＮ　　ＯＵＴ
ルータ−アウトエネーブル出力信号を否認し、ドライバ
９５が直ちにエネーブルされてＲＤ　　Ｌ　Ｔ　Ｈ（０
）信号をＲＴＲＤＡＴＡ　　ＯＵＴルータ−データ出力
信号として出力ライン９０上に接続する。この機構は、
前述したメツセージの“展開起動”を容易化する。

Ｂ、メモリの相互接続前述したように、アレイ１１は、各ＰＥが付設のＩＫｂ
メそりモジュール２３を有するＩＫｂモード（第２及び
４図）か、もしくは４Ｋｂモードで動作可能である。４
Ｋｂモードでは、ＰＥが４つのＰＥから成るグループに
分割され、各ＰＥはそれに付設されたＩＫｂのメモリモ
ジュール２３と、通常（つまりＩＫｂモードでは）他の
３つのＰＥに付設されている各ＩＫｂのメモリモジュー
ルへアクセスし得る。これは全てのＰＥによってパラレ
ルに演算を進めるのを可能とし、さらにメツセージを介
して結果を転送する必要なく、その後における処理のた
め演算の結果を１つのＰＥによってアクセスされる全て
のメモリモジュール２３内に含めることができる。

第５Ａ図を参照すると、４つのプロセッサ２２（０）〜
２２（３）から成る１グループがメモリ制御回路２３を
介して、４つのメモリモジュール２３（０）〜２３（３
）に接続されている。マルチプレクサ／デマルチプレク
サ１１０が全てのメモリモジュール２３（０）〜２３（
０）間でデータ信号を選択的に接続し、複数のトランシ
ーバ１１１〜１１３が各々１つのメモリモジュール２３
（１）〜２３（３）と１つの付設ＰＥ２１（１）〜２２
（３）との間でデータ信号を授受する。制御マイクロワ
ードに基づ＜ＡＤＲ３（９：　０）低次アドレス信号が
全てのメモリモジュール２３　（０）〜２３（３）へパ
ラレルに接続されて各メモリモジュール内の一位置を選
択し、制御マイクロワードに基づ＜ＡＤＲ３（１１：　
１０）高次アドレス信号がメモリ制御回路７３を制御す
る。

ＡＤＲ３（１１：　１０）信号が共に否認されると、ア
レイ１１　（第１図）はＩＫｂモードで動作する。この
モードでは、マルチプレクサ／デマルチプレクサ１１０
がＰＥ２２　（０）とメモリモジュール２３（０）の間
でデータ信号を転送する。否認されたＡＤＲ３（１１）
とＡＤＲ３（１０）両信号がＮＯＲゲート１１４を付勢
し、各トランシーバ１１１〜１１３の出カニネーブル端
子を付勢する。この結果、メモリモジュール２３（１）
〜２３（３）とそれぞれの対応したプロセッサ２２（１
）〜２２（３）間でデータ信号を授受するように、各ト
ランシーバがエネーブルされる。

他方、ＡＤＲ３（１１）またはＡＤＲ３（１０）何れか
の信号が確認されると、アレイ１１は４Ｋｂモードで動
作する。この場合には、ＮＯＲゲート１１４が各トラン
シーバをディセーブルし、トランシーバによってゼロ値
を有するデータ信号をそれぞれのプロセッサ２２（１）
〜２２（３）に送信可能とする。またＡＤＲ３（１１：
　１０）アドレス信号はマルチプレクサ／デマルチプレ
クサ１１０をエネーブルし、コード化ＡＤＲ３（１１：
１０）の２進値によって決まるメモリモジュール２２（
０）〜２２（３）のうち１つとＰＥ２２（０）との間で
データ信号を転送せしめる。・第５Ｂ図は、メモリモジ
ュール２３．（３）とＰＥ２２　（３）間のメモリ制御
回路７３の一部の回路の一実施例を示す概略回路図で、
データ信号をＰＥ（０）に接続する回路も示す。制御マ
イクロワードに基づ＜ＡＤＲ３（９：　０）アドレス信
号によって識別された位置が読み取られているとき、メ
モリモジュール２３（３）がＤＡＴ　（０）〜ＤＡＴ　
（３）で識別された４つのデータビット信号をそれぞれ
のライン１２０（０）〜１２０　（３）上に送る。ＤＡ
Ｔ　（０）データ信号はＡＤＲ３（９：　０）アドレス
信号に識別されたビット位置の内容に対応し、その他の
ＤＡＴ　（１）〜ＤＡＴ（３）信号はそれぞれ後続する
ビットアドレス位置を持つビット位置の各内容に対応す
る。

アレイ１１が４にｂモードにないと、ＯＲゲート１２１
が消勢されて４Ｋ　　ＭＯＤＥ信号を否認し、インバー
タ１２２が確認ＮＯＴ　　４Ｋ　　ＭＯＤＥ信号を発生
する。否認された４Ｋ　　ＭＯＤＥ信号が４つの通過ト
ランジスタ１２３（０）〜１２３（３）をオンし、これ
らの通過トランジスタがそれぞれのＤＡＴ　（０）〜Ｄ
ＡＴ　（３）データ信号を、４つのラッチ７４（０）〜
７４（３）で示した読取ラッチ７４内に記憶されるＤＡ
Ｔ　（０）−（３）Ｔｏ　　ＰＥ　（３）信号としてラ
イン１３０（０）〜１３０（３）に接続する。これらの
ラッチがそれぞれの信号を記憶し、Ｌ　Ａ　Ｔ　　Ｄ　
Ａ　Ｔ　（０）−（３）Ｔｏ　　ＰＥ　（３）信号とし
てＰ　Ｅ　２２　（３）に接続する。

アレイが４Ｋｂモードにあると、ＡＤＲ３（１１：１０
）アドレス信号がＯＲゲート１２１をエネーブルして４
Ｋ　　ＭＯＤＥ信号を確認し、Ｎ０７４Ｋ　　ＭＯＤＥ
信号を否認する。否認されたＮ０７４Ｋ　　ＭＯＤＥ信
号がトランジスタ１２３（０）〜１２３（３）を消勢す
ることによってＤ　Ａ　Ｔ　（０）〜ＤＡＴ　（３）信
号のライン１３０（０）〜１３１（３）への伝送を阻止
し、また確認された４ＫＭＯＤＥ信号がトランジスタ１
３１（０）〜１３１（３）を付勢してライン１３０（０
）〜１３０　（３）をアースし、全てのＤＡＴ　（０）
　−（３）ＴＯＰＥ　（３）信号を否認する。この結果
、全てのラッチ７４（０）〜７４（３）−がリセットさ
れ、否認されたＬＡＴ　　ＤＡＴ　（０）−（３）Ｔ。

ＰＥ（３）データ信号がＰＥ２２　（３）に接続される
。

さらに、ＡＤＲ３（１１：　１０）アドレス信号が共に
確認され、メモリモジュール２３（３）からのデータ信
号がＰＥ２２　（０）に接続されるべきことを指示する
と、デマルチプレクサ１２４がライン１２５（３）を付
勢してＭ　Ｅ　Ｍ　　Ｄ　Ａ　Ｔ　（３）メモリデータ
を確認し、通過トランジスタ１２６（０）〜１２６（３
）を付勢する。付勢された通過トランジスタｊ２６（０
）〜１２６（３）がライン１２０（０）〜１２０（３）
上のＤＡＴ　（０）〜ＤＡＴ　（３）データ信号を、Ｐ
Ｅ２２　（０）に接続されたＤＡＴ　（０）−（３）Ｔ
ｏ　　ＰＥ（０）・信号として１２７（０）〜７−２７
　（３）上に接続する。

ＷＲＴ　　ＥＮ　（ＰＥ３）書込エネーブル信号がルー
タ−制御回路３３（第４図）によって確認されていると
きＮＯ７４Ｋ　　ＭＯＤＥ信号が確認されると、データ
はＰＥ２２　（３）からメモリモジュール２３（３）に
書き込まれる。つまＤ、ＷＲＴ　　ＥＮ　（ＰＥ３）信
号がＡＮＤゲート１３２（０）〜１３２（３）をエネー
ブルし、ＰＥ（３）からのＤＡＴ　（０）−（３）ＦＲ
Ｍ　　ＰＥ　（３）データ信号をライン１３０（０）〜
１３０（３）にそれぞれ接続する。確認されたＮＯ７４
ＫＭＯＤＥ信号がトランジスタ１２３（０）〜１２３（
３）をオンし、それらをエネーブルしてＤＡＴ（０）−
（３）ＦＲＭ　　ＰＥ　（３）データ信号をライン１２
０（０）〜１２０（３）上に接続せしめ、その後各デー
タ信号がメモリモジュール２３（３）内に記憶される。

プロセッサ２２（１）及び２２（２）に付設されたメモ
リ制御回路７３は、トランジスタ１２６（０）〜１２６
（３）がそれぞれライン１２５　（１）及び１２５（２
）に接続され、デマルチプレクサ１２４からのＭＥＭ　
　ＤＡＴ　（１）及びＭＥＭＤＡＴ　（２）信号によっ
て制御される点を除き、第５Ｂ図に示したものと同じで
ある。

第５Ｃ図は、ＰＥ２２　（０）に付設されたメモリ制御
回路７３の回路を示す。第５Ｃ図に示したメモリ制御回
路７゛３は、トランジスタ１２３（０）〜１２３（３）
と１３１（０）〜１３１（３）が存在せず、その代りに
ライン１３０（０）〜１３０（３）がライン１２７（０
）〜１２７（３）にそれぞれ直接接続され、ＤＡＴ　（
０）−（３）Ｔ。

ＰＥ　（０）データ信号がラッチ７４（０）〜７４（３
）を直接制御する点を除き、第５Ｂ図に示した回路と同
様であることが理解されよう。さらに、トランジスタ１
２６（０）〜１２６　（３）はデマルチプレクサ１２４
からのＭＥＭ　　ＤＡＴ　（０）信号によって制御され
、ＭＥＭ　　ＤＡＴ　（０）信号が確認されたとき、メ
モリモジュール２３（０）からのＤＡＴ　（０）〜ＤＡ
Ｔ　（３）信号をライン１２７（０）〜１２７（３）上
に直接接続せしめる。ＡＤＲ３（１１）及びＡＤＲ３（
１０）アドレス信号が共に否認されたとき、つまりアレ
イ１１が４Ｋｂモードでないとき、ＭＥＭ　　ＤＡＴ（
０）信号がデマルチプレクサ１２４によって確認される
。

Ｃ０状態信号の発生第２及び４図に関する議論で指摘したように、各種の動
作がアレイ１１中のＰＥ２１によって完了されたかどう
かを判定し、更なる処理を制御するため、アレイ制御装
置１０（第１図）は状態バス１５を通じて伝送されるＤ
ＯＮＥ状態信号を使用する。ＤＯＮＥ状態信号は、例え
ばルートネットワーク３０　（第２図）を通じたメツセ
ージの転送中、送るべきメツセージを持つ（つまりＴＲ
送信要求フラグ２４がセットされている）全てのＰＥが
、大メツセージ転送サイクルの間にそれらのメツセージ
が受信されたことの肯定応答を受信したときに確認され
る。また、ＤＯＮＢ状態信号は浮動小数点算術での規格
化中、全てのＰＥ内における浮動小数点数の小数部が規
格化されたときにも確認される。

メツセージの転送及び規格化の両方においては、ＤＯＮ
Ｂ信号が確認されるまで、アレイ制御装置１０はメツセ
ージの転送動作または規格化の動作を行わせるようにア
レイ１１をエネーブルする制御マイクロワードのシーケ
ンスを反復的に送信する。特定のＰＥが実際に動作を行
っているかどうかは、各種のＰＥフラグ状態に依存する
。前述したように、ＰＥがメツセージの転送を行ってい
るかどうかは、ＴＲ送信要求フラグ２４、ＡＣＫ肯定応
答フラグ２６及びＰＥのＲＴＲ０ＵＴＥＮ　　ＩＮルー
タ−アウトエネーブル入力信号（第４図参照）の状態に
依存する。また、Ｐ’Ｅが規格化の動作を行っているか
どうかは、ＰＥのＭフラグ６２（第４図）の状態に依存
する。

第６図は、ＰＥチップ２０内にあＤ、ＤＯＮＥ状態信号
の発生に関連してアレイ１１　（第１図）で使われるＤ
ＯＮＥ　　ＯＵＴ信号を発生するための回路を示す。第
６図を参照すると、ＰＥチップ２０上の各ＰＥ２２　（
０）〜２２（Ｎ）はそこから延びて信号Ｍ（０）〜Ｍ　
（Ｎ）を伝送するワイヤ１５０（０）〜１５０（Ｎ）を
有する。各信号Ｍ（０）〜Ｍ　（Ｎ）の確認または否認
された状態が、ＰＥのＭフラグ６２（第４図）のセット
またはクリアされた状態にそれぞれ対応する。つまＤ、
ＰＥのＭフラグ６２がセットされていれば、ＰＥのＭ　
（ｘ）信号（“Ｘ”は０からＮの値）が確認され、そう
でなければＭ（ｘ）信号が否認される。

全てのワイヤ１５０（０）〜１５，０（Ｎ）が、ワイヤ
ードＯＲの構成で共通のワイヤ１５１に接続されている
。ワイヤ１５１はＭ　　ＣＯＭＰ複合“Ｍ”信号を伝送
し、該信号の確認または否認状態は、チップ上の全ＰＥ
からのＭ（０）〜Ｍ　（Ｎ）信号の状態に依存する。つ
まＤ、プロセッサ２２（０）〜２２（Ｎ）のうち任意の
もののＭフラグ６２　（第４図）がセットされると、そ
のＰＥに対応したＭ（ｘ）信号が確認され、Ｍ　　ＣＯ
ＭＰ信号が確認される。全てのプロセッサ２２（０）〜
２２（Ｎ）のＭフラグ６２がクリアされると、全てのＭ
（０）〜Ｍ　（Ｎ）信号が否認され、ＭＣＯＭＰ信号が
否認される。第４図に関連して前述したように、ＰＥが
規格化の動作を完了したとき、そのＭフラグ６２がクリ
アされ；従ってＭＣＯＭＰ複合Ｍ信複合否信号れたとき
、チップ上の全てのＰＥが規格化の動作を完了したこと
になる。

また第４図に関連して前述したように、各ＰＥ２２（ｘ
）はルートネットワーク３０　（第２図）を介して伝送
されたメツセージの肯定応答を受信すると、そのＲＴ　
ＲＯＵ　Ｔ　　Ｅ　Ｎ　　ＯＵ　Ｔ　（ｘ）ルータ−ア
ウトエネーブル出力信号を確認し、チップ上の次のＰＥ
２２　　（ｘ＋１）がそのメツセージを送信するのを可
能とする。ＰＥ２２　（ｘ）がメツセージを送信するよ
うにエネーブルされてないと、すなわちそのＴＲ送信要
求フラグ２４がクリアされていると、該ＰＥ２２　　（
Ｘ）は先行のＰＥ２２　（ｘ−１）からのＲＴＲＯＵＴ
　　ＥＮＩＮルータ−アウトエネーブル入力信号（これ
は先行ＰＥのＲＴＲＯＵＴ　　ＥＮ　　ＯＵＴルータ−
アウトエネーブル出力信号に対応する）を受信したとき
、直ちに自らのＲＴＲＯＵＴ　　ＥＮＯＵＴルータ−ア
ウトエネーブル出力信号を確認する。従って、最後のＰ
Ｅ２２（Ｎ）がそのＲＴＲＯＵＴ　　ＥＮ　　ＯＵＴ　
（Ｎ）ルータ−アウトエネーブル出力（ＰＥ２２　（Ｎ
）］信号を確認したとき、ルートネットワークを通じて
メツセージを送信するようにエネーブルされていたチッ
プ上の全てのＰＥがメツセージを送信し終Ｄ、またそれ
らのメツセージが受信されたことの肯定応答を受け取っ
ている。

第６図を参照すると、インバータ１５２がＰＥ２２（Ｎ
）からのＲＴＲＯＵＴ　　ＥＮ　　０ＵＴ（Ｎ）ルータ
−アウトエネーブル出力（ＰＥ２２（Ｎ）〕信号の補数
を発生し、それをライン１５３上に出力する。つまＤ、
ＲＴＲ０ｔＪＴ　　ＥＮＯＵＴ　（Ｎ）ルータ−アウト
エネーブル出力（ＰＨ２２（Ｎ））信号が確認（高電圧
レベル）されるとき、ライン５３上の信号は低電圧レベ
ルである。

ライン１５１と１５３がマルチプレクサ１５４の２つの
入力端子に接続され、該マルチプレクサ１５４は制御マ
イクロワードに基づ＜ＤＮ終了セレクト信号によって制
御される。ＤＮ終了セレクト信号がライン１５１または
１５３の何れか一方上の信号をＤＯＮＥ　　Ｘ信号とし
て出力端子に接続するようにマルチプレクサ１５４をエ
ネーブルし、ＤＯＮＥ　　Ｘ信号はＯＲゲート１５５の
入力端子に接続される。ＤＮ終了セレクト信号によって
選択されたライン１５１または１５３の何れか一方上の
信号が確認されると、ＤＯＮＥ　　Ｘ信号も確認され、
そうでないと、ＤＯＮＥ　　Ｘ信号は否認される。ＤＯ
ＮＥ　　Ｘ信号が確認されると、ＯＲゲート１５５もＤ
ＯＮＢ　　ＯＵＴ信号をＷ認する。

ＯＲゲート１５５は、ＯＲゲート１５６からのＤＯＮＥ
　　ＰＲＥＶ事前終了信号を受信する第２の入力端子を
有する。ＯＲゲート１５６はその入力信号として、各々
別のＰＥチップからのＤｏｌｌ！ＯＵＴ信号に対応した
ＤＯＮＥ　　ＴＮ　　Ａ　ＮＤＯＮＢＩＮ　　Ｄを受信
する。第６図に示したＰＥチップ２０からのＤＯＮＥ　
　ＯＵＴ信号も、別のＰＥチップ上のＯＲゲート１５６
に対応したＯＲゲートへの入力信号として差し向けられ
る。こうして得られた結合すなわち“ＯＲ″ツリーは、
ＤＯＮＥ信号としてアレイ制御装置に接続される１つの
ＰＥからの１つのＤＯＮＥ　　ＯＵＴ信号をもたらす。

従って、このＤＯＮＥ信号が低電圧状態にあるとき、Ｄ
ＯＮＥ終了セレクト信号の状態に応じ、全ＰＥチップ内
の全てのＭ　　ＣＯＭＰ複合Ｍ信号が否認され、全ての
Ｍフラグ６２がクリアされていることを指示するか、あ
るいは全てのＲＴＲＯＵＴ　　ＥＮ　　ＯＵＴ　（Ｎ）
ルータ−アウトエネーブル出力信号が確認され、全メツ
セージが送信され且つ肯定応答されていることを指示す
る。つまＤ、ＤＯＮＥ信号が低電圧であるとき、アレイ
１１は大メツセージ転送サイクル、もしくはＰＥ内のＭ
フラグ６２によって支配された動作（浮動少数点数の規
格化等）を完了している。

Ｄ、シフトレジスタ第４図に関連して前にも説明したとおＤ、Ａシフトレジ
スタ５２（第４図）はそのＳ１０出力端子方向だけでな
く、Ｓ／Ｉ出力端子方向にもシフトすることができる。

このことによＤ、小さい数を表わすために、指数部分が
小さい浮動点小数部分をシフトさせる必要のあるような
、浮動点小数の加算および減算のような操作の場合にも
、容易にシフトレジスタの内容をシフトさせることがで
きる。

第７図はＡシフトレジスタ５２の部分の概要図である。

Ａシフトレジスタは各々が４つのステージからなる、１
６０（０）乃至１６０（７）の８個のセルを含んでいる
。各ステージは１個のデータビットを保持する。セル１
６０（０）は最下位のデータビット（図中では“ＬＳＢ
”の符号により示されている）を保持し、連続するセル
１６０（１）　、１６０　（２）等は連続する次の上位
の位のデータビットを保持する。したがって、制御マイ
クロワードからのＡシフトレジスタサイズ信号：Ａ　　
５ＨＦＴ　　ＳＺ（第４図参照）に基づきセル１６０（
７）は最上位のデータビット（図中では“ＭＳＢ”の符
号により示されている）を保持しうる。データはセル１
６０（０）を介してＡシフトレジスタ５２にシフトされ
る。どのセルからデータがシフトアウトされるかは制御
マイクロワードからのＡシフトレジスタサイズ信号：　
Ａ　５ＨＦＴ　ＳＺ（第４図参照）の内容による。

各セルの回路構成は同様であるので、セル１６０（４）
の回路のみ詳細に説明する。セル１６０（４）は各々が
入力インバータ１６２（０）乃至１６２（３）および出
力インバータ１６３（０）乃至１６３（３）の一対のイ
ンバータを含む４つのステージ１６１（０）乃至１６１
（３）を有する。ステージ１６０（０）はセルの中の低
位のデータビットを保持し、ステージ１６１（３）は、
セルの中の高位のデータビットを保持する。

各ステージのインバータ対１６２（ｎ）および１６３　
（ｎ）（ｎはＯから３の整数）は制御トランジスタ１８
０（ｎ）および１８１（ｎ）に接続され、実際にデータ
ビットを保持するフリツブフロップを構成する。各ステ
ージにおいて、インバータ１６２（ｎ）の出力は、通常
ＯＮ状態の制御信号：ＰＨＩによりＯＮとされた制御ト
ランジスタ１８０（ｎ）を介してインバータ１６３（ｎ
）の入力に接続される。インバータ１６３（ｎ）（７）
出力は制御トランジスタ１８１（ｎ）を介してノード１
８２（ｎ）に接続される。通常、ＯＮ状態の制御信号：
　ＨＯＬＤによりＯＮとされたトランジスタ１８１（ｎ
）はインバータ１６３（ｎ）の出力からインバータ１６
２（ｎ）へのフィードバック制御を行ない、公知の方法
によりノード１８２（ｎ）において入力を保持せしめる
。

シフト動作の間は、ＨＯＬＤ信号はＯＦＦ状態となＤ、
トランジスタ１８１（ｒｉ）をＯＦＦとし、フィードバ
ック路を断とする。さらに、タイミング信号：ＰＨＩも
ＯＦＦ状態となＤ、トランジスタ１８０（ｎ）をＯＦＦ
とする。トランジスタ１８０（ｎ）はＯＦＦ状態では、
入力インバータ１６２（ｎ）から出力インバータ１６３
（ｒｌ）を切り離す。これによＤ、ステージの入力イン
バータ１６２（ｎ）が後述するように別のステージから
データビットを表わす信号を受信するのと同時に、ステ
ージの出力インバータ１６３（ｎ）は保持されたデータ
ビットを表わす信号を送信することができる。

セル１６０（４）はセル１６０（３）からのライン１６
４（０）乃至１６４（３）上の４ビツトのデータ信号：
　ＤＡＴＡ　　ＩＮ　（０）乃至ＤＡＴＡＩＮ　（３）
を各々、受信する。セル１６０（４）はセル１６０（５
）へライン１６５（０）乃至１６５（３）上の４ビツト
のデータ信号：　ＤＡＴＡｏｏＴ　　（０）乃至ＤＡＴ
Ａ　　ＯＯＴ　（３）を各々、送信する。さらに、ステ
ージ１６０（４）がそこからデータ信号がマルチプレク
サ５６（第４図）へ送信されるべきステージである場合
、各ステージは、ライン１６５（０）乃至１６５（３）
に接続され、Ａシフトレジスタ５２のサイズ信号＝Ａ　
　５ＨＦＴ　　ＳＺ中のＣＥＬＬ　　４　０ＵＴ信号に
より制御されるパス・トランジスタ１７０（０）乃至１
７０（３）を有しているので、ＣＥＬＬ　　４　０ＵＴ
信号がＯＮ状態であれば、トランジスタ１７０（０）乃
至１７０（３）により信号：　ＤＡＴＡ　　ＯＵＴ　（
０）乃至ＤＡＤＴ　０ＵＴ（３）はマルチプレクサ５６
のＡシフトレジスタ入力端子に入力される。

Ａシフトレジスタ内でのシフトの方向および量はシフト
方向信号：５ＨＦＴ　　ＤＩＲおよびニブルモード信号
：ＮＭにより制御される。これらの２つの信号はタイミ
ング制御信号：　ＨＯＬＤおよびＰＨ１に加え、アレイ
制御ユニット１０からの制御マイクロワードおよびイネ
ーブル・シフト・タイミング信号：ＥＮ　　５ＨＦＴに
より供給される。Ａシフトレジスタ５２は５ＨＦＴ　　
ＤＩＲ信号およびＮＭ倍信号基づいてさらに３つの制御
信号を生成する。詳述すると、Ａシフトレジスタ５２は
５ＨＦＴ　　ＤＩＲ信号およびＮＭ倍信号受信し、ニブ
ルシフト信号：ＮＳを生成するＡＮＤゲート１７１を含
む。このニブル・シフト信号二ＮＳがＯＮ状態であると
き、ＡＮＤゲート１７６の一方の入力が有効となる。イ
ネーブル・シフト・タイミング信号：ＥＮ　　５ＨＦＴ
がＯＮ状態であるとき、ＮＭ倍信号ＯＮ状態であれば、
ＡＮＤゲート１７６はニブル・シフト・アップ信号：Ｎ
ＳＶをＯＮ状態とする。以下に説明するとおＤ、ＮＳＵ
信号がＯＮ状態であるとき、Ａシフトレジスタ５２は一
連のデータビット（４ビツト）を同時に、次の上位のデ
ータビットを保持するセル１６０ヘシフトする状態とな
る。このように、ニブル・シフト・アップ信号：ＮＳＵ
がＯＮ状態であるとき、データビットはセルからセルヘ
シフトされる状態となＤ、各セルの同じステージに保持
される。セル１６０（０）ヘシフトされるデータビット
は全加算器５１から供給される。

第２のＡＮＤゲート１７２はインバータ１７３において
反転されるニブル・モード信号：ＮＭの反転入力および
シフト方向信号：　　５ＨＦＴ　ＤＩＲに基づき、ビッ
トシフト信号：ＢＳを生成する。このように、ニブル・
モード信号：ＮＭがＯＦＦ状態であＤ、シフト方向信号
：５ＨＦＴ　　ＤＩＲがＯＮ状態であるとき、ＡＮＤゲ
ート１７２からのビットシフト信号：ＢＳはＯＮ状態と
なる。イネーフ゛ル・シフトタイミング１言号：ＥＮ　
　５ＨＦＴがＯＮ状態であれば、ＡＮＤゲート１７’？
ビット・シフト・アップ信号：　ＢＳＵをＯＮ状態とす
る。

しかし、ＮＭ倍信号ＯＦＦ状態であれば、ＡＮＤゲート
１７１からのニブル・シフト信号二ＮＳはＯＦＦ状態と
なＤ、イネーブル・シフト信号二ＥＮ　　５ＨＦＴがＯ
Ｎ状態であっても、ＡＮＤゲート１７６からのニブル・
シフト・アップ信号：ＮＳＵはＯＦＦ状態のままとなる
。また、後で説明するように、ビット・シフト・アップ
信号二ＢＳＵがＯＮ状態であるとき、Ａシフトレジスタ
５２は１ステージのデータビットを同時にシフトする状
態となる。各セルの最上位ステージのデータビットは次
の上位のセルの最下位ステージヘシフトされる。最下位
ステージ（ステージ１６１（０）に相当）にシフトされ
るデータビットは全加算器５１からのＡＤＤ　（０）信
号により供給される（第４図参照）。

もう一つのＡＮＤゲート１７４はインバータ１７５にお
いて反転される、ニブル・モード信号二ＮＭの反転入力
およびシフト方向信号：　５ＨＦＴＤＩＲの反転入力に
基づき、ＤＯＷＮ信号を生成する。イネーブル・シフト
・タイミング信号：ＥＮ　　５ＨＦＴがＯＮ状態となっ
たとき、ＤＯＷＮ信号とイネーブル・シフト・タイミン
グ信号：ＥＮＳＨＦＴとにより起動がかかったＡＮＤゲ
ート１７８はシフト・ダウン信号：ＳＤをＯＮ状態とす
る。このように、シフト方向信号：　５ＨＦＴＤＩＲと
ニブル・モード信号：ＮＭとの両者がＯＦＦ状態である
とき、ＤＯＷＮ信号はＯＮ状態となる。さらに、５ＨＦ
Ｔ　　ＤＩＲ信号およびＮＭ倍信号両者がＯＦＦ状態で
あれば、ＡＮＤゲ−）１７６からのニブル・シフト・ア
ップ信号：ＮＳＵおよびＡＮＤゲート１７７からのビッ
ト・シフト・アップ信号：ＢＳＵはＯＦＦ状態となる。

以下に説明するとおＤ、シフト・ダウン信号：ＳＤがＯ
Ｎ状態であれば、Ａシフトレジスタ５２は１ステージの
データビットを同時にシフトダウンする状態になる。セ
ル１６０（７）の最下位ステージを除いて、各セルの最
下位ステージのデータビットは次の下位のセルの最下位
ステージヘシフトされる。“０”の値のデータビットは
最下位セル１６０（７）の最下位ステージ（ステージ１
６１（３）に相当）に保持される。

１６１（０）乃至１６１（３）の各ステージはさらに３
つのトランジスタ、すなわち、トランジスタ１８３　（
ｎ）　、１８４　（ｎ）および１８５（ｎ）を有してお
Ｄ、これらはビット・シフト・アップ信号：ＢＳＵ、ニ
ブル・シフト・アップ信号：ＮＳＵおよびシフトダウン
制御信号：ＳＤのうちの一つによＤ、各々、起動される
。一つの制御信号がＯＮ状態となると、起動されたトラ
ンジスタは別のステージからのデータビットの状態を表
わす信号を各ステージの入力ノード１８２（ｎ）に加え
る。

まず、ステージ１６１（０）に関し、ビット・シフト・
アップ信号：　ＢＳＵがＯＮ状態となったことに応じて
トランジスタ１８３（０）がＯＮ状態となる。これによ
Ｄ、ライン１６４（３）上のデータ信号１ＤＡＴＡ　　
ＩＮ　（３）はノード１８２（０）に加えられる。デー
タ信号：ＤＡＴＡ　　ＩＮ（３）はセル１６０（３）の
最下位ステージからのデータビットに対応する。さらに
、ビット・シフト・アップ信号：　ＢＳＵに応じて、Ｄ
ＡＴＡＯＵＴ　（０）乃至ＤＡＴＡ　　ＯＵＴ　（２）
の信号をノード１８２（１）乃至１８２（３）に加える
トランジスタ１８３（１）乃至１８３（３）が起動され
る。その結果、各ステージ、すなわち、セル１６０（３
）の最下位ステージおよびステージ１６１（０）乃至１
６１（２）のデータビットは１ステージづつシフトアッ
プされ、セル１６０（４）のステージ１６１（０）乃至
１６１（３）に保持される。

ニブル・シフト・アップ信号：ＮＳＵがＯＮ状態となっ
たことに応じて、トランジスタ１８４（０）乃至１８４
（３）が起動される。これによＤ、ライン１６４（０）
乃至１６４（３）上のデータ信号：　ＤＡＴＡ　　ＩＮ
　（０）乃至ＤＡＴＡＩＮ（３）はノード１８２（０）
乃至１８２（３）に各々、加えられる。データ信号：　
　ＤＡＴＡ　ＩＮ　（０）乃至ＤＡＴＡ　　ＩＮ　（３
）はセル１６０（３）の各ステージからのデータビット
に対応する。その結果、セル１６０（３）の各ステージ
のデータビットは１セル（４ステージ）づつシフトアッ
プされ、セル１６０（４）のステージ１６１（０）乃至
１６１（３）に保持される。

シフトダウン信号：ＳＤがＯＮ状態となったことに応じ
て、トランジスタ１８５（０）乃至１８５（２）が起動
される。これによＤ、ライン１６５（１）乃至１６５（
３）上のデータ信号：　ＤＡＴＡ’ＯＵＴ　（１）乃至
ＤＡＴＡ　　ＯＵＴ　（３）は、ステージ１６１（０）
乃至１６１（２）において保持されるようノード１８２
（０）乃至１８２（２）に各々、加えられる。さらに、
トランジスタ１８５（３）が起動され、セル１６０（５
）の最下位のステージ（すなわち、ステージ１６１（０
）に対応するステージ）からのデータ信号：　ＤＡＴＡ
ＯＵＴ　（０）（Ｃ，ＥＬＬｌ　６０　（５））はノー
ド１８２（３）加えられ、ステージ１６１（３）におい
て保持される。トランジスタ１８５（３）に対応するセ
ル１６０（３）の最下位ステージのトランジスタはステ
ージ１６１（０）からのデータ出力信号：　ＤＡＴＡ　
　ＯＵＴ　（０）を受信し、そのステージにおいて保持
する。その結果、各ステージのデータビットは１ステー
ジづつシフトダウンされる。

ＩＶ、ルーティング・ネットワークＡ、全般的な説明第２図に関連して説明したとおＤ、ルーティング・ネッ
トワーク３０は概して、同じＰＥチップ上にないＰＥ間
のメツセージ伝送に用いられる。

第８Ａ図は本発明に供するルーティング・ネットワーク
の一実施例を示す全体構成図である。第８図において、
ルーティング・ネットワーク３０は３つのスイッチング
・ステージ２０１，２０２および２０３に組み込まれる
複数の同様なスイッチング・チップ（図中では、各スイ
ッチング・チップは長方形で示されている）を有してい
る。チップ２００（ｎ）の内部交換経路は第９図および
第１０Ａ図乃至第１０Ｃ図に関連して以下に説明する。

説明をさらに進める前に、ルーティング・ネットワーク
３０を通って伝送されるメツセージのフォーマットを説
明する。第８Ｂ図において、メツセージは２３ビツト、
すなわちビット（０）乃至（２２）のヘッダ２０４から
始まる。このヘッダ２０４は所望の受信側ＰＥを認識す
るためのもので、この後ビット（２３）より始まるメツ
セージ・データ・ビットが続く。ヘッダは参照符号２０
５−２０７で示される、３つのルート制御フィールドを
含んでおＤ、これらは各々スイッチング・ステージ２０
１−２０３のうちの一つを通過する際の交換動作を制御
する。各スイッチング・ステージは一つのルート制御フ
ィールドを用済みとする。

すなわち、各スイッチング・ステージはそのフィールド
のビットを次のスイッチング・ステージ若しくは受信側
ＰＥチップへまで通過させない。

各ルート制御フィールドはメツセージビットが後続する
ことを示す、プロトコルビットＰ（このビットは低電圧
レベルで有意とされる）より始まる。プロトコルピッ）
Ｐが入力端子において受信されない場合、スイッチング
・チップはメツセージ転送の短周期の間、その入力端子
の入力される連続信号を無効とする。各プロトコルビッ
トに続く４ビツトはルート・アドレス・ビット：　ＲＴ
ＲＡＤＲ３である。これらのビットは以下に第９図およ
び第１０Ａ図乃至第１０Ｃ図に関係づけて説明するよう
にルータがステージを通過する交換経路を形成する際に
用いられる。全てのスイッチング・ステージで交換経路
が形成されると、プロトコルビットＰ（ビット１５）は
ステージ２０３からの出力ラインに接続されるＰＥチッ
プ対（第２図参照）へ送信される。これに応じて、ビッ
ト１６でＰＥチップは了解信号：　ＡＣＫを生成し、こ
の信号はルーティング・ネットワーク３０において形成
された交換経路を介して伝送される。このとき、スイッ
チング・チップは交換経路を、受信側ＰＥチップ対から
の信号が受信できる状態とし、かつ、その交換経路をメ
ツセージを発信しているＰＥチップ２０に結合する。メ
ツセージを発信しているＰＥチップ２０はこの了解信号
：　ＡＣＫにより送信側ＰＨの了解フラグ：ＡＣＫ２６
（第２図および第４図）をセットする。

了解信号：　ＡＣＫの転送の後、６ビツトのプロセッサ
認識情報：ＰＲＯＣ１０が交換経路を介して伝送される
。最初のビットはチップ対のうち、いずれのＰＥチップ
２０がメツセージを受信すべきＰＥを有しているかを示
し、残りの５ビツトはその指示されたチップ上のいずれ
のＰＥであるかを示す。後続するビットはメツセージビ
ットであＤ、これらはＰＥチップのルート制御経路３３
（第２図および第４図）によＤ、ＰＥに入力される。

再び第８Ａ図を参照すると、最初の二つのスイッチング
・ステージ２０１および２０２は４つのスイッチング・
グループに分けられる。その一つが図中に示されている
。最初のスイッチング・ステージ２０３は４つのスイッ
チング・グループからの出力をＰＥチップへ切替接続す
るクロスバスイッチとして動作する。４つのスイッチン
グ・グループは同様の構成であるので、図中に記した１
つについてのみ、詳細に説明する。このスイッチング・
グループはスイッチング・ステージ２０１において、参
照符号２０１（０）乃至２０１　（１５）〆　により示
される１６個のスイッチング・チップと、さらには、ス
イッチング・ステージ２０２において、参照符号２０２
（０）乃至２０２（１５）により示される１６個のスイ
ッチング・チップを有している。

各スイッチング・チップ２０１（ｎ）および２０２（ｎ
）（“ｎ”は整数）は参照符号２１０により総括的に示
される６４個の入力端子と、参照符号２１１により総括
的に示される６４個の出力端子とを有している。６４個
の出力端子は各々、４つの出力端子を有する１６個の出
力グループに分けられる。１６個の出力グループは各々
、ヘッダ２０４（第８Ｂ図）の部分の４ビツトのルート
・アドレス・ビット：ＲＴＲＡＰＲ３の一符号により識
別される。なお、ヘッダ２０４のこの符号の部分はスイ
ッチング・チップにより用済みとされる。ある入力端子
において、特定の符号を有するルート・アドレス・ビッ
ト：ＲＴＲＡＤＲ３を受信すると、スイッチング・チッ
プはその入力端子からその符号により指示される出力グ
ループの中の４つの出力端子のうちの一つへの交換経路
を開成しようとする。スイッチング・チップの入力端子
のうち、４つ若しくはそれより少ない入力端子において
、ルート・アドレス・ビット；ＲＴＲＡＤＲ３が受信さ
れ、特定の出力グループが認識されるのであれば、全て
の入力端子から出力グループへの交換経路が形成されう
る。他方、４つ以上の入力端子において特定の出力グル
ープを指定するルート・アドレス・ビット：　ＲＴＲＡ
ＤＲ３が受信されると、多くとも４つの交換経路が出力
グループまで形成されうるが、他のメツセージは交換経
路が形成されないため、伝送されない。

第１のスイッチング・ステージ２０１に含まれるスイッ
チング・チップ２０１（０）乃至２０１（１５）の出力
端子は第２のスイッチング・ステージのスイッチング・
チップ２０２（０）乃至２０２（１５）の入力端子に次
のように接続される。スイッチング・チップ２０１（０
）乃至２０１（１５）の出力端子のうち、スイッチング
・チップ２０１（０）乃至２０１（１５）によＤ、参照
されたＪレート・アドレス５ＲＴＲＡＤＲ３中の符号が
００００”であったものは全て、スイッチング・チップ
２０２（０）の入力端子に接続される。この様子は図中
に、“４ＸＯＯＯＯ″の表示により示される線がスイッ
チング・チップ２０１（０）乃至２０１（１５）の右側
からスイッチング・チップ２０２（０）の左側へ延びて
いることにより表わされている。（第８Ａ図の“４ＸＯ
ＯＯＯ”の表示において、最初の数“４”は関係するラ
インが４つの接続線であることを示し、第２の数、“０
０００”はその線がルート・アドレス信号：ＲＴＲＡＤ
Ｒ３の最初の４ビツトが“ｏｏｏｏ″の符号のものに関
係づけられていることを示している。なお、これらの４
ビット信号はスイッチング・ステージ２０１により用済
みとされる。

同様にして、チップ２０１（０）乃至２０１（１５）の
出力端子のうち、スイッチング・チップ２０１（０）乃
至２０１（１５）により参照されたルート・アドレスｒ
ＲＴＲＡＤＲ３中の符号が“０００１”であったものは
全て、スイッチング・チップ２０２（１）の入力端子に
接続される。この様子は第８Ａ図において“４ＸＯＯＯ
１″の表示により示される線がスイッチング・チップ２
０１（０）乃至２０１（１５）の右側からスイッチング
・チップ２０２（１）の左側へ延びていることにより表
わされている。最初の２つのステージ２０１および２０
２のスイッチングチップ間でのこの相互接続のパターン
は他のスイッチング・チップ２０２（２）乃至２０２（
１５）についても全てくり返される。図示したように、
スイッチング・チップ２０２（１５）の入力端子はスイ
ッチング・チップ２０１（０）乃至２０１（１５）によ
Ｄ、参照されたルート・アドレスＳ　ＲＴＲＡＤＲ３中
の符号が”１１１１″であった、スイッチング・チップ
２０１（０）乃至２０１（１５）の出力端子に接続され
る。このようにして、スイッチング・チップ２０１（０
）乃至２０１（１５）の各々における出力端子群は、第
１ステージのスイッチング・チップにより参照されたル
ート・アドレス：ＲＴＲＡＤＲ３に従い、第２のスイッ
チング・ステージのスイッチング・チップ２０２（０）
乃至２０２（１５）の各々と接続される。

上述したように、第２のスイッチング・ステージ２０２
のスイッチング・チップ２０２（０）乃至２０２（１５
）の各々の６４個の出力端子群はまた、各々、４つの端
子を有する１６のグループに分けることができる。スイ
ッチング・チップ２０１（０）乃至２０１（１５）と同
様に、スイッチング・チップ２０２（０）乃至２０２（
１５）の各出力端末群はこれらのチップにより参照され
た４ビツトのルート・アドレス信号：　ＲＴＲＡＤＲ３
の符号に関係づけられている。例えば、スイッチング・
チップ２０２（０）の出力端子群は”　４ＸＯＯＯ００
００１”乃至“４ＸＯＯＯＯ１１１１”の表示の線に接
続される。この“４”は線の数を示しており（各線は出
力端子の一つに接続されている）、４桁の最初の数“ｏ
ｏｏｏ”は第１のスイッチング・ステージ２０１により
参照されたルート・アドレス・ビット：ＲＴＲＡＤＲ３
を示しておＤ、次の４桁の数“ｏｏｏｏ”および“１１
１１”はスイッチング・チップ２０２（０）乃至２０２
（１５）により参照されたルート・アドレス・ビット：
ＲＴＲＡＤＲ３を示している。スイッチング・チップ２
０２（１）乃至２０２（１５）の出力端子群に接続され
る線は同様の表示により識別される。

前述したように、スイッチング・ステージ２０１および
２０２は４つの交換群に分けられ（１つの群が図示され
ている）、その出力はクロスバ・ステージ２０３により
切替接続される。スイッチング・ステージ２０１および
２０２の他の３つの交換群はルート・アドレス・ビット
：　ＲＴＲＡＤＲＳがｏｏｏｏ　　ｏｏｏｏ”乃至“０
０００１１１１　”の出力端子群を有するスイッチング
・チップ２０２（０）に相当するチップ、ルート・アド
レス・ビーフ）：ＲＴＲＡＤＲＳ　　が　”０００１　
　　　　００００　　　”乃至“０００１　１１１１”
の出力端子群を有するスイッチング・チップ２０２（１
）に相当するチップなどを有し、同様の構成となってい
る。

クロスバ・スイッチング・ステージ２０３は１６個のク
ロスバ・スイッチング・ブロックに各々、１６個づつの
クロスバ・スイッチング・チップ２０３（０）乃至２０
３（２５５）を有しており（図中には、スイッチング・
チップ２０３（０）乃至２０３（３）のみが示されてい
る）、各クロスバ・スイッチング・ブロックは各交換群
の対応するスイッチング・チップの出力端子群からの出
力信号を切替接続する。また、各クロスバ・スイッチン
グ・ブロック内の１６個のクロスバ・スイッチング・チ
ップの各々は４つの交換群よりの対応するステージ２０
２のスイッチング・チップの対応端子群の出力信号を切
替接続する。このようにして、クロスバ・スイッチング
・チップ２０３（０）はスイッチング・チップ２０２（
０）および他の交換群の各々における対応スイッチング
・チップからの“４ＸＯＯＯ０００００”の出力端子群
に接続され、その出力を切替接続する。

同様に、クロスバ・スイッチング・チップ２０３（１）
はスイッチング・チップ２０２（０）および他の交換群
の各々における対応スイッチング・チップからの４ＸＯ
ＯＯ００００１”の出力端子群に接続され、その出力を
切替接続する。さらに、スイッチング・チップ２０２（
０）（および他の交換群の対応スイッチング・チップ）
に関係するクロスバ・スイッチング・ブロック内の最後
のクロスバ・スイッチング・チップ、すなわち、クロス
バ・スイッチング・チップ２０３（１５）はスイッチン
グ・チップ２０２（０）および他の交換群の各々におけ
る対応スイッチング・チップからの４ＸＯＯＯＯ１１１
１”の端子群に接続され、その出力を切替接続する。

他のクロスバ・スイッチング・ブロックの各々において
も、クロスバ・スイッチング・チップ２０３（１６）乃
至２０３　（２５５）は同様に他のスイッチング・チッ
プ２０２（１）乃至２０２（１５）および他の交換群の
対応スイッチング・チップに接続される。

各クロスバ・スイッチング・チップはクロスバ・スイッ
チとして動作する。すなわち、クロスバ・スイッチング
・チップはその１６個の出力端子の各々を、スイッチン
グ・ステージ２０２のスイッチング・チップからのルー
ト・アドレス・ビット：ＲＴＲＡＤＲＳの最後の４ビツ
トによる符号と対応つける。例えば、スイッチング・チ
ップ２０３（０）は”ｌＸ０ＯＯＯ００００００００、
’乃至“ｌＸ０ＯＯＯ００００１１１１”の表示の線に
各々、接続された１６個の出力端子群を有している。こ
の場合、最初の“１”は１つの線が存在することを示し
、第１番目の数字群、すなわち″第１番目の“００００
″はスイッチング・ステージ２０１において参照された
ルート・アドレス・ビット：ＲＴＲＡＤＲＳに相当し、
第２番目の数字群、すなわち第２番目の“００００″は
スイッチング・ステージ２０２において参照されたルー
ト・アドレス・ビット：ＲＴＲＡＤＲＳに相当し、”ｏ
ｏｏｏ”乃至″１１１１’の第３番目の数字群はクロス
バ・スイッチング・チップ２０３（０）により受信され
、参照されるルート・アドレス・ビット：ＲＴＲＡＤＲ
Ｓに相当する。

他のクロスバ・スイッチング・チップ２０３（１）乃至
２０３（２５５）の出力端子もルート・アドレス・ビッ
ト：ＲＴＲＡＤＲＳと同様の対応関係にある。したがっ
て、当業者であれば、以下のことが御理解されよう。

（１）クロスバ・スイッチング・チップ２０３（０）乃
至２０３　（２５５）の各々１６個の出力端子ハ各々、
ルート・アドレス・ビット：ＲＴＲＡＤＲ３の第３番目
の符号（第８Ａ図において、クロスバ・スイッチング・
チップからの各出力線に対応する第３番目の数字群）と
対応づけられる。

（２）各クロスバ・スイッチング・ブロック内の１６個
のクロスバ　スイッチング・チップは各々、ルート・ア
ドレス・ビット：　　ＲＴＲＡＤＲＳの第２番目の符号
（第８Ａ図において、クロスバ・スイッチング・チップ
からの各出力線に対応する第２番目の数字群）と対応づ
けられる。

（３１１６個のクロスバ・スイッチング・ブロックは各
々、ルート・アドレス・ビット：　ＲＴＲＡＤＲＳの第
１番目の符号（第８Ａ図において、クロスバ・スイッチ
ング・チップからの各出力線に対応する第１番目の数字
群）と対応づけられる。

したがって、第８Ａ図のルーティング・ネットワークは
ルート・アドレス・ビット：　　ＲＴＲＡＤＲＳがとり
うる全ての符号に対して、ステージ２０１のスイッチン
グ・チップの人出端子からクロスバ・ステージ２０３の
クロスバ・スイッチング・チップの出力端子までの交換
経路を形成することができる。

第８Ａ図のルーティング・ネットワーク３０には多くの
利点があるが、特にルート・アドレス・ビット：ＲＴＲ
ＡＤＲＳの同じ符号に対して、スイッチング・ステージ
２０１および２０２より複数の出力端子が導出しうると
いう利点がある。

これによＤ、必要とされるスイッチング・ステージの数
をいちじるしく減らし、もってスイッチング・チップお
よびチップ間を相互接続する線の数を減らすことができ
る。また、故障率はチップの数、さらにはこれらのチッ
プを相互接続する線の数によＤ、直接影響を受けるので
、この利点によりルーティング・ネットワークの信頼性
を高めることもできる。

さらに、ル−ト・アドレス・ビット：　ＲＴＲＡＤＲＳ
の各符号に対して複数の線を導出することによＤ、−線
若しくはチップ上のその一線に関連する駆動回路に支障
が生じたとしても、スイッチング・チップはまだ端子群
のうちの残った線を介して伝送を行なうことができる。

したがって、メツセージ伝送容量は若干減少するが、メ
ツセージはルーティング・ネットワーク３０を介してな
お、伝送されうる。

Ｂ、スイッチング・チップ次に、スイッチング・チップ２０１（ｎ）若しくは２０
２（ｎ）の内部構成および回路を第９図および第１０Ａ
図乃至第１０Ｃ図を参照して説明する。以下の説明で明
らかとなろうが、同様のチップがクロスバ・ステージ２
０３のクロスバ・スイッチング・チップとしても用いる
ことができる。

第９図は本発明に供するスイッチング・チップの部分の
回路構成概要を示したものである。第９図に示すごとく
、スイッチング・チップは１つの入力端子につき、１対
１に対応する複数のスイッチング回路を含んでいる。こ
のような１つのスイッチング回路が第９図に参照番号２
１０（０）が付されて示されている。一実施例において
は、１つのスイッチング・チップは６４個のスイッチン
グ回路を有している。全てのスイッチング回路は同じ構
成であＤ、そのうちの一つのみが図示されている。各ス
イッチング回路は入力端子の一つと対応づけられている
。すなわち、スイッチング回路２１０（０）は入力（０
）端子と対応づけられ、一般的にはスイッチング回路２
１０（ｕ）（“Ｕ”は整数）は入力（ｕ）の端子と対応
づけられる。

スイッチング回路２１０（０）は１つの入力（０）に対
する回路２１１（０）、１６個の結合手段２１２（０）
乃至２１２（１５）（一般的には２１２（ｖ）により示
す）および１６個の出力端子群２１７（０）乃至２１７
　（１５）（一般的には２１７（Ｖ）により示す）を有
している。各出力端子群は一般的に参照符号２１７　（
Ｖ）（Ｗ）により示される、４つの出力回路を有してい
る。

入力（０）に対する回路２１１（０）は、ステージ２０
１にあればＰＥチップ対から、ステージ２０２若しくは
２０３にあれば前段のスイッチング・ステージからの入
力信号：　ＩＮ　（０）を受信する（第８Ａ図）。なお
、回路２１１（０）の回路については第１０Ａ図に参照
して後述する。入力信号：　ＩＮ　（０）に応じて、入
力（０）に対する回路２１１（０）は、そのチップにお
いて参照されるべきルート・アドレス・ビット：　ＲＴ
ＲＡＤＲ３の一部を表わすアドレス信号：ＡＤＲ３（０
）ライン２１３（０）を送出し、メツセージの残りのビ
ットを表わすデータ信号：　ＤＡＴ　（０）をライン２
１４（０）へ送出する。

各結合手段２１２（Ｖ）はアドレス・復号／制御回路２
１５（０）乃至２１５（１５）（一般的には２１５（Ｖ
）により示される）および結合回路２１６（０）乃至２
１６　（１５）（一般的には２１６（Ｖ）により示され
る）を有している。結合手段の回路構成は第１０Ｂ−１
図および第１０Ｂ−２図を参照して後に詳細に説明する
。入力（０）′に対する回路２１１（０）からのアドレ
ス信号：ＡＤＲ３（０）はライン２１３（０）を介して
結合手段２１２（Ｑ）のアドレス回路２１５（０）に入
力され、データ信号：ＤＡＴ（０）はライン２１４（０
）を介して全ての結合回路２１６（ｖ）へ平列に入力さ
れる。スイッチング・チップにおいて参照される、４ビ
ツトのルート・アドレス・ビット：ＲＴＲＡＤＲ３に応
じて、スイッチング回路２１０（０）のアドレス制御回
路２１５（Ｖ）のうち１つは信号：　ＡＤＲ３（ｖ）Ｅ
Ｎ（ｕ）をＯＮ状態として出力する。例えば、入力（０
）に対する回路２１１（０）’により受信された信号：
ＩＮ　（０）が符号“００００”のルート・アドレス・
ピッ）：ＲＴＲＡＤＲ３を有しているならば、アドレス
制御回路２１５（０）は信号：ＡＤＲ３（０）ＥＮ　（
０）をＯＮ状態として出力する。

各結合回路は参照符号２１６　（ｖ）（ｗ）により一般
的に示される、４つの結合モジュールを有している。こ
の（Ｖ）の表示は結合回路を識別するものであＤ、（Ｗ
）の表示は回路内のモジュー・ルを識別するものである
。例えば、第９図中の結合回路２１６（０）の結合モジ
ュールは参照符号２１６　（０）（０）乃至２１６　（
０）（３）により示され、結合回路２１６（１）の結合
モジュールは参照番号２１６　（１）（０）乃至２１６
（１）（３）のように示され、以下同様である。　。

スイッチング回路２１０（０）乃至２１０　（６３ンの
各々において、結合モジュール２１６（Ｖ）（０）乃至
２１６　（ｖ）（３）は６４本のデータライン２２０　
（０）（０）乃至２２０（１５）（３）（一般的には参
照符号２２０　（ｖ）（ｗ）により示される）のうちの
１本と接続される。データライン２２０　　（０）（０
）はスイッチング回路２１０（０）乃至２１０（６３）
中の各々の結合回路２１６　（０）（０）に並列に接続
され、データライン２２０　　（０）（１）はスイッチ
ング回路２１０（０）乃至２１０（６３）中の各々の結
合回路２１６　（０）（１）に並列に接続され、以下同
様である。

後に説明するように、入力（Ｖ）に対する回路２１１（
ｖ）からのデータ信号：　ＤＡＴ　（ｕ）に対応するデ
ータ信号は一本のデータライン２２０（Ｗ）（Ｖ）が接
続される一つの結合モジュールのみから、グループ・デ
ータ信号：　ＧＲＰ　（ｖ）　ＤＡＴ　（ｗ）として、
データライン２２０上に随時出力されうる。

２つのイネーブル信号に応じて、各結合モジュール２１
６　（Ｖ）（Ｗ）はデータ信号：　　ＤＡＴ　（ｕ）を
各々データライン：　２２０　（ｕ）　　（ｖ）へ出力
せしめる。１つのイネーブル信号、すなわち結合可能信
号：　ＡＤＲ３（ｖ）ＥＮ　（ｕ）は信号：ＡＤＲ３（
ｕ）からのルート・アドレス・ビット・ＲＴＲＡＤＲ３
の符号に応じて、アドレス制御回路２１５（Ｖ）により
生成される。

スイッチング回路２１０（ｕ）の結合モジュール２１６
　（Ｖ）（Ｗ）を起動せしめる第２の信号はイネーブル
信号：　　ＧＲＰ　（ｖ）　ＥＮ　（ｗ）　ＥＮ　（ｕ
）である。

第９図においては説明のために、出力端子群回路２１７
（０）と関連するイネーブル信号：ＧＲＰ（０）ＥＮ　
（０）ＩＮ　（０）乃至ＧＲＰ（０）ＥＮ（３）ＩＮ　
（０）のみが記されている。実際の回路では、他の出力
端子群回路２１７（１）乃至２１？（１５）も結合回路
２１６（１）乃至２１６（１５）の結合モジュール２１
６　（ｎ）（０）乃至２１６　　（ｎ）（３）に対し、
各々、対応するイネーブル信号を送出する。

４つのディジー・チェイン形式のイネーブル信号：　Ｇ
ＲＰ　（ｖ）ＥＮ　（ｗ）はスイッチング回路２１０（
ｕ）の結合モジュール２１６　（ｗ）（ｗ）のための出
力端子群回路２１７（ｖ）の各々から生成される。イネ
ーブル信号：　　ＧＲＰ　（ｖ）　ＥＮ　（ｗ）は通常
、出力端子群回路２１７（ｖ）よりＯＮ状態で出力され
る。しかし、所定の状況下、例えば、次のステージへの
通信路が断線等により途絶えるよ、うな場合、出力端子
群回路２１７（ｖ）に対応するイネーブル信号：　ＧＲ
Ｐ　（ｖ）ＥＮ　（ｗ）をＯＦＦ状態とする。途絶えた
通信路を検出する回路について後に、第１０Ａ図および
第１０Ｃ図に基づいて説明する。

まず、出力端子群回路２１７（Ｖ）からの信号は第９図
に示すようなイネーブル信号：ＧＲＰ（ｖ）ＥＮ・（ｗ
）ＩＮ　（０）としてスイッチング回路２１０（０）の
結合モジュール２１６（ｖ）（貨）に入力される。スイ
ッチング回路２１０（０）の結合モジュール２１６　（
Ｖ）（Ｗ）はＯＮ状態のイネーブル信号：ＧＲＰ　（ｖ
）ＥＮ　（ｗ）ＩＮ　（０）を受信しているとき、アド
レス制御回路からの信号：ＡＤＲＳ　（ｕ）ＥＮ　（ｖ
）により起動がかかった場合、スイッチング回路２１０
（１）の結合モジュール２１６　（ｕ）（ｖ）へＯＦＦ
状態のイネーブル信号：　ＧＲＰ　（ｖ）ＥＮ（ｗ）Ｏ
ＵＴ（０）を送出する。この場合結合モジエールはデー
タライン２２０　（ｕ）（ｖ）　へ信号：　ＤＡＴ　（
０）を送出する。一方、結合モジュール２１６　（ｕ）
（ｖ）はアドレス制御回路からの信号：　ＡＤＲＳ　（
ｕ）　ＥＮ　（ｖ）により起動がかからなかった場合、
ＯＮ状態のイネーブル信号：ＧＲＰ　（ｖ）ＥＮ　（ｗ
）ＯＵＴ　（０）をスイッチング回路２１０（１）の結
合モジュール２１６　（ｖ）（Ｗ）へ送出する。このス
イッチング回路２１０（１）および他のスイッチング回
路２１０（２）乃至２１０（６３）の結合モジュール２
１６　（Ｖ）（Ｗ）も同様に動作する。

従って、出力ターミナルグループ２１７（ｖ）から発生
されるＧＲＰ　（ｖ）ＥＮ　（ｗ）イネーブル信号は、
ディジーチェーン式に結合モジュール２１６　（Ｖ）（
Ｗ）に通される。結合モジュール２１６　　（Ｖ）（Ｗ
）がそれに関連したアドレス制御回路２１５（Ｖ）によ
って作動可能とされて、ＧＲＰ　（ｖ）ＥＮ　（ｗ）イ
ネーブル信号を肯定状態（即ち、そのＧＲＰ　（ｖ）Ｅ
Ｎ　（ｗ）ＩＮ　（ｕ）信号が肯定される）で受信する
場合には、結合モジュールがそれに関連したデータライ
ン２２０（ｖ）　　（ｗ）を使用し、ＧＲＰ　（ｖ）Ｅ
Ｎ　（ｗ）イネーブル信号を阻止する（即ち、ＧＲＰ　
（Ｖ）ＥＮ　（Ｗ）ＯＵＴ　（ｕ）イネーブル信号を否
定状態で次のスイッチング回路に送信する）。

いずれかの結合グループ８（ｖ）において、ＤＡＴ　（
ｕ）信号をその関５データライン２２０（Ｖ）　　（Ｗ
）に結合できるようにされるのは、１つの結合モジュー
ル２１６　（ｖ）（ｗ）のみである。従って、例えば、
最も左側の結合モジュール２１６　　（０）　　（０）
（第９図に示す）がアドレス制御回路２１５（Ｖ）から
のＡＤＲＳ　（０）ＥＮ（０）信号によって作動可能（
イネーブル）にされるが、否定状態＋７）ＧＲＰ　（０
）ＥＮ　（０）ＩＮ（０）信号によって作動不能（ディ
スネーブル）にされる場合には、そのすぐ右側の結合モ
ジュール２１６　（０）（１）が次のモジュールとなる
。

この結合モジュール２１６　（０）（１）が肯定状態（
７）ＧＲＰ　（０）ＥＮ　（１）ＩＮ　（０）信号によ
って作動可能にされる場合には、これがＤＡＴ（０）信
号をデータライン２２１　　（０）（１）に結合する。

然し乍ら、ＧＲＰ　（０）ＥＮ　（１）ＩＮ　（０）信
号が否定される場合には、その結合モジュール２１６　
　（０）（１）がそのすぐ右側の結合モジュール２１６
　（０）（２）を作動可能にする。本質的にアドレス制
御回路２１５（０）がら（７）ＡＤＲＳ　（０）ＥＮ　
（０）　イネーブル信号は、結合モジュール２１６　（
０）（Ｑ）ないし２１６（０）（３）をディジーチェー
ン式に通される。

受信したいずれのメツセージについても、スイッチング
回路２１０（ｕ）においては、１つのアドレス制御回路
２１５（Ｖ）がらのＡＤＲ’５（Ｖ）ＥＮ　（ｕ）イネ
ーブル信号のせいぜい１つが肯定される。即ち、いずれ
のメツセージについても、スイッチング回路２１０（ｕ
）の１つの結合回路２１６（ｖ）のみがアドレス制御回
路２１５（Ｖ）によって作動可能にされる。アドレス制
御回路２１５（Ｖ）は、第１０Ｂ−１図について以下に
説明する。節単に述べると、各々のアドレス制御回路２
１５（Ｖ）は、入力ターミナル２２１（ｖ）と、出力タ
ーミナル２２２（ｖ）とを備えている。

各々のアドレス制御回路２１５（Ｖ）は、その入力ター
ミナル２２１（Ｖ）を通して入力信号を受け取Ｄ、この
入力信号はＡＤＲ３（ｕ）アドレス信号に関連したもの
でありそしてこのアドレス信号はＲＴＲＡＤＲＳルータ
アドレスビットに関連したものである。又、アドレス制
御回路２１５（Ｖ）は、ラッチ及びインバータも備えて
いる。

ラッチがリセットされている限Ｄ、アドレス制御回路は
、インバータを介して、その入力ターミナル２２１（Ｖ
）の信号の補数を出力ターミナル２２２（Ｖ）に結合す
る。ラッチがセットされた場合には、そのメツセージ全
体にわたってセットされたままとなＤ、インバータをバ
イパスさせて、入力ターミナル２２１（ｖ）の信号の真
の値を出力ターミナル２２２（ｖ）に結合できるように
する。

第９図に示すように、スイッチング回路２１０（ｕ）内
のアドレス制御回路２１５（ｖ）は直列に接続されてい
て、アドレス制御回路２１５（１）ないし２１５（１５
）の各入力ターミナル２２１（１）ないし２２１（１５
）が、各々、その左側のアドレス制御回路２１５（０）
ないし２１５（１４）の出力ターミナル２２２（０）な
いし２２２（１４）に接続されるようになっている。

最初は、全てのラッチがリセットされる。従って、ＩＮ
（０）信号が２進「０」の値の初期ＲＴＲＡＤＲＳルー
タアドレスビットを保持する場合には、入力ターミナル
２２１（０）により受信されたＡＤＲ３（０）信号が肯
定状態にされる。その結果、アドレス制御回路２１５（
ｖ）のインバータは、その出力ターミナル２２２（０）
に否定出力信号を与え、これはアドレス制御回路２１５
（１）の入力ターミナル２２１（１）に接続されている
。

次いで、アドレス制御回路２１５（１）は、その入力タ
ーミナル２２１（１）を経て否定入力信号を受け取Ｄ、
そのインバータは、肯定出力信号を出力ターミナル２２
１（１）へ接続し、これは、次いで、アドレス制御回路
２１５（２）の入力ターミナル２２２（２）接続される
。スイッチング回路２１０（０）の他のアドレス制御回
路２１５（Ｖ）も同様に作動する。従って、アドレス制
御回路２１５（１５）がその入力ターミナル２２１（１
５）を通して入力信号を受け取った時には、偶数又はゼ
ロのインデックス（Ｖ）を有するアドレス制御回路２１
５（Ｖ）への入力信号が肯定状態にされ、奇数のインデ
ックス（Ｖ）を有するアドレス制御回路への入力信号が
否定状態にされる。

この点において、アドレス制御回路２１５（Ｖ）内のラ
ッチが入力信号をラッチする。アドレス制御回路２１５
（ｖ）への入力信号が肯定された場合には、ラッチがク
リヤされたままとなＤ、さもなくば、ラッチはセットさ
れる。ラッチがセットされた後は、そのアドレス制御回
路のインバータをバイパスすることができ、従って、そ
の入力ターミナル２２１（Ｖ）で受信した信号が出力タ
ーミナル２２２（Ｖ）に直結されるようになる。ラッチ
がセットされた場合には、アドレス制御回路２１５（Ｖ
）は、ＡＤＲ３（Ｖ）ＥＮ　（ｕ）結合回路イネーブル
信号を肯定しないようにされる。

次いで、入力（０）回路は、第２のＲＴＲＡＤＲＳルー
タアドレスビットに関連したＡＤＲ３（０）信号をアド
レス制御回路２１５（０）の入力ターミナル２２１（０
）に送信する。ラッチがクリヤされているアドレス制御
回路２１５　（ｖ）（ｖは偶数又はゼロである）は、上
記と同様に作動し、それらの入力ターミナル２２１（ｖ
）の信号の補数である信号をそれらの出力ターミナル２
２２（Ｖ）に発生する。これと同時に、ラッチがセット
されているアドレス制御回路２１５　　（ｖ）（ｖは奇
数である）は、それらの入力ターミナル２２１（Ｖ）に
受け取った信号をそれらの出力ターミナル２２２（ｖ）
に通す。従って、アドレス制御回路２１５（０）及びイ
ンデックス（Ｖ）を４で割ることのできる他の回路２１
５（Ｖ）の入力信号が肯定状態にされる。これに対し、
ラッチがまだセットされていない他のアドレス制御回路
２１５（Ｖ）〔即ち、（Ｖ）は偶数であるが４で割るこ
とができない回路２１５（Ｖ））への入力信号は否定状
態にされる。

この点において、ラッチは再び入力信号をラッチする。

このプロセスは、受信した第３及び第４のＲＴＲＡＤＲ
Ｓルータアドレスビットに対して繰り返される。各々の
ＲＴＲＡＤＲＳルータアドレスビットに応答して、半分
のアドレス制御回路２１５（ｖ）に含まれたラッチがセ
ットされることが明らかである。従って、４個のＲＴＲ
ＡＤＲＳルータアドレスビットが第９図に示す回路によ
って受信されて処理された後に、１つのアドレス制御回
路のみのラッチがクリーヤされそして他の全てのラッチ
がセットされる。ＲＴ　ＲＡＤＲＳルータアドレスビッ
トがエンコードｒｏ　０００Ｊを有している上記の例で
は、アドレス制御回路２１５（０）のラッチのみがクリ
ヤされ、そのアドレス制御がＡＤＲＳ　（０）ＥＮ　（
０）信号を肯定する。ＲＴＲＡＤＲＳルータアドレスビ
ットの他のエンコードに応じた動作も同様であるが、各
々の別々のエンコードは別々のアドレス制御回路２１５
（Ｖ）のラッチをクリヤ状態に保持できるようにし、そ
のアドレス制御回路がそのＡＤＲＳ（ｖ）ＥＮ　（０）
信号を肯定状態にできるようにする。

Ｃ１特定の回路の説明このような背景に伴い、第９図に示されたスイッチング
チップの種々の部分についての特定の回路を以下に説明
する。第１０Ａ図は、入力（ｕ）の回路を示しておＤ、
゛第１０Ｂ図を構成する第１０Ｂ−１図及び第１０Ｂ−
２図は、アドレス制御回路２１５（Ｖ）及びそれに関連
した結合グループ２１６（Ｖ）を示している。第１０Ｃ
図は、出力ターミナルグループ２１７（Ｖ）の一部分を
構成するデータライン２２０　（ｖ）（ｗ）に関連した
回路を示している。

以下の説明においては、第９図の説明に用いられたイン
デックス（ｕ）は、信号名及び参照番号については使用
されていない。

ｉ、入力回路２１１第１０Ａ図を参照すれば、入力回路２１１は、入力ライ
ン２３０を経てＩＮ入力信号を受け取る。

このＩＮ入力信号は、２つのラッチ、即ち、ミスラッチ
２３１及びブレークラッチ２３２に接続され、インバー
タ２３３に接続され、そしてアンドゲート２３４の一方
の入力ターミナルに接続される。ＩＮ入力信号に応答し
て、インバータ２３３は、ＡＤＲ３信号を発生し、これ
は、第１０　Ｂ　＝。

１図に示されたアドレス制御回路に接続される。

第８Ｂ図について上記で述べたように、スイッチングチ
ップによって受信される第１信号ビット、ひいては、入
力回路２１１によって受信される第１入力信号は、第８
Ｂ図にＰと示されたプロトコルビットである。このビッ
トが１の２進値を有する場合、即ち、ＩＮ信号がＰビッ
トの時間中に肯定された場合には、入力回路２１１を経
てメツセージが受け取られる。一方、このビットが０の
２進値を有する場合、即ち、ＩＮ信号がＰビット時間中
に否定された場合には、入力回路を通してメツセージが
転送されない。ミスラッチ２３１は、Ｐビット時間中に
ＩＮ信号の状態をラッチし、これは、ＬＤ　　ＭＩＳＳ
　　ＬＴＨロードミスラッチタイミング信号によって定
められ、この信号は、アレイ制御ユニット１０　（第１
図）からのＲＴＲＣＴＲＬルータ制御信−号（図示せず
）から導出される。

特に、ＲＴＲＣＴＲＬルータ制御信号は、ルーティング
回路網３０（第２図）の第１段２０１（第８Ａ図）のス
イッチングチップに送られる。

この段のスイッチングチップ２０１（０）ないし２０１
（６３）が第１のルータ制御フィールド２０５　（第８
Ｂ図）の全てのビットを再結合しそして次の段２０２へ
送信する用意ができた時には、ＲＴＲＣＴＲＬ　　ＮＸ
Ｔルータ制御次段信号をスイッチングチップ２０２（０
）ないし２０２（６３）に送信する。このプロセスは、
段２０２とクロスバ一段２０３のスイッチングチップ聞
及びクロスバ一段２０３のチップとＰＥチップ２０（第
２図）の入力ターミナルとの間で繰り返される。従って
、アレイ制御ユニット１０は、ルーティング回路網を介
して転送を開始し、単一のＲＴＲＣＴＲＬルータ制御信
号のみが第１のスイッチング段に接続され、各段がその
次の段のタイミングを制御するようにされる。この構成
は、アレイ制御ユニットにスイッチング段の最小数又は
最大数を知らせる必要がないので、ルーティング回路網
の拡張を容易にする。

ミスラッチ２３１は、２つのインバータ２３３及び２３
４を備えておＤ、ＭＩＳＳ信号を発生するラッチ２３３
の出力は、ラッチ２３４の入力に接続されている。ラッ
チ２３４の出力は、パストランジスタ２３５を経てラッ
チ２３３の入力に接続されている。ＩＮ入力信号は、パ
ストランジスタを経てインバータ２３３の入力に接続さ
れる。

次いで、パストランジスタは、ＬＤ　　ＭＩＳＳＬＴＨ
ロードミスラッチタイミング信号によって制御される。

トランジスタ２３６は、ＬＤ　　ＭＩＳＳＬＴＨロード
ミスラッチタイミング信号が肯定された時にオンになＤ
、即ち、導通され、さもなくば、オフにされる。一方、
トランジスタ２３５は、ＬＤ　　Ｍｉｓｓ　　ＬＴＨロ
ードミスラッチタイミング信号の補数によって制御され
、ＬＤ　　ＭＩＳＳＬＴＨロードミスラッチタイミング
信号が否定された時にオン即ち導通状態となＤ、さもな
くば、オフとなる。

従って、ＬＤ　　Ｍｉｓｓ　　ＬＴＨロードミスラッチ
タイミング信号が肯定された時には、トランジスタ２３
６がオンにされ、トランジスタ２３５がオンにされる。

トランジスタ２３６は、ＩＮ入力信号をインバータ２３
３の入力に接続する。インバータ２３３からのＭｉｓｓ
信号は、受信したＩＮ信号の補数であＤ、一方、ＬＤ　
　ＭＩＳＳＬＴＨロードミスラッチタイミング信号は肯
定される。インバータ２３４は、インバータ２３３から
のＭＩ　ＳＳ信号を受信し、その補数を再び形成する。

Ｐプロトコルビット（第８Ｂ図）を定める時間の終わり
にＬＤ　　ＭＩＳＳ　　ＬＴＨロードミスラッチタイミ
ング信号が再び否定された時には、トランジスタ２３６
がオフになＤ、インバータ２３３０入力をＩＮ入力信号
から分離する。

然し乍ら、同時に、トランジスタ２３５がオンになＤ、
インバータ２３４からの出力信号をインバータ２３３の
入力に接続する。インバータ２３４からの出力信号は、
ＩＮ信号と同じ状態であＤ、一方、ＬＤ　　ＭＩＳＳ　
　ＬＴＨロードミスラッチタイミング信号が肯定されて
いるので、インバータ２３３からのＭｉｓｓ信号が同じ
状態に保たれ、即ち、ＩＮ信号がミスラッチ２３１にラ
ッチされる。ＭＩＳＳ信号は、Ｐビットの補数を表わし
、即ち、ＬＤ　　ＭＩＳＳ　　ＬＴＨロードミスラッチ
タイミング信号が最後に肯定された時のＩＮ入力信号の
補数を表わしている。ＬＤ　　ＭＩＳＳ　ＬＴＨロード
ミスラッチタイミング信号が次に肯定された時には、ト
ランジスタ２３５がオフにされ、インバータ２３３の入
力をインバータ２３４の出力から分離し、ＩＮ入力信号
をトランジスタ２３６を経てインバータ２３３の入力に
接続できるようにする。

ＭＩＳＳ信号が肯定された場合には、Ｐプロトコルビッ
ト時間中にＩＮ信号が否定されておＤ、従って、入力回
路２１１を経てメツセージが受信されることはない。一
方、ＭＩＳＳ信号が否定された場合には、Ｐプロトコル
ビット時間中にＩＮ信号が肯定されておＤ、入力回路２
１１を経てメツセージが受信される。

ブレークラッチ２３２は、ミスラッチ２３２と同様に構
成されておＤ、アレイ制御ユニット１０（第１図）から
のＬＤ　　ＢＲＫ　　ＬＴＨＩＮロードプレークラッチ
インタイミング信号に応答して同様に作動する。ブレー
クラッチはＩＮ入力信号をラッチする・のに使用され、
一方、手前のチップからの通信路がテストされて、以下
で述べるように、ワイヤの切断等によって通信路が破壊
されているかどうか判断される。通信路が破壊されてい
る場合には、ブレークラッチ２３２はＢＲＥＡＫ（ブレ
ーク）信号を肯定し、その補数であるＮ。

ＢＲＫ　（ノー・ブレーク）信号を否定する。

ＢＲＥＡＫ信号はオアゲート２４ｏの入力に接続され、
該ゲートは、ＢＲＫ　　ＯＲ０ＵＴ（ブレツ・オア・ア
ウト）信号を発生する。オアゲート２４０は、スイッチ
ングチップ上の入力回路２１１内の同様の回路、又は第
１０Ｃ図について以下で述べるように、出力ターミナル
グループ回路２１７（ｖ）からのＢＲＫ　　ＯＲＩＮ（
ブレーク・オア）入力信号を受け取る。オアゲー）２４
０は、オア連鎖構成体に接続され、この構成体は、チッ
プが接続された通信路が破壊された場合に照明装置（図
示せず）を付勢するようにこの照明装置を駆動する。

Ｎ０ＢＲＫ（ノー・ブレーク）信号がナントゲート２４
１に接続され、このゲートには、ＭＩＳＳ信号の補数も
接続される。ミス状態が生じるか或いは入力ターミナル
２３０への通信路が切断された場合には、ナントゲート
２４０は、ＢＬＯＣＫ信号を発生し、この信号は、第１
０Ｂ−１図にっいて説明するように、アドレス制御回路
２１６（Ｖ）＆ご接続される。簡単に述べると、ＢＬＯ
ＣＫ信号は、これが肯定された時には、入力回路２１１
に接続されたアドレス制御回路がＡＤＲ３（Ｖ）ＥＮ　
（ｕ）結合回路イネーブル信号を肯定しないようにする
。

第１０Ｂ−２図について述べるように、スイッチング回
路２１０（ｕ）の結合回路がＤＡＴ　（ｕ）データ信号
をデータ出力ライン２２０に接続できるようにされない
場合には、ＣＨＰ　　Ｍｉｓｓチップミス信号が肯定さ
れる。オアゲート２４２は、ＢＬＯＣＫ信号又はＣＨＰ
　　ＭＩＳＳチップミス信号のいずれかが肯定された時
に、ＤＡＴ　　ＢＬＫデータブロック信号を肯定するよ
うに付勢される。

ＤＡＴ　　ＢＬＫデータブロック信号の補数はインバー
タ２４３によって発生され、その出力はアンドゲート２
３４に接続される。従って、ＤＡＴＢＬＫデータブロッ
ク信号が肯定された場合には、アンドゲート２３４が作
動不能にされ、アンドゲート２３４がライン２３０を経
て受け取ったＩＮ入力信号をＤＡＴ信号としてライン２
１４に接続しないようにする。

アンドゲート２３４は、ＡＣＫ　　ＴＩＭＥ信号が肯定
された時にインバータ２４５によって作動不能にされ、
これは、メツセージのＡＣＫ確認ビット（第８Ｂ図参照
）が行き光点ＰＥから発生点ＰＥへ転送されることが予
想される時に生じる。

ＡＣＫ　　ＴＩＭＥ信号はアレイ制御ユニット１０によ
って発生される。従って、ＡＣＫ　　ＴＩＭＥ信号が肯
定された時には、アンドゲート２３４がライン２１４を
ライン２３０の信号から分離する。

これに対し、アンドゲートは、ＡＣＫ　　ＴＩＭＥ信号
が否定された時（これは、確認ビットの時間中以外の時
に生じる）及びＤＡＴ　　ＢＬＫデータブロック信号が
肯定されず、結合モジュールがＤＡＴ信号を出力データ
ライン２２０　（Ｖ）（Ｗ）に結合できるようにされた
ことを指示する時に、ライン２３０のＩＮ信号をＤＡＴ
信号としてライン２１４に接続できるようにされる。

第１０Ａ図の他の回路は、２つの機能を果たす。

特に、ＡＣＫ　　ＴＩＭＥ確認時間信号が肯定された時
に生じるメツセージ確認ビットを転送する時間中に、Ａ
ＣＫビットを表わす信号が入力回路によりライン２１４
を経て受信される。この確認時間中にライン２３０を経
て信号を結合するための回路が設けられている。更に、
通信路の′ｍ続性のテストを実行する回路も設けられて
おＤ、これは、ＰＲＲＴＲＩＮ　（Ｌ）プリチャージル
ータイン信号（低レベルで肯定）と、ＤＲＬＯＷＲＴＲ
ＩＮ（Ｌ）駆動低ルータイン信号とに応答して行われ、
これら両方の信号は、アレイ制御ユニット１０（第１図
）によって発生される。

確認ビットの転送時間中に、ＡＣＫ　　ＴＩＭＥ信号が
肯定され、これによＤ、アンドゲート２３４を作動不能
にする。ＰＲＲＴＲＩＮ　（Ｌ）プリチャージルータイ
ン（低レベルで肯定）信号及びＤＲＬＯＷ　　ＲＴＲＩ
Ｎ　（Ｌ）駆動低ルータイン（低レベルで肯定）信号は
、両方とも否定され、従って、高電圧レベルにあＤ、こ
れによＤ、ナントゲート２４６及び２４７の各々の一方
の入力と、ナントゲート２５０の２つの入力を作動可能
にする。ＡＣＫ　　ＴＩＭＥ信号は肯定状態であるので
、インバータ２４５は低レベルの入力信号をナントゲー
ト２５０の第３入力に接続する。従って、ナントゲート
２５０の出力は、高電圧レベルとなＤ、これによＤ、ア
ンドゲート２５１を作動可能にし、その出力はライン２
３０に接続されている。

この時にＡＣＫ＠認ビットを表わしているライン２１４
のＤＡＴ信号は、インバータ２５２において補数にされ
、２つの作動可能にされたナントゲート２４６及び２４
７を通して２回反転され、第２のインバータ２５３にお
いて再び補数にされ、その出力は、アンドゲート２５１
の第２の入力に接続されている。従って、インバータ２
５３によりアンドゲート２５１に送られた信号は、ライ
ン２１４上のＤＡＴ信号と同じ方向を有している。

アンドゲート２５１はアンドゲート２５０によって作動
可能にされるので、インバータ２５３からの信号をライ
ン２３０に接続する。従って、確認ビット時間中に、Ａ
ＣＫ確認ビットを表わしているＤＡＴ信号は、ライン２
１４からライン２３０に接続され、即ち、入力回路２１
１を経て接続される。

然し乍ら、確認ビット時間以外の時に、ＡＣＫＴＩＭＥ
信号が否定される。従って、インバータ２４５は、高レ
ベルの入力信号をナントゲート２５０に接続する。ナン
トゲート２５０への他の入力信号は通常否定され、ひい
ては、高電圧レベルにあるので、ナントゲート２５０の
出力は低レベルであＤ、アンドゲート２５１を作動不能
にする。従って、ＰＲＲＴＲＩＮ　（Ｌ）プリチャージ
ルータイン（低レベルで肯定）信号及びＤＲＬＯＷ　　
ＲＴＲＩＮ　（Ｌ）駆動低ルータイン（低レベルで肯定
）信号が否定される限Ｄ、確認ビット時間以外の時間中
に、アンドゲート２５１がインバータ２５３からの信号
をライン２３０に接続しないようにされる。

伝達路連続試験を行うのは第１０Ａ図の入力回路２１１
と、以下に第１０Ｃ図を参照して説明する出力端￥グル
ープとの両方である。

ｉｉ、アドレスコントロール回路２１５と結合回路２１
６第１０Ｂ−１図と第１０Ｂ−２図とはアドレスコントロ
ール回路と、一つの結合回路２１６を備える４個の結合
モジュール２１６　（０）−２１６（３）〔一般に参照
数字２１６（Ｗ）で示されている〕を示している。

ａ、アドレスコントロール回１Ｗ２１５上に説明したよ
うに、アドレスコントロール回路２１５は２個のインバ
ータ２６１と２６２とを備えるラッチ２６０を含んでい
る。インバータ２６１の出力はインバータ２６２の入力
へ接続されておＤ、そしてインバータ２６２の出力はパ
ストランジスタ２６３へ接続され、このパストランジス
タ２６３はＡＤＲ３ＨＯＬＤアドレスホールドタイミン
グ信号によりオンにされると、インバータ２６２の出力
信号をラッチ２６１の入力へ接続する。ＡＤＲ３ＨＯＬ
、Ｄアドレスホールドタイミング信号により制御される
別のパストランジスタ２６４が、２個のパストランジス
タ２６５．２６６へ、そしてインバータ２６７　（この
インバータはパストランジスタ２７０を制御する）へ結
合する。

アレー制御ユニット１０（第１図）からのＥＮＲＴＲエ
ネーブル　ルータ−タイミング信号は、否定されると、
インバータ２６８を介してトランジスタ２６９をオンに
する。これがインバータ２６１の入力にハイの信号を生
じさせる。ルータ−チップが可能化されると、アレー制
御ユニット１０はＥＮ　　ＲＴＲエネーブル　ルータ−
タイミング信号を主張し、トランジスタ２６９をオフし
、ハイ入力からインバータ２６１の入力を隔離する。

ＥＮ　　ＲＴＲエネーブル　ルータ−タイミング信号が
主張された後すぐに、ラッチ２６０はインバータ２６１
の入力、そしてインバータ２６２の出力がハイになるよ
うな状態にある。さらに、ＡＤＲ３ＨＯＬＤアドレスホ
ールドタイミング信号が主張される。この状態ではイン
バータ２６２からのハイ出力信号がパストランジスタ２
６５．２６６をオン、すなわち導通状態とし、そしてイ
ンバータ２６７によりパストランジスタ２７０をオフ、
すなわち非導通状態とする。

ＩＮ入力信号（第１０Ａ図）に各ＲＴ　ＲＡＤＲＳルー
タ−アドレスビット（第８図参照）を限定するため主張
されるＡＤＲ３ＴＩＭＥ　　アドレスタイム信号の主張
に応答してパストランジスタ２７１はオンとされ、イン
バータ２３３　（第１０Ａ図）からのＡＤＲＳアドレス
信号がトランジスタ２７１．２６５を介して結合できる
ようになる。

ＡＤＲ３ＴＩＭＥ信号が主張されティる間ＡＤＲＳＨＯ
ＬＤアドレスホールド信号が否定され、トランジスタ２
６３．２６４をオフにする。トランジスタ２６４がオフ
となっている間はトランジスタ２６５．２６６そしてイ
ンバータ２６７はそれらの入力に残っている残留電荷に
よりそれまでの状態に保たれる。しかしながら、ＡＤＲ
３信号がインバータ２６１への入力の残存電荷を克服し
、そしてインバータ２６１がそれの入力でＡＤＲＳアド
レス信号の補数に相当する信号と結合する。

この点でパストランジスタ２６６はそれの残留電荷によ
りオンに維持されるので、それはインバータ２６２から
の出力信号をライン２７２へ結合し、このラインはＡＤ
Ｒ３ＮＸＴアドレスネキスト信号をスイッチング回路２
１０　（第９図）内の次ぎのアドレス制御回路２１５へ
運ぶ。第９図を参照して上に説明したラッチを備えるラ
ッチ回路２６０に含まれるインバータ２６１は第９図を
参照して上に説明したインバータとしても使用される。

ＡＤＲ３ＴＩＭＥアドレス・タイム信号が発信されてい
る間に、ＡＤＲＳアドレス信号がハイの状態になってい
る場合には、インバータ２６１からの出力信号は、アド
レス制御信号がＥＮ　ＲＴＲエネイブル・ルータ初期化
信号に応じて初期化されているときの状態に保たれてい
ることが望ましい。しかしながら、ＡＤＲＳアドレス信
号がローの状態にあるときには、インバータ２６１の入
力信号はローとなＤ、インバータ２６２の出力となる。

従って、ＡＤＲ３ＴＩＭＥアドレス・タイム信号が次に
発信され、かつＡＤＲ３ＨＯＬＤアドレス・ホールド信
号が発信されると、インバータ２６２の出力はロー状態
となる。トランジスタ２６４は、ＡＤＲ３ＨＯＬＤアド
レス・ホールド信号によりオン状態とされると、ロー状
態の出力信号をトランジスタ２６５および２６６に送っ
て、それらをオフ状態とするとともに、該出力信号をイ
ンバータ２６７に送って、トランジスタ２７０をオン状
態とする。

トランジスタ２７０がオン状態とされたので、ＡＤＲＳ
アドレス信号は、第９図を参照して、先に説明したよう
に、次のアドレス・制御回路へのＡＤＲ３ＮＸＴ信号と
してライン２７２に供給される。加えて、トランジスタ
２６５がオフ状態であるので、ＡＤＲ３ＴＩＭＥアドレ
ス・タイム信号が次に発信されるときに、ＡＤＲＳアド
レス信号はインバータ２６１へのラインがブロックされ
、これによって、ラッチ２６０にはＡＤＲＳアドレス信
号が供給されなくなる。ロー状態のＡＤＲＳアドレス信
号がラッチ２６０によって受信されたときには、トラン
ジスタ２６５をオン状態にさせるＥＮ　　ＲＴＲエネイ
ブル・ルータ初期化信号が発信されるまで、該ラッチ２
６０は、ＡＤＲＳアドレス信号が供給されない状態が保
たれるのが望ましい。トランジスタ２６２の出力は、Ｎ
ＯＲゲート２７３の一つの入力に接続されている。回路
がレジデントする（第８Ｂ図参照）スイッチ・チップに
より不作用とされる４つのＲＴＲＡＤＲＳビットに対応
するＡＤＲ３ＴＩＭＥアドレス・タイム信′号が発信さ
れる毎に、４つの連続して発信される信号（すなわち、
高電圧レベルにおける信号）を、トランジスタ２６５を
介してラッチ２６０が受けたとき、インバータ２６１か
らの出力信号は、低電圧状態となる。入力回路２１１　
（第１０Ａ図）からのＢＬＯＣＫ信号が発信された（低
電圧状態で）とき、ＮＯＲゲート２７３が付勢されて、
第９図を参照して、上述したＡＤＲ３（ｖ）ＥＮ　（ｕ
）エネイブリング信号に該当する（ハイ状態の）ＡＤＲ
３ＥＮＮエイブリング信号を通す。

従って、４つのＲＴＲＡＤＲＳビットを規定する４つの
連続して発信されるＡ　Ｄ　ＲＳ　　ＴＩＭＥアドレス
・タイム・エネイブリング信号の間に、アドレス制御回
路２１５がＡＤＲＳアドレス信号を受けた場合や、ＢＬ
ＯＣＫ信号を打ち消す作用をなす、Ｐプロトコールピッ
ト（第８Ｂ図）が受けられた場合には、ＡＤＲ５ＥＮア
ドレス・エネイブリング信号が発信される。

ｂ、カップリング回路２１６カップリング回路２１６は、第１０図Ｂ−１および第１
０図Ｂ−２に記載された４つのカップリングモジュール
２１６（０）乃至２１６（３）を含んでいる。カップリ
ングモジュール２１６（０）第１０図Ｂ−１に、その他
のカップリングモジュールは第１０図Ｂ−２に開示され
ている。上記の４つのカップリングモジュールは同じも
のであるので、カップリングモジュール２１６（０）の
みを詳細に説明する。第１０図Ｂ−１を示したように、
カップリングモジュール２１６（０）は、アドレス制御
回路２１・５からのＡＤＲ５ＥＮアドレス・エネイブリ
ング信号、およびＧＲＰ　　ＥＮｏ　　１Ｎ（Ｌ）グル
ープ・エネイブル信号（ロー状態にあＤ、第９図を参照
して説明したＧＲＰ（Ｖ）ＥＮ　（ｗ）グループ・エネ
イブリング信号に該当する）を受ける。ＡＤＲ３ＥＮア
ドレス・エネイブル信号がハイ状態で発生されているが
、ＧＲＰ　　ＥＮ　　ＯＩＮ（Ｌ）グループ・エネイブ
ル信号がロー状態のときには、ＡＮＤゲート２８０が付
勢されて、第１０Ａ図からのＤＡＴ信号を出力データラ
イン２２０　（Ｖ）（０）に供給するトランジスタ２８
１をオン状態とする。

肯定的に発生された（低い）ＧＲＰ　　ＥＮ　　０ＩＮ
（Ｌ）グループ・イネーブル・イン信号は、インバータ
２８２によって反転されてナンド・ゲート２８３の一方
の入力を可能化する。ナンド−・ゲート２８３の第２の
入力は、インバータ２８４からのＡＤＲ３ＥＮアドレス
・イネーブル信号の補数である。ＡＤＲ３ＥＮ信号が肯
定的に発生されるならば、インバータ２８４からの出力
信号が否定される。後述するように、ナンド・ゲート２
８３への入力信号がこのような状態にある場合、ナンド
・ゲート２８３は、高い（否定された）ＧＲＰ　　ＥＮ
　　Ｏ０ＵＴ（Ｌ）グループ・イネーブル・アウト（肯
定的に発生された低い）出力信号を発生する。この出力
信号は、データ出力ライン２２０　（ｖ）（０）に接続
された相続くカップリング・モジュールがデータ信号を
そのデータラインに結合するのを禁止する。

アドレス制御回路２１５からのＡＤＲ３ＥＮアドレス・
イネーブル信号が否定されるとき、ＧＲＰ　　ＥＮ　　
Ｏ０ＵＴ（Ｌ）グループ・イネーブル・アウト信号は、
ＧＲＰ　　ＥＮ　　ＯＩＮ（Ｌ）グループ・イネーブル
・イン信号と同じ状態である。ＡＤＲ３ＥＮアドレス・
イネーブル信号が否定される場合には、アンド・ゲート
２８０が不能化され、トランジスタ２８１がオフ状態に
維持される。従って、トランジスタ２８１は、ＤＡＴ信
号がデータライン２２０　（ｖ）（０）へ結合されない
ようにする。同時に、否定されたＡＤＲ３ＥＮ信号は、
インバータ２８４によって高い電圧状態へと反転され、
これによＤ、ナンド・ゲート２８３の一方の入力が可能
化される。

ＧＲＰ　　ＥＮ　　ＯＩＮ（Ｌ）グループ・イネーブル
・イン信号が肯定的に発生される（低い）ならば、イン
バータ２８２はＩ、高い信号をナンド・ゲート２８３の
他方の入力へ結合する。それら入力信号がこのような状
態にある場合には、ナンド・ゲート２８３は、ＧＲＰ　
　ＥＮ　　Ｏ０ＵＴ（Ｌ）グループ・イネーブル・アウ
ト信号を肯定的に発生し、別のスイッチング回路２１０
　（第９図参照）における別のカップリング・モジュー
ル２１６がデータライン２２０　　（ｖ）　　（０）を
使用できるようにする。

一方、ＧＲＰ　　ＥＮ　　ＯＩＮ（Ｌ）グループ・イネ
ーブル・イン信号が否定される（高い）ならば、インバ
ータ２８２は、低い入力信号をナンド・ゲート２８３へ
結合させ、そのナンド・ゲートを可能化して、高い、す
なわち否定されたＧＲＰＥＮ　　Ｏ０ＵＴ（Ｌ）グルー
プ・イネーブル信号を送信できるようにする。従って、
ＡＤＲ３ＥＮアドレス・イネーブル信号か否定されると
きには、データライン２２０　（ｖ）（０）へ接続され
た相続くカップリング・モジュールへのＧＲＰＥＮ　　
０　０ＵＴ（Ｌ）グループ・イネーブル・アウト信号の
肯定的に発生されたまたは否定された状態は、受信され
たＧＲＰ　　ＥＮ　　ＯＩＮ（Ｌ）グループ・イネーブ
ル・イン信号の状態と同じである。

ＡＤＲ３ＥＮアドレス・イネーブル信号が肯定的に発生
されるが、ＧＲＰ　　ＥＮ　　ＯＩＮ（Ｌ）グループ・
イネーブル信号が否定される（高い）ならば、アンド・
ゲート２８５が、ＥＮｌ　イネーブル信号を肯定的に発
生するように付勢される。その信号は、カップリング・
モジュール２１６（１）に結合され、そのカップリング
・モジュールによって、カップリング・モジュール２１
６（０）がＡＤＲ３ＥＮアドレス・イネーブル信号が使
用するのと同じような仕方で使用される。ＧＲＰ　　Ｅ
Ｎ　　ＯＩＮ（Ｌ）グループ・イネーブル信号が肯定的
に発生される（低い）ならば、アンド・ゲート２８５が
不能化され、ＥＮ１イネーブル信号が否定される。従っ
て分かるように、カップリング・モジュール２１６（ｗ
）が、アドレス制御回路２１５からのＡＤＲ３ＥＮアド
レス・イネーブル信号によって、または、否定されたＧ
ＲＰ　　ＥＮ　　Ｗ　　ＩＮ（Ｌ）グループ・イネーブ
ル信号によって各データライン２２０（ｖ）（ｗ）への
ＤＡＴデータ信号の結合が禁止される場合には、ＥＮＷ
（Ｗは、１または２）によって可能化されるならば、そ
れは、ＥＮ　　Ｗ（Ｗは、１．２または３）を肯定的に
発生し、右の次のカップリング・モジュールを可能化す
る。

しかしながら、もし、カップリング・モジュール２１６
（Ｗ）がＡＤＲ８ＥＮアドレス・イネーブル信号または
ＥＮ　　Ｗイネ−゛プル信号およびＧＲＰ　　ＥＮ　　
Ｗ　　ＩＮ（Ｌ）グループ・イネーブル信号の両者によ
って可能されるならば、それは、Ｅ、Ｎ　　Ｗ信号を否
定し、右の次のカップリング・モジュールを可能化する
。

また、第１０Ｂ−１図および第１０Ｂ−２図には、デー
タライｙ２２０　（ｖ）（０）から２２０（Ｖ）（３）
を終端し、カップリング・モジュールがその関連したＤ
ＡＴデータ信号をデータラインに結合しないな゛らば、
これらのラインの信号の電圧レベルが浮動しないように
する回路が示されている。データライン２２０　（Ｖ）
（０）に関連した最後のカンプリング・モジュール２１
６（０）からのＧＲＰ　　ＥＮ　　Ｗ　　０ＵＴ（Ｌ）
グループ・イネーブル・アウト信号が肯定的に発生され
るならば、すなわち、低い電圧状態にあるならば、イン
バータ２９０がトランジスタ２９１を付勢し、それによ
Ｄ、グランド・レベル信号がデータライン２２０　（ｖ
）（０）に現れるようにされる。このグランド・レベル
信号は、ルーチンク回路網における次のスイッチング・
チップに結合されるか、または、ＰＥチップのルーチッ
プ回路網入力端子に結合される。そのグランド・レベル
信号は、Ｐプロトコル・ビット・タイム中に否定された
信号を与え、ミス・ラッチ２３１が入力回路２１１にて
セットされるようにする。

既に説明したように、第９図および第１ＯＡないしＩＯ
Ｃ図を参照して述べたスイッチング・チップによっても
クロスバ−・スイッチングを形成することが可能であＤ
、従ってこれらのチップはクロスバ−・スイッチング・
ステージ２０３（第８Ａ図）においては有用である。こ
のクロスバ−・スイッチングは、グループ・イネ−ブリ
ング信号ＧＲＰ　　ＥＮ　　ＯＩＮ（Ｌ）がアウトプッ
ト・ターミナル・グループによって発生され、他の信号
、すなわちＧＲＰ　　ＥＮ　　Ｉ　　ＩＮ（Ｌ）からＧ
ＲＰ　　ＥＮ　　３　１Ｎ（Ｌ）までのグループ・イネ
−ブリング信号が反転した場合に行われる。

Ｃ，アウトプット・ターミナル・グループアウトプット
・データライン２２０　　（ｖ）（ｗ）のそれぞれには
、（第９図の）アウトプット・ターミナル・グループ２
１７（Ｗ）内に、アウトプット回路（Ｖ）（Ｗ）が付設
されている。一つのアウトプット・データラインに付設
したアウトプット・ターミナル、グループ内の回路につ
いては第１０Ｃ図を参照して次に述べる。

第１０Ｃ図を参照すると、アウトプット・データライン
はインバータ３００に接続されておＤ、ＤＡＴＡ　　Ｏ
ＵＴ信号を反転させＮＡＮＤゲート３０１の一方の入力
側に供給する。ＮＡＮＤゲートは、（ローレベルにされ
た）プリチャージ・ルータアウト信号ＰＲＲＴＲＯＵＴ
　（Ｌ）によって制御される。この信号は、以下に述べ
る通信パスの連続性試験の際に使用される。プリチャー
ジ・ルータアウト信号ＰＲＲＴＲＯＵＴ　（Ｌ）は、通
常時、すなわち高電圧レベルにおいては反転されておＤ
、この状態においては、ＮＡＮＤゲ−）３０１のアウト
プット信号はＤ　Ｅ　Ｔ　Ａ　　ＯＵＴ信号と同一とな
っている。

ＮＡＮＤゲート３０１の出力側は第２のＮＡＮＤゲート
３０２に接続されておＤ、このＮＡＮＤゲートは（ロー
レベルにされた）ドライブ・ロー・ルータアウト信号Ｄ
ＲＬＯＷ　　ＲＴＲ０ＵＴ（Ｌ）によって制御される。

この信号もまた、通信パス連続性試験の際に使用される
。ドライブ・ロー・ルータアウト信号ＤＲＬＯＷ　　Ｒ
ＴＲＯＵＴ　（Ｌ）もまた通常時には反転されておＤ、
従ってＮＡＮＤゲートの出力の反転信号にあたる出力信
号となっている。ＮＡＮＤゲート３０２の出力信号は再
びインバータ３０３で反転される。

このインバータによって、データ・ネクスト・チップ・
アウトプット信号ＤＡＴＡ　　ＮＸＴ　　ＣＨＰが出力
ライン３０４に供給される。出力ライ−ン３０４は、次
のスイッチング・ステージあるいはＰＥチップの対のル
ータ入力側に接続されている。

プリチャージ・ルータアウト信号ＰＲＲＴＲＯＵＴ　（
Ｌ）およびドライブ・ロー・ルータアウト信号ＤＲＬＯ
Ｗ　　ＲＴＲＯＵＴ　（Ｌ）が反転されている間は、イ
ンバータ３０３によって生成されるデータ・ネクスト・
チップ・アウトプット信号ＤＡＴＡ　　ＮＸＴ　　ＣＨ
Ｐは、インバータ３００へ入力されるＤＡＴＡ　　ＯＵ
Ｔ信号に一致している。

出力ライン３０４はブレイク・ラッチ３０５にも接続さ
れている。このブレイク・ラックは（第１０Ａ図の）ブ
レイク・ラック２３２と同様に構成されておＤ、ライン
３０４からの信号と、アレイ・コントロールユニット１
０（第１図）からのロードプレイクラッチ・アウト・タ
イミング信号ＬＤ　　ＢＲＫ　　ＬＴＨＯＵＴに応答し
て作動する。ブレイクラッチ３０５は、以下に述べる通
信バスの連続性試験の際に使用される。通信バスが中断
していない場合には、ブレイクラッチ３０５によって（
ローレベルの）ノー・ブレイクアウト信号Ｎｏ　　ＢＲ
Ｋ　　ＯＵＴ　（Ｌ）が発生し、これによってＯＲゲー
ト３０６の一方の入力がイネーブルとなる。このＯＲゲ
ート３０６はまた、アウトプット・ドライバー・ディス
イネーブル信号ＤＲＶ　　ＤＩＳによってもイネーブル
になる。この信号は、（第２図の）ルーチップ・ネット
ワーク３０を通る通信バスを制御するアレイ・プロセッ
サ内の他の回路（図示せず）から供給される。

アウトプット・ドライバー・ディスイネーブル信号ＤＲ
Ｖ　ＤＩＳが（ローレベル）に反転し、ノー・ブレイク
アウト信号ＮＯＢＲＫ　　ＯＵＴがローレベルとされて
いる場合には、ＯＲゲート３０６からグループ・イネー
ブル信号ＧＲＰＥＮＷ　（Ｌ）が発生して、この信号が
第１０Ｂ−１図および第１０Ｂ−２図に示すカップリン
グ・モジュールに供給される。ノー・ブレイクアウト信
号Ｎｏ　　ＢＲＫ　　ＯＵＴ　（Ｌ）はまたＯＲゲート
３０７にも供給される。このＯＲゲートは、（第１０Ａ
図の）入力回路２１１を参照して説明したＯＲゲート２
４０と同様に機能する。

ＡＣＫ承認ビット時間（第８Ａ図）以外の時間の間に、
ＡＣＫタイム信号は、否定される。ＡＣＫタイム信号が
否定されると、アンドゲート３１０　　　゛は無力にさ
れ、出力ライン３０４からデータライン２２０　（ｖ）
（ｗ）を分離している。しかしながら、ＡＣＫタイム信
号が主張されると、アンドゲート３１０は、下流回路、
次のスイッチングステージ（第８Ａ図）におけるスイッ
チングチップ、又はＰＥチップから受け取られる信号を
データライン２２０　（Ｖ）（Ｗ）に結合するのを可能
にされる。第１０Ｂ−１図を参照して、トランジスタ２
８１は、アンドゲート２８０への印加によりうイン２１
４（第１０Ａ図）からのＤＡＴデータ信号をデータライ
ン２２０　　（Ｖ）（０）に結合するのを可能にされる
と、ライン２２０　（ｖ）（０）から逆方向でＡＣＫ承
認ビットを示す信号をライン２１４に結合するのも可能
であることを認められたい。

もし、ＧＲＰ　　ＥＮ　　Ｎ（Ｌ）グループ可能信号が
否定されると（すなわち、高い電圧状態で）、トランジ
スタ３１３は、ターンオンされる。ＡＣＫタイムタイミ
ング信号が否定されている間に、インバータ３１２は、
また、他のトランジスタ３１１をターンオンする。トラ
ンジスタ３１１及び３１３は、ライン２２０　　（ｖ）
　　（ｗ）と、説明文ＶＳＳにより示されるグランドレ
ベル信号と、の間で直列に結合される。それゆえ、２つ
のトランジスタがターンオンされると、グランドレベル
信号は、データライン２２０　（ｖ）（ｗ）上の正しい
位置にあＤ、この結果、ＧＲＰ　　ＥＮ　　Ｎ（Ｌ）グ
ループ可能信号が、カップリングモジュール２１６（ｖ
）（ｗ）がＤＡＴデータ信号をデータラインに結合する
のを禁止している間に、データライン上の信号の電圧レ
ベルは、フロートしない。ＡＣＫタイム承認タイミング
信号が主張されると、インバータ３１２は、トランジス
タ３１１をターンオフさせ、このトランジスタ３１１は
、データライン２２０　（Ｖ）（Ｗ）をグランドレベル
信号から分離する。

ｄ、連絡経路連続性テスト述べられたように、第１０Ａ図に描かれた入力回路２１
Ｉ、及び、第１０Ｃ図に描かれた出力回路２１７　　（
ｖ）　　（ｗ）は、スイッチングチップの間で連絡経路
連続性テストを実行し、及び、連絡経路の連続性におい
て中断がある場合には伝送を禁止する回路を含む。第１
０Ａ、ＩＯＣ図を参照して、テストは、３つのステージ
にて実行され、各ステージは、タイミング信号によって
初期化される。第１に、連絡ライン、すなわち、ライン
２３０、または、ライン３０４は（ライン３０４は、次
のステージのスイッチングチップ内のライン２３０に対
応していることを認められたい）、入力回路２１１又は
出力回路によって高い電圧レベルに予め充電される。こ
れは、もし予充電作用が入力回路２１１によって実行さ
れるならば、ＰＲＲＴＲＩＮ　（Ｌ）予充電ルータ（ｒ
ｏｕｔｅｒ　）イン（ロー）信号に応答して、起こＤ、
あるいは、もし予充電作用が出力回路によって実行され
るならば、ＰＲＲＴＲＯＵＴ　（Ｌ）予充電ルータ（ｒ
ｏｕｔｅｒ　）アウト（ロー）信号に応答して、起こる
。

連絡ラインが予充電された後、他の回路は（すなわち、
もし入力回路２１１がラインを予充電するならば出力回
路、あるいは、もし出力回路がラインを予充電するなら
ば入力回路２１１）、信号を連絡ライン上に配置し、こ
の信号は、ラインを低い電圧状態に駆動する。これは、
ＤＲＬＯＷＲＴＲＩＮ　（Ｌ）駆動低ルータ（ｒｏｕｔ
ｅｒ　）イン（ロー）信号に応答して、起こＤ、あるい
は、ＤＲＬＯＷ　　ＲＴＲＯＵＴ　（Ｌ）駆動低ルータ
（ｒｏｕｔｅｒ　）アウト（ロー）信号に応答して、起
こる。最後に、ラインを初期に予め充電する回路内のブ
レークラッチ２３２又は３０５は、ＬＤＢＲＫ　　ＬＴ
ＨＩＮ信号によＤ、あるいは、ＬＤ　　ＢＲＫ　　ＬＴ
ＨＯＵＴ信号によＤ、可能にされ、連絡ライン上の信号
の状態をラッチする。

もし低い信号がブレークラッチに達すると、連絡ライン
は、連続であＤ、ブレークラッチは、Ｎ０ＢＲＫ　　Ｉ
Ｎ、あるいは、Ｎｏ　　ＢＲＫ　　ＯＵＴのノーブレー
ク信号を主張する。一方、もし低い信号がブレークラッ
チに達するのに失敗すると、連絡経路は、吊断され、そ
れで、Ｎｏ　　ＢＲＫＩＮ、あるいは、Ｎｏ　　ＢＲＫ
　　ＯＵＴ信号は、否定される。テストは、連絡経路の
両端で入力回路２１１及び出力回路の両者により実行さ
れ、この結果、両回路内のブレークラッチは、適切にそ
の状態が調整され得る。

次の記載において、出力線３０４は、入力線２３０の他
端として得られる。別の表現を用いれば、入力回路２１
１は、第１０Ｃ図の出力回路から次のスイッチング段に
ある。この背景をもとに、第１０Ａ図及び第１０Ｃ図に
ついて説明する。

（低）信号レベルのプリチャージルータＰＲＲＴＲＩＮ
　（Ｌ）が（低）レベルになると、ＮＡＮＤゲート２４
６の出力信号は高レベルになる。（低）信号レベルの駆
動低レベルルータＤＲＬＯＷ　　ＲＴＲＩ　Ｎ　（Ｌ）
が否定される（すなわち、高レベルになる）と、ＮＡＮ
Ｄゲート２４７は低レベル信号をインバータ２５３に供
給し、このインバータ出力は、高レベルになＤ、そして
ＡＮＤゲート２５１の一方の入力端子に与えられる。

（低）信号レベルのプリチャージルータＰＲＲＴＲＩＮ
（Ｌ）が低レベルになると、ＮＡＮＤゲート２５０も高
レベル信号をＡＮＤゲート２５１の第２の入力に供給す
る。結果として、ＡＮＤゲ−）２５１は付勢されて、リ
ード線２３０を高電圧レベルにする。

第１０Ｃ図の出力回路３０３は、リード線３０４に低レ
ベル信号を与える。駆動低レベルルータ出力（低レベル
）信号ＤＲＬＯＷ　　ＲＴＲ０ＵＴ（Ｌ）が低レベルに
なるとき、この状態が生じる。

この場合、ＮＡＮＤゲート３０２は高レベル信号を送出
し、この高レベル信号は、インバータ３０３によって低
レベル信号に反転される。

第１０Ａ図に戻Ｄ、第１０Ｃ図の出力回路からの信号が
入力回路に達っしたとき、ＬＤ　　ＢＲＫＴＬＨＩＮ信
号によってブレークラッチ回路２３２が可能化される。

入力回路２１１と出力回路との間の通信線が遮断されな
ければ、リード線２３０の信号は、低電圧レベルであＤ
、ブレークラッチ回路によって反転され、信号にブレー
クのない（高レベルの）Ｎｏ　　ＢＲＫ　　ＩＮを与え
る。

他方、もし通信路が遮断されると、インバータ３０３か
らの低レベル信号がブレークラッチ回路に達っしない。

代わりに、リード′１ＩＡ２３０の信号が高レベルにな
Ｄ、そして反転されて信号にブレークのない（低レベル
の）Ｎｏ　　ＢＲＫ　　ＩＮを形成する。

第１０Ｃ図の出力回路のブレークラッチ回路３０５を負
荷するために、同じような動作が行なわれる。特に、プ
リチャージルータ出力（低レベル）信号ＰＲＲＴＲＯＵ
Ｔ　（Ｌ）が（低レベル）になると、ＮＡＮＤゲート３
０１の出力は高レベルになる。駆動低レベルルータ出力
（低レベル）信号が否定される（すなわち、高レベルに
なる）ので、ＮＡＮＤゲート３０２は、低レベル信号を
インバータ３０３に供給する。更にこのインバータ３０
３は、高レベル信号に反転してリード線３０４をプリチ
ャージする。

その後第１０Ａ図の入力回路は、リード線２３０に低レ
ベル信号を与える。（低レベル）信号の駆動像Ｌ／　ヘ
アＬ／　ＪＬ／−タＤＲＬＯＷ　　ＲＴＲＩＮ（Ｌ）が
駆動されるときに、この状態が生じる。

そのとき、ＮＡＮＤゲート２４７は高レベル信号を送出
し、この信号は、インバータ２５３によって低電圧レベ
ルに反転される。このインバータ２５３からの低レベル
信号でＡＮＤゲート２５１が不能化され、低レベル信号
がリード線２３０上に生ずる。

再び、第１０Ｃ図について説明する。第１０Ａ図の入力
回路からの信号が出力回路に到達すると、ＬＤ　　ＢＲ
Ｋ　　ＬＴＨＯＵＴ信号が付勢されて、ブレークラッチ
３０５が可能化される。入力回路２１１と出力回路との
間の通信線が遮断されてしまうならば、リード線３０４
の信号は、低電圧レベルであＤ、ブレークラッチ回路３
０５によって反転され、更に（高レベルの）ブレークア
ウト信号のないＮｏ　　ＢＲＫ　　ＯＵＴを供給する。

他方、もし通信路が遮断されるならば、ＡＮＤゲート２
５１からの低レベル信号がブレークラッチ３０５に到達
しない。代わりに、リード線３０４上の・信号は、高レ
ベルになＤ、ラッチ３０５に供給され、ブレークアウト
（低レベル）信号のない否定されたＮｏ　　ＢＲＫ　　
ＯＵＴ　（Ｌ）を供給する。

前記の記載は、本発明の特定の実施例に制限されている
が、本発明の全部の効果又はいくつかの効果を達成する
ように本発明を変更し又は修正することが可能であるこ
とが明らかである。従って、本願発明の精神及び範囲内
に該当する全ての変更及び修正を、本願の請求の範囲は
含むものである。

【図面の簡単な説明】

第１図は本発明に従って構成されたプロセッサアレイを
含め、アレイ処理システムの全体的構成部品を示す概略
編成図；第２図は第１図に示した７°ロセソサアレイの
より詳細なブロック図で、プレイを通じて情報を転送す
る一機構を示す図；第３図は第１図に示したプロセッサ
アレイの別のより詳細なブロック図で、アレイを通じて
情報を転送する別の機構を示す図；第４図は第１図に示
したプロセッサアレイの一部を形成するプロセッサ要素
の詳細なブロック図；第５Ａ図は第１図に示したプロセ
ッサアレイ内の幾つかのプロセッサ要素とメモリ要素間
の相互接続を示すブロック図；第５Ｂ及び５０図は相互
接続をより詳しくした概略回路図；第６図は第１図に示
したアレイ制御装置によって使われる各プロセッサチッ
プ上における各種状態信号の発生を示すブロック図；第
７図は第４図に示したプロセッサ要素の一部を形成する
シフトレジスタの詳細な回路図；第７Ａ図はＡシフトレ
ジスタの内部構造を示す論理回路図；第８Ａ図は第２図
に示した情報転送機構で使われるルートネットワークを
示す詳細なブロック図；第８Ｂ図は第８Ａ図に示したル
ートネットワークを通じて転送されるメツセージの詳細
な構造を示す図；第９−１図および第９−２図は第８Ａ
図に示したルートネットワークで使われるスイッチング
チップの編成を示す詳細なブロック図；及び第１０Ａ〜
ＩＯＣ図から成る第１０図は第９図に示したルート指定
チップを構成する各種回路の詳細な回路図である。Ｉ、事件の表示　　　昭和６２年特許願第２３４７１６
号２１発明の名称　　　　大容量並行配列処理システム
３、補正をする者５、補正命令の日付　　　昭和６２年１２月２２日、７
．補正の内容

Claims

【特許請求の範囲】

（１）Ａ、インストラクションに従って、データを処理
するための複数の処理エレメント、Ｂ、アドレスによって識別される複数の記憶位置にデー
タを記憶し、前記処理エレメントの一つと関連する複数
のメモリー手段、およびＣ、アドレスを決めるアドレス
信号および複数の条件を有するモード信号に応じて前記
処理エレメントの全ておよび前記メモリー手段の全てと
接続し、前記メモリー手段と前記処理エレメント手段と
の間でデータを結合し、前記モード信号の選択された状
態に応じて前記処理エレメントの各々と関連するメモリ
ー手段との間でデータを結合し、前記モード信号の別の
条件に応じて選択された複数の処理エレメントと他のメ
モリー手段との間でデータを結合するメモリー結合手段
からなる配列処理システム。
（２）Ａ、インストラクションに従って、データを処理
するための複数の処理エレメント、Ｂ、アドレスによって識別される複数の記憶位置にデー
タを記憶し、前記処理エレメントの一つと関連する複数
のメモリー手段、およびＣ、アドレスを決めるアドレス
信号および複数の条件を有するモード信号に応じて前記
処理エレメントの全ておよび前記メモリー手段の全てと
接続し、前記メモリー手段と前記処理エレメント手段と
の間でデータを結合し、前記モード信号の選択された状
態に応じて前記処理エレメントの各々と関連するメモリ
ー手段との間でデータを結合し、前記モード信号の別の
条件に応じて選択された処理エレメントと前記モード信
号の状態によって決められたいかなるメモリー手段との
間でデータを結合するメモリー結合手段からなる配列処
理システム。
（３）入力端から出力端に並べられた複数のステージか
らなり、各ステージが、Ａ、入力端子で受けたデータを記憶し、この記憶された
データを出力端子を介して転送する記憶手段、Ｂ、前記ステージ内の記憶手段の出力端子および下流側
の次のステージの記憶手段の入力端子に接続されている
シフト手段から構成されており、上流側の次のステージ
の記憶手段がこの記憶手段に記憶されているデータを上
流側の次のステージあるいは下流側の次のステージの記
憶手段に、シフト制御信号の状態に応じて選択的に転送
するシフトレジスタ。
（４）入力端から出力端に並べられた複数のステージか
らなり、各ステージが、Ａ、入力端子で受けたデータを記憶し、この記憶された
データを出力端子を介して転送する記憶手段、Ｂ、前記ステージ内の記憶手段の出力端子および下流側
の次のステージの記憶手段の入力端子に接続されている
シフト手段から構成されており、上流側の次のステージ
の記憶手段が上流側の次のステージからのデータあるい
は下流側の次のステージからのデータをシフト制御信号
の状態に応じて選択的に受け、シフト手段のステージの
記憶手段に記憶するシフトレジスタ。
（５）Ａ、デジタル入力データの処理操作を行い、デジ
タル入力データを受けるための二つの入力端子および処
理されたデジタル出力データを転送するための出力端子
を含む処理手段、Ｂ、入力端から出力端に配列された複数のステージから
成るシフトレジスタから構成され、各ステージが、 I 、入力端子で受けたデータを記憶し、この記憶され
たデータを出力端子を介して転送する記憶手段、 II、前記ステージ内の記憶手段の出力端子および下流側
の次のステージの記憶手段の入力端子に接続されている
シフト手段から構成されており、上流側の次のステージ
の記憶手段が上流側の次のステージからのデータあるい
は下流側の次のステージからのデータをシフト制御信号
の状態に応じて選択的に受け、シフト手段のステージの
記憶手段に記憶するデジタルデータ記憶手段、Ｃ、前記データ記憶手段からのデジタルデータを前記処
理手段の入力端子に入力し、別のデジタルデータ源から
のデジタルデータは前記処理手段の別の入力端子に入力
するデータ入力手段、およびＤ、前記データ記憶手段と前記入力手段に接続されてお
り、これらの動作を制御して前記データ記憶手段および
前記データ入力手段を選択的に制御して、データが前記
処理手段に送られることを可能とする制御手段からなる
デジタル処理装置。
（６）Ａ、複数のデジタルデータプロセッサであり、各
々が、 I 、デジタル入力データの処理操作を行い、デジタル
入力データを受けるための二つの入力端子および処理さ
れたデジタル出力データを転送するための出力端子を含
む処理手段、 II、入力端から出力端に配列された複数のステージから
成るシフトレジスタから構成され、各ステージが、Ａ、入力端子で受けたデータを記憶し、この記憶された
データを出力端子を介して転送する記憶手段、Ｂ、前記ステージ内の記憶手段の出力端子および下流側
の次のステージの記憶手段の入力端子に接続されている
シフト手段から構成されており、上流側の次のステージ
の記憶手段が上流側の次のステージからのデータあるい
は下流側の次のステージからのデータをシフト制御信号
の状態に応じて選択的に受け、シフト手段のステージの
記憶手段に記憶するデジタルデータ記憶手段、 III、前記データ記憶手段からのデジタルデータを前記
処理手段の入力端子に入力し、別のデジタルデータ源か
らのデジタルデータは前記処理手段の別の入力端子に入
力するデータ入力手段、 IV、前記出力端子および前記制御手段に接続され、前記
処理手段の前記出力端子における信号の状態を記憶する
フラグ手段、Ｖ、前記データ記憶手段、前記フラグ手段、前記入力手
段に接続されており、これらの動作を制御して前記デー
タ記憶手段および前記データ入力手段を選択的に制御し
、データが前記処理手段および前記フラグ手段に入力し
て前記処理手段の出力端子の前記信号の状態を記憶する
ことを可能とする制御手段、からなる複数のデジタルデータ処理装置、Ｂ、前記フラグステイタス転送手段の全てに接続されて
おり、前記フラグステイタス転送手段の全ての状態に応
じてシステムステイタス信号を発生するためのシステム
ステイタス発生手段、およびＣ、前記システムステイタス発生手段および前記デジタ
ルデータ処理装置の全ての前記制御手段に接続されてお
り、前記システムステイタス信号の状態に応じて調和し
て前記デジタルデータ処理装置の全ての前記制御手段の
動作を制御するシステム制御手段から構成されるデジタルデータ処理システム。
（７）Ａ、複数のデジタルデータプロセッサであり、各
々が、 I 、デジタル入力データの処理操作を行い、デジタル
入力データを受けるための二つの入力端子および処理さ
れたデジタル出力データを転送するための出力端子を含
む処理手段、 II、処理されるべきデジタルデータを前記処理手段の前
記入力端子に入力するデータ入力手段、 III、前記出力端子および前記制御手段に接続され、前
記処理手段の前記出力端子における信号の状態を記憶す
るフラグ手段、 IV、前記データ記憶手段、前記フラグ手段、前記入力手
段に接続されており、これらの動作を制御して前記デー
タ記憶手段および前記データ入力手段を選択的に制御し
、データが前記処理手段および前記フラグ手段に入力し
て前記処理手段の出力端子の前記信号の状態を記憶する
ことを可能とする制御手段、からなる複数のデジタルデータ処理装置、Ｂ、前記フラグステイタス転送手段の全てに接続されて
おり、前記フラグステイタス転送手段の全ての状態に応
じてシステムステイタス信号を発生するためのシステム
ステイタス発生手段、およびＣ、前記システムステイタス発生手段および前記デジタ
ルデータ処理装置の全ての前記制御手段に接続されてお
り、前記システムステイタス信号の状態に応じて調和し
て前記デジタルデータ処理装置の全ての前記制御手段の
動作を制御するシステム制御手段から構成されるデジタルデータ処理システム。
（８）Ａ、複数のデジタルデータ処理装置であり、各々
が、 I 、ある操作を行う処理手段、 II、複数の条件を有するフラグ手段、およびIII、前記
処理手段による処理に応じて前記フラグ手段の状態を達
成するためのフラグ状態達成手段から構成される複数の
デジタルデータ処理装置、Ｂ、前記フラグ手段の全てに接続されており、前記フラグ手段の全ての状態に応答してシステムス
テイタス信号を発生するシステムステイタス発生手段、
およびＣ、前記システムステイタス発生手段およびおよび前記デジタルデータ処理装置の全ての前記処理
手段に接続されており、前記システムステイタス信号の
状態に応じて調和して前記デジタルデータ処理装置の前
記処理手段の操作を制御するシステム制御手段から構成
されるデジタルデータ処理システム。
（９）Ａ、複数のデジタルデータ処理装置であり、各々
が、 I 、メッセージ転送手段を含み、この手段が、Ａ、各
デジタルデータ処理装置による処理に従って条件づけら
れるメッセージフラグ手段、Ｂ、メッセージを転送する
ためのメッセージ駆動手段、Ｃ、前記メッセージフラグ手段、前記メッセージ駆動手
段および別のデジタルデータ処理手段に接続されており
、選択された状態を有する前記メッセージフラグ手段お
よび前記他のデジタルデータ処理装置からのイネーブル
信号に応じて前記メッセージ駆動手段がメッセージを転
送することを可能にするメッセージ駆動手段を使用可能
とする手段、Ｄ、メッセージを受け取るためのメッセージ受信手段を
含む複数のデジタルデータ処理装置、Ｂ、前記メッセー
ジ転送手段の全ておよび前記デジタルデータ処理装置の
前記メッセージ受信手段に接続されており、前記メッセ
ージ転送手段からののメッセージを前記メッセージ受信
手段へ選択的に転送するメッセージ転送手段、およびＣ、前記デジタルデータ処理装置および前記メッセージ
転送手段に接続されており、調和的に前記デジタルデー
タ処理装置を制御するシステム制御手段から構成される
デジタルデータ処理システム。
（１０）複数のデジタルデータ処理装置からなるデジタ
ルデータ処理システムに使用されるデジタルデータ処理
装置であり、前記各デジタルデータ処理装置が、 I 、メッセージ転送手段を含み、この手段が、Ａ、各
デジタルデータ処理装置による処理に従って条件づけら
れるメッセージフラグ手段、Ｂ、メッセージを転送する
ためのメッセージ駆動手段、Ｃ、前記メッセージフラグ手段、前記メッセージ駆動手
段および別のデジタルデータ処理手段に接続されており
、選択された状態を有する前記メッセージフラグ手段お
よび前記他のデジタルデータ処理装置からのイネーブル
信号に応じて前記メッセージ駆動手段がメッセージを転
送することを可能にするメッセージ駆動手段を使用可能
とする手段、Ｄ、メッセージを受け取るためのメッセージ受信手段を
含む複数のデジタルデータ処理装置。
（１１）配列処理システムの複数の処理エレメント間で
メッセージを転送する経路ネットワークであり、この経
路ネットワークが複数の初期スイッチングステージでメ
ッセッージを切り換え、クロスバースイッチステージで
終結し、各処理エレメントは各メッセージをともなって
アドレスおよびデータを転送し、前記初期スイッチング
ステージの各々が、Ａ、選択された部分のアドレスのデコーディングに各々
関連している複数の出力端子から各々が成っている複数
の出力端子群、Ｂ、出力端子手段に各々関連する複数のデータライン、Ｃ、メッセージを受け取り、これを前記データラインの
選択された一つに送る回路手段であり、 I 、入力メッセージを受取り、前記アドレスを転送す
るアドレス出力端子および前記データを転送するデータ
出力端子を有する入力回路手段、 II、入力端子群と各々関連しており、前記入力回路手段
のアドレス出力端子からのアドレスをデコードし、各々
がアドレスの所定のエンコーディングに応じてアドレス
イネーブル信号を発生るす複数のアドレス制御回路、お
よび III、各々アドレス制御回路に接続してこれからイネー
ブル信号を受け取る複数の結合手段群であり、各結合手
段群がデータラインに各々接続している複数の結合手段
を含み、一つの結合手段群内の前記結合手段の一つが前
記アドレス回路手段からの前記アドレスイネーブル信号
の受取りに応じて前記入力回路手段からのデータをデー
タラインに送る複数の結合手段群から構成される前記回
路手段を含む経路ネットワーク。
（１２）経路ネットワーク内の複数の処理エレメント間
でメッセージを転送するための経路ステージであり、こ
の経路ステージが、Ａ、アドレスの選択された部分のデコーディングに各々
関連している複数の出力端子から各々が成っている複数
の出力端子群、Ｂ、出力端子に各々関連する複数のデータライン、およ
びＣ、メッセージを受け取り、これを前記データラインの
選択された一つに送る回路手段であり、 I 、入力メッセージを受取り、前記アドレスを転送す
るアドレス出力端子および前記データを転送するデータ
出力端子を有する入力回路手段、 II、入力端子群と各々関連しており、前記入力回路手段
のアドレス出力端子からのアドレスをデコードし、各々
がアドレスの所定のエンコーディングに応じてアドレス
イネーブル信号を発生るす複数のアドレス制御回路、お
よび III、各々アドレス制御回路に接続してこれからイネー
ブル信号を受け取る複数の結合手段群であり、各結合手
段群が各々データラインに接続している複数の結合手段
を含み、一つの結合手段群内の前記結合手段の一つが前
記アドレス回路手段からの前記アドレスイネーブル信号
の受取りに応じて前記入力回路手段からのデータをデー
タラインに送る複数の結合手段群から構成される前記回
路手段を含む経路ステージ。
（１３）複数の処理エレメント間でメッセージを切り換
える経路ネットワークに使用される障害ワイヤ検出器で
あり、前記経路ネットワークがメッセージを転送するた
めのメッセージ転送手段、メッセージを受け取るための
メッセージ受取手段および前記メッセージを前記転送手
段から前記受取手段へ転送する接続手段を含んでおり、
前記障害ワイヤ検出器が、Ａ、前記メッセージ受取手段と関連しており、前記接続
手段に接続されており、前記接続手段を介して信号を転
送する受信障害ワイヤ信号発生手段、Ｂ、前記メッセージ転送手段に関連し、前記接続手段に
接続されており、ラッチイネーブル信号に応じて前記メ
ッセージ転送ワイヤを介して受信された信号をラッチン
グし、前記ラッチ手段がラッチ信号の状態に応じて前記
メッセージ転送手段を選択的に使用可能にする送信障害
ワイヤラッチ手段、およびＣ、前記受信障害ワイヤ信号発生手段および前記送信障
害ワイヤラッチ手段に接続されており、前記受信障害ワ
イヤ信号発生手段が前記接続手段を介して信号を転送す
ることを可能とし、かつ前記送信障害ワイヤラッチ手段
がメッセージ転送ライン上の信号の状態をラッチするこ
とを可能とする制御手段を含んでいる障害ワイヤ検出器
。
（１４）Ａ、前記メッセージ送信手段と関連しており、
前記接続手段に接続されており、前記接続手段を介して
信号を転送する送信障害ワイヤ信号発生手段、Ｂ、前記メッセージ受取手段に関連し、前記接続手段に
接続されており、ラッチイネーブル信号に応じて前記接
続手段を介して受信された信号をラッチングし、前記ラ
ッチ手段がラッチ信号の状態に応じて前記メッセージ受
取手段を選択的に使用可能にする受信障害ワイヤラッチ
手段、およびＣ、前記送信障害ワイヤ信号発生手段および前記受信障
害ワイヤラッチ手段に接続されており、前記送信障害ワ
イヤ信号発生手段が前記接続手段を介して信号を転送す
ることを可能とし、かつ前記受信障害ワイヤラッチ手段
がメッセージ転送ライン上の信号の状態をラッチするこ
とを可能とする制御手段を含んでいることを特徴する特
許請求の範囲第（１３）項記載の障害ワイヤ検出器。
（１５）配列処理システムの複数の処理システム間でメ
ッセージを転送する経路ネットワークであり、前記経路
ネットワークが複数の初期スイッチングステージのメッ
セージを切り換え、クロスバーステージで終端しており
、各処理エレメント転送メッセージがアドレス部分およ
びデータ部分を含んでおり、前記初期スイッチングステ
ージの各々が、Ａ、各々複数の出力端子手段からなり、アドレスのデコ
ーディングによって識別される複数の出力端子群、Ｂ、出力端子と各々関連している複数のデータライン、Ｃ、処理エレメントからメッセージを受取り、前記出力
端子群を識別する前記メッセージのアドレスに応じた出
力端子群の出力端子と関連する前記データラインの一つ
に前記メッセージを送る複数の回路手段を含む経路ネッ
トワーク。