JPS5999568A - プロセツサセル及び該プロセツサセルから形成されるアレ− - Google Patents
プロセツサセル及び該プロセツサセルから形成されるアレ−Info
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- JPS5999568A JPS5999568A JP20890483A JP20890483A JPS5999568A JP S5999568 A JPS5999568 A JP S5999568A JP 20890483 A JP20890483 A JP 20890483A JP 20890483 A JP20890483 A JP 20890483A JP S5999568 A JPS5999568 A JP S5999568A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
- G06F15/8023—Two dimensional arrays, e.g. mesh, torus
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
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- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は算術演算回路(ALU)と付属レジスタとを含
むセルに係り、前記セルは、1回のアレー中の前記セル
と隣接セルとに関する4+’t +′f!.に対して算
術及びプール演算を行うために使用される。 1個のアレー中に配列された複数のセノレは画像を処理
するために使用され得、前記アレー中で各−レルは画像
の一画素に対応し得、或いは前記アレーは、各プロセッ
サが画像の一部である画素に常に対応ずるように、画像
上を走査され得る。 従来の2進データ用画像処理システムとして論文[cL
IPイメージングシステムに関する考察( Itevi
ev+y of the CLIP imaging
system)JD.I.J.B.Duff 、 N
ational Computer Conferen
ce。 1978中にはC L I P 4システムが開示され
ており、このシステムの場合アレーはg(5x96個の
CLIP4セルを含んでいる。各セノレは、外部端子に
加えられる制御信号を介して種々σ月1・IJ作を実行
すべく制御されるプロセッサをイ1する。CLIPシス
テムに関する他の情報及υ・該システムの}・・f!作
方法は、論文lc L I P 6−11iLい次元へ
向けて(Towards CLIP6−an ext
ra dimension)JT、J、 Founta
in 、 IEEE Computer 5ociet
yWorkshop on Computer Arc
hitecture forPattern Anal
ysis and Image DatabaseRl
anagement、Hot Springs、Vlr
ginia。 November 11 t\?;、 13.19
81.< ”、;’ 25 力s ’、30中に
開示されている。これらの論文にはプロセッサセルアレ
ー及び該アレーの操作方法が例示されている。 本発明tこ従うとセルアレーとして使用されるプロセッ
サセルが提供され、前記セルは、各々セルアレー中のそ
れぞれのセルからデータを受取るための少なくとも8個
の入力端子と、アレーの中央ソースからのデータをメモ
リに及びメモリから転送すべくθム出ずための人出方ボ
ートと、入力端子及びボートを介して受取られたデータ
を処理するための処理手段と、それぞれの入力端子を介
して受取られたデータを目iI記処理手段に1同別にア
クセスさせるためのマルチプレクサ手段と、処理された
データを送るべく前記処理手段が連結されており、他の
セルの入力端子に接続するための出力端子と、情報を受
は取りストアし、こうしてストアされた情報ζこ従って
少なくとも部分的?こセルをi!71J御する:li制
御手段と、前記処理手段によって1吏用されたデータが
どの入力端子を介してセルに到ったかを表示するための
方向表示手段とを含む。 本発明の利点は、被処理中のデータがどの1″f″f接
セルから供給されたか、或いはどのセルの処理が完了し
たかが方向表示手段によって表示され得るので、例えば
1個のアレーの3に3個のセル部分で最大値または中央
値を有するセルを識別できるという点である。例えば回
転角を畏わず数を付加することにより方向表示を補正す
るようにプロセッサを41゛1^成するなら、処理の伝
達方向は、あるセルが降接セルから受取ったデータに依
存しfjJる。 好ましくは本発明に従うセルに含韮れる別の特徴は、セ
ルがjljJ御手段により複数の異なる方法でデータを
変換できる七いう点であり、従って1個のアレー中の各
セルは制呻手段lこより複数の異なる処理動作を同1H
iに天性すべく内部11ilJ御され得る。 61■記処理手段は、前記制御手段によりストアされた
41!報を補正できるように接続され碍る。従って、セ
ルはIJ接ナセルら受取った入力に従って動作し得ると
いう利点がある。 従来のアレープロセッサセルと異なり、本発明に従うセ
ルは好ましくは他のセルからの入力及び8ビツトバイト
の中央ソースからのデータの処理が可能であり、また前
記バイトの処理力豹1」能である。従って、グレーレ(
ルのi+Ii71象を処理できるという利点が得られる
。 好ましくはデータは入力j’+1ia子を介して隣接セ
ルから、L7C出され、それぞれ各入力”1M子に対応
する入力レジスタに送られる。こうしてデータは直列に
入力レジスタへ送られる。次に、マルチプレクシングが
行われ、任意に選択された入力レジスタの内容はプロセ
ッサに加えられ得る。 更に、2進ゲートは、セルの各入力端子に連結された各
ゲート入力とプロセッサ入力に連結されたゲート出力と
を備え得る。ゲート入力を並列制御することにより、2
進データは8ビツトデータよりも速くゾロセッサに到達
し得る。多くのアレー処理手続は8ビツトデニタの単純
化を目的としており、また処理末期近くの多くのザイク
ルは2進データを使用することが多いので、このように
時間力3 Di約されることは重要である。 各セルは好ましくは別のボートを介して適当にセルlc
連結された固有のランダムアクセスメモリ(RAM)を
有するが、前記RAMはセルの残りの部分と同一の集積
回路の一部であってもよい。 本発明に従うセルアレーは、例えば各セルが同一の命令
語を受取る単一命令多重データアレー;71にいはセル
またはセル群がそれぞれの命令を受取る多重命令多重デ
ータアレー;或いは最高レイルを除く各レベルのセル群
の出力端子が次に高いレイルのセルに出力を供給し、各
レベルのセルは単−命令語法たは各々の異なる語により
制御されるピラミツ)パ式アレーであり得る。 添付図面に関連し例示として本発明の数個の具体例を以
下に記載する。 第1図に示したかなり大型のアレーの部分は9個のプロ
セッサセル1乃至9を含む。各セルはセル9について符
号N1乃至N8で示すような8個の8ビツト入カシフト
レジスタと、セル9についてNoで示すような1個の8
ビツト出力レジスタとを有する。第1図ではセル9に接
続される入力レジスタのうちセル1乃至8の各々につい
て1個ずつしか示していないが、−力出力レジスタはこ
れらのセルの各々に示している。データバスについては
、セル9をその周囲のセルl乃至8に接続するパスしか
示していないが、アレー中の他のすべてのセルは同様に
それぞれの周囲のセルに接続されており、アレーの縁部
に近接するセルについては結線を省略した。制御系は第
1図に示していないが、アレーをロードし処理結果を表
示するための他のデータバス吉同様に必要である。これ
らの伺加的結線及びパスについては後述する。 セル9内のデータバスを’:i”z 2図に示す。レジ
スタN1乃至N8は入カマl−IJクス12に接続され
、前記マトリクスは8個のゲート群へ10乃至M7と共
同して各レジスタの内容を16ビツトパス13の下位部
分13して個別に読出さぜる。 セル9は16ビツトALU Pl 16ビツトレジス
タ双方向シフタS及び4個の16ビツトレジスタから成
るブロックBRを含んでいる。8ビツトバイトで算術演
算を処理するためには16ビツトが必要である。ALU
P、レジスタS及びブロックBRは、後に例示するよ
うなプール算術前↓)−を実行すべくループを形成する
ように、ノZス13及び付加的16ビツトバス14乃至
17を介して相互に接続される。各パスは上位部分及び
下位部分に分割され、その表示は下付き文字H及びLで
示される。 ALU PはRAMポート18を介してRAM20に接
続され、好ましくは前記RAMポート及びRAMの両者
は該当するセルに固有で2にノ;イトのメモリを有する
個別の集櫃回路中に配置される。 処理すべき像に関するデータは、ストアすべき情報が直
接またはプロセッサPを介してRAM20に送られるよ
うに、データ入力及びデータ出力ポート10及び11に
接続されたデュアル入出力レジスタDへ送られる。処理
の結果は出力ボートを介してR,A Mから読出される
。8ビツト入力ボート10はアレー中の先行するセルの
出力ポートに並列接続され、出力ポート11はアレー中
の次のセルの入力ボートに並列接続される。従ってセル
の入力及び出力は、所望のセルに達するまでDレジスタ
を介してシフトされる。 各セルは、第4図に示すような結線を介してセルの動作
を制御するために使用される条件レジスタORを有する
が、同様に前記レジスタはパス21及び22及びパス1
4により形成されるデータバス内に含まれる。従ってセ
ルがレジスタCRの制御下にある時、前記セルの動作は
セル自身が行う処理に依存し得る。レジスタCRは制御
機能を有するので、独立した3状態バツフア23を配設
することにより、回路の各部分に制御動作を加えながら
必ゾな時だけレジスタCRか・らALU Pへの出力を
ゲートする。 8ビツトデータ処理の目的はデータを2進形式に単純化
させることである。この′状態が4られlこ時または初
期データが2進形式の場合、演算のスピード9を上げる
ために、2進ゲー1−BGはバス13に15.ン下位の
ビットとして2進・数字を加えるべく入力マトリクスに
接続される。 入力マトリクスをより詳tfdに示しているu’; 3
図に於いて、@従セルから入力を受取るための8個の入
力端子から成るグループ24はそれぞれレジスタN1乃
至N8に接続される(レジスタN1の概観のみを図示)
。前記レジスタの8個の内部段は31乃至38で表示さ
れ、他のレジスタは同様にグループ24内のそれぞれの
入力端子に接続されている。ゲート群MO乃至M7の各
々はシフトレジスタN1乃至N8の各々の対応する位の
段に接続され、従ってゲート群に3ビット信号を加える
ことによりレジスタN1乃至N8のいずれの内容もパス
13との間でゲートされる。 2進ゲー1−BGは入力端子24に接続され、ANDゲ
ート7に40と出力をパス13に与えるORゲート41
とを含んでいる。各ANDゲートは、瞬接セルからの2
進入力がパス13の最lJS位に導かれるように、端子
24の1個及び制省1jレジスタCRからそれぞれ1個
の入力を受取る。 第3図に示す入力マトリクス及びゲーティングは、各集
績回路のビンの数を64個まで減少させ得、またALU
またはマイクロプロセッサで一般に使用される型のパス
構造に適しているという点に於いて、本発明の特別な利
点を4p成する。 以下2’iL 4図に関連して、第2図のセルのfli
すll’ll’ :rl汀埋について記載する。一定数
の外部、r、jM子を以下に挙げるが、単一命令多重デ
ータアレーの場合これらの、)、iAl子はアレー内の
全セルに並列接続される。 一般には、中央システムコントローラ、通常の場合コン
ピュータにより供給される演算コート9の形態である制
御信号は、処理を行うために外部☆1j11子に加えら
れる。多重命令アレーの場合、各セルまたはセル群の外
部端子を個々にアドレスするための手段が備えられる。 外部端子42乃至46にそれぞれのパルスが/IIIえ
られると、レジスタBR,S、CR及びNo及びjlr
−l・l)内のレジスタがロードされる。レジスタN1
乃至N8へのデiり及び同時にレジスタN。 からのデータをシフトするためには8個のパルス、即ぢ
クロックパルスが必要であり、これ、らのパルスは端子
47に加えられる。 セルを内部制御下に置こうとする場合、一定数の動作は
;、iP子48に制御信号を加えることにより可能にな
る。前記動作により八LUに制御信号が加えられる。レ
ジスタSをロードするなら制御ノぞルスはゲート92及
び93を介して加えられ、レジスタCRのロードはゲー
ト95及び96を介して、出力レジスタNOのロート9
はゲート97を介してそれぞれイ1用m11され、ゲー
ト65または66のいずれか(インノZ−夕94を介し
て接続される)によりレジスタブロックBRを外部端子
67及び68またはレジスタCRからアドレスすること
が可能である。 セルが内部11i1J御下にある時、ゲート92,93
及び95乃至98はレジスタCRの1”:6i子49に
現れる「条件」ビットにより:11J 1Iluされ、
こうしてレジスタs、Cn及びNoがロート9され得る
。 ALU Pは5個の☆;I11子50乃全50を介し
て制御され、前記端子は同様にレジスタSを!ti制御
すべくデコーダ55を介して接続されている。デコーダ
55の他の2個の出力はフリップフロップ56の状態を
設定するために使用される。前記フリップフロップは、
一方の状態では外部端子59乃至61を使用してゲート
MO乃至M7(i:$3図参照)を制御しマルチプレク
サ方向レジスタ(M D R)62をロードずべくゲー
ト57を作動させ、他方の状態ではゲート100を作動
させゲートMO乃至M7及びレジスタ62の佃」笹1信
−号をレジスタCRに送る。 端子50乃至54に加えられる予想できる32個の5ビ
ット2進信号のうち、16個は異なるブ−ル演−(′1
を表わし、8イト旧4、ALUの出力を負、(オーバー
7o−ジ 桁上げ、ゼロまたは桁あぶれのいずれに設定するかとい
う点で異なる4個の加算と4個の減算とを表わす。残り
の8個の5ビット2進信号のうち、4飼6まSレジスタ
モート9を論理循塚、算術シフト、論に!ljシフトま
たは並列大刀のいずれかに設定し、2個は方向レジスタ
62を制御し、1個は方向レジスタをALUへ出力さぜ
る。 演−;Tによっては選択された入力レジスタN1乃至N
8をクリアする必要があり、この動作は方向レジスタ6
2のflilJ fi’、il下で外部端子64からの
命令の下にデコーダ63によって行イっれる。 プロセッサPへの入力データは、レジスタS以外に4個
のソース、即ちレジスタBR13状態バツフア23、ゲ
ーhMO乃至M7または2進ゲー1−BGから供給され
?L前記ソースは外部入力端子71及び72を有するデ
コーダ7oの制御下に選択される。 レジスタS、 D、 CR及びNoへの入力データは、
41固のソース、即ちRAM20、レジスタD1ALU
のデータ出ブハ及び端子50乃至54で信号により制御
される処理の結果に関する付加情報を供給するビットの
うちから選択され、前記ビットとはレジスタSの桁上げ
及び「丸め」ビット、条件ビット及びゼロビットのこと
であり、これらの41同のビットはチャネル15′ を
介してバス15Lに到る。従来通りの方法で中火システ
ムコントローラによりアクセスされるRAM20とは異
なり、前記ソースは外部入力端子74及び75を有する
デコーダ73により制御される。 プロセッサの桁上げ入力は、外部入力端子87乃至88
を有するデコーダ86を使用して0.1、丸めビットま
たは桁上げビットから選択され、前記ビットは各演算に
応じて選択されライン104゜105(供給電圧SVに
接続されている)、83及び84を介して供給される。 レジスタSのシフト方向は外部I端子90を介して選択
され、タイミングは外部端子101からii+lJ &
11される。レジスタDへの入力は外部端子91を介し
てバス19またはバス15Lから選択される。 内部;:j1]御用条件レジスタCRは611表に示す
ようなビット割当てをイ1する。 10、、 S−レジスタビット011
ALUビット2(R)12
ALU桁上げ出力13 N
/A 14 N/A 15 *=i’lニイ]ロ
ート9端子49に現われるビット15「条件付ロード」
は、それぞれライン76乃至79を介してプロセッサか
ら供給される桁上げ、負(即ち負の結果の表示)、ゼロ
(即ちゼロの結果の表示)及び桁あぶれから選択される
。選択は上記に述べたように、プロセッサ動作用外部端
子50乃至゛54に加えられデコーダ102に送られる
信号を介して行われる。レジスタCRは同様に、プロセ
ッサから直接に桁上げビットと丸めビットとを及びSレ
ジスタから0ビツトを、それぞれ結線76.81及び8
2を介して受取る。CRレジスタの出力側では桁上げ、
丸め及び加算ビットがそれぞれライン83゜84及び8
5を介してプロセッサに送られる。Sレジスタビット0
はライン85を通るADビットを用いて、ALUが(レ
ジスタBR及びSから供給された)2個の入力を加算す
るか或いは加算ぜずに1個の入力を通過させるかを決定
する。 レジスタCRが及ぼす影響を以下に示す。最も一般的な
場合、セルの動作は以下の通りである。 (]) セル動作の1サイクルの結果は条件コードレ
ジスタCR中にストアされる。 (2) ストアされた条件は第2、番目のサイグル中
にセル動作を決定する。 第1表及び第4図に示すように、レジスタの出力は以下
に示す領域のセル動作に影響を与え得る。 (1)S1C及びNQ レジスタのローディング(ビッ
ト15) (2) マルチゾレクサ方向(ビットo−2)(3)
2進ゲート方向(ビット0−7)(4) BRレジス
クアト9レス(ピッ:・8及び9)(5)ALU桁上げ
入力(ビット11及び12)(6)ALU機能(ビット
10)。 ビット15への入力は、Ω:術演シT中にデコーダ10
2とALUの演算コードとを介してALUの出力である
桁上げ、ゼロ、桁あふれ及び符号から選択される。 既に述べたようにレジスタCRはセルのデータノぞスに
配置される(第2図参照)ので、前記レジスタの内容は
多くの演算モート°を形成ずべ(ALU及びシックによ
り処理される。 更にセルp’+J)作に対する前記レジスタの影響に関
連して、外部マイクロコート9(第2表参照)は端子4
8に加えられる1ビヅト12を含んでおり、前記ビット
によりレジスタの出力が使用或いは無視されその結果条
件付式いは無条件のセル動作が決定される。 第2表 22 条件付クリア入力レジスタ 64p
[G2.3及び4図の回路は2進また番は多イ1茂デー
クを処理できる。2進データの付)ノo lcj l+
’各に(ま後述するような動作が可能であるが一般番こ
(まどちらのタイプのデータも同様に処理さJ’Lる。 従つ−〔、以下に挙げるいくつかの好ましし)回路−t
fHj) 4’1.のflliよ多値データに関して述
べており、明賃己したノ易合を除いて2進数演算は複数
ビ゛ノド演算番こおける1ビツトの例と見做される。 セルのデータは一般にレジスタDを介してセルへまたは
セルからロードされる。データカ3−セル1こ入力され
ると前記データは最も一舟丈自勺(こ番ま)Zス15シ
を介してレジスタDからRAM20へロードされるが、
レジスタS、CRまたはNOへ転送してもよい。RAM
またはプロセンザ出力のいずれかは、レジ、スタDにシ
フトされ出力されるデータのソースであり得る。入力及
び出力のいずれも(RAMからを除いて)デコーダ73
の制御下にロート“される。 「点別演算」のら合、結果はセル好ましくはRA M内
に既に存在する2個の入力の関数である。 結果が8ビツトより小さいとわかっている時、このタイ
プの単純な演算は2数の加算である。この2、 RA餡
、母菌トBOに転送 3、 ALU=BO+S 4、ALUをRAMに出力 fl’! 1番目のステップに於いてr’I’s 1番
目のオペラン白まRAM20からレジスタSにロードさ
れ、21↓2蕃目のステップでレジスタSの内容はブロ
ックBR中のアドレスOのレジスタにシフトされ、この
間2■2番目のオにランドがRAM2oがらレジスタS
1こローl−9される。第3番目のステ゛ンプでプロセ
ッサPは加算を実行し、第4番月のステップで前記プロ
セッサの出力はRA M 2 ’0にロー1・9される
。 (以下余白) 別の3゛1.術前J′?のし1](来4’?−)を以下
に要約する。 】、I尤AMをSに転送 2、RAMをS、Sを110に転送 3、 ALU=BO+S 4、ALUをRA Mに出力 5、 IえAMをSに転送 6、 8をBOlRAMをsac転送 7、 ビットsoをCjOに転送 8、 8をB2に転送 9、ALUミB0 10、ALUをSに出力 11、 ALU=Bi+SまたはB112、ALUを
Sに出力 13、SをB1に転送 14、’ALU−82 15、ALUをSに出力 16.8を下位にシフト 17、 ビットSOをCIOに、SをB2に転送18
、 ALU−BO 19、ALUをSに出力 20.8を上位にソフト 21、 SをBOに転送 22、ALU−Bl+8まりi:B1 23、ALUをSに出力 00 101、ALU=s 102、ALUをRAMに出力 103.8を8ビツト下位にシフト 104、ALU口5 105、ALUをRAMに出力 この演算では各々8ビツトの指mlBと8ビツトの仮数
とを有する2個の浮動小数点数が来
むセルに係り、前記セルは、1回のアレー中の前記セル
と隣接セルとに関する4+’t +′f!.に対して算
術及びプール演算を行うために使用される。 1個のアレー中に配列された複数のセノレは画像を処理
するために使用され得、前記アレー中で各−レルは画像
の一画素に対応し得、或いは前記アレーは、各プロセッ
サが画像の一部である画素に常に対応ずるように、画像
上を走査され得る。 従来の2進データ用画像処理システムとして論文[cL
IPイメージングシステムに関する考察( Itevi
ev+y of the CLIP imaging
system)JD.I.J.B.Duff 、 N
ational Computer Conferen
ce。 1978中にはC L I P 4システムが開示され
ており、このシステムの場合アレーはg(5x96個の
CLIP4セルを含んでいる。各セノレは、外部端子に
加えられる制御信号を介して種々σ月1・IJ作を実行
すべく制御されるプロセッサをイ1する。CLIPシス
テムに関する他の情報及υ・該システムの}・・f!作
方法は、論文lc L I P 6−11iLい次元へ
向けて(Towards CLIP6−an ext
ra dimension)JT、J、 Founta
in 、 IEEE Computer 5ociet
yWorkshop on Computer Arc
hitecture forPattern Anal
ysis and Image DatabaseRl
anagement、Hot Springs、Vlr
ginia。 November 11 t\?;、 13.19
81.< ”、;’ 25 力s ’、30中に
開示されている。これらの論文にはプロセッサセルアレ
ー及び該アレーの操作方法が例示されている。 本発明tこ従うとセルアレーとして使用されるプロセッ
サセルが提供され、前記セルは、各々セルアレー中のそ
れぞれのセルからデータを受取るための少なくとも8個
の入力端子と、アレーの中央ソースからのデータをメモ
リに及びメモリから転送すべくθム出ずための人出方ボ
ートと、入力端子及びボートを介して受取られたデータ
を処理するための処理手段と、それぞれの入力端子を介
して受取られたデータを目iI記処理手段に1同別にア
クセスさせるためのマルチプレクサ手段と、処理された
データを送るべく前記処理手段が連結されており、他の
セルの入力端子に接続するための出力端子と、情報を受
は取りストアし、こうしてストアされた情報ζこ従って
少なくとも部分的?こセルをi!71J御する:li制
御手段と、前記処理手段によって1吏用されたデータが
どの入力端子を介してセルに到ったかを表示するための
方向表示手段とを含む。 本発明の利点は、被処理中のデータがどの1″f″f接
セルから供給されたか、或いはどのセルの処理が完了し
たかが方向表示手段によって表示され得るので、例えば
1個のアレーの3に3個のセル部分で最大値または中央
値を有するセルを識別できるという点である。例えば回
転角を畏わず数を付加することにより方向表示を補正す
るようにプロセッサを41゛1^成するなら、処理の伝
達方向は、あるセルが降接セルから受取ったデータに依
存しfjJる。 好ましくは本発明に従うセルに含韮れる別の特徴は、セ
ルがjljJ御手段により複数の異なる方法でデータを
変換できる七いう点であり、従って1個のアレー中の各
セルは制呻手段lこより複数の異なる処理動作を同1H
iに天性すべく内部11ilJ御され得る。 61■記処理手段は、前記制御手段によりストアされた
41!報を補正できるように接続され碍る。従って、セ
ルはIJ接ナセルら受取った入力に従って動作し得ると
いう利点がある。 従来のアレープロセッサセルと異なり、本発明に従うセ
ルは好ましくは他のセルからの入力及び8ビツトバイト
の中央ソースからのデータの処理が可能であり、また前
記バイトの処理力豹1」能である。従って、グレーレ(
ルのi+Ii71象を処理できるという利点が得られる
。 好ましくはデータは入力j’+1ia子を介して隣接セ
ルから、L7C出され、それぞれ各入力”1M子に対応
する入力レジスタに送られる。こうしてデータは直列に
入力レジスタへ送られる。次に、マルチプレクシングが
行われ、任意に選択された入力レジスタの内容はプロセ
ッサに加えられ得る。 更に、2進ゲートは、セルの各入力端子に連結された各
ゲート入力とプロセッサ入力に連結されたゲート出力と
を備え得る。ゲート入力を並列制御することにより、2
進データは8ビツトデータよりも速くゾロセッサに到達
し得る。多くのアレー処理手続は8ビツトデニタの単純
化を目的としており、また処理末期近くの多くのザイク
ルは2進データを使用することが多いので、このように
時間力3 Di約されることは重要である。 各セルは好ましくは別のボートを介して適当にセルlc
連結された固有のランダムアクセスメモリ(RAM)を
有するが、前記RAMはセルの残りの部分と同一の集積
回路の一部であってもよい。 本発明に従うセルアレーは、例えば各セルが同一の命令
語を受取る単一命令多重データアレー;71にいはセル
またはセル群がそれぞれの命令を受取る多重命令多重デ
ータアレー;或いは最高レイルを除く各レベルのセル群
の出力端子が次に高いレイルのセルに出力を供給し、各
レベルのセルは単−命令語法たは各々の異なる語により
制御されるピラミツ)パ式アレーであり得る。 添付図面に関連し例示として本発明の数個の具体例を以
下に記載する。 第1図に示したかなり大型のアレーの部分は9個のプロ
セッサセル1乃至9を含む。各セルはセル9について符
号N1乃至N8で示すような8個の8ビツト入カシフト
レジスタと、セル9についてNoで示すような1個の8
ビツト出力レジスタとを有する。第1図ではセル9に接
続される入力レジスタのうちセル1乃至8の各々につい
て1個ずつしか示していないが、−力出力レジスタはこ
れらのセルの各々に示している。データバスについては
、セル9をその周囲のセルl乃至8に接続するパスしか
示していないが、アレー中の他のすべてのセルは同様に
それぞれの周囲のセルに接続されており、アレーの縁部
に近接するセルについては結線を省略した。制御系は第
1図に示していないが、アレーをロードし処理結果を表
示するための他のデータバス吉同様に必要である。これ
らの伺加的結線及びパスについては後述する。 セル9内のデータバスを’:i”z 2図に示す。レジ
スタN1乃至N8は入カマl−IJクス12に接続され
、前記マトリクスは8個のゲート群へ10乃至M7と共
同して各レジスタの内容を16ビツトパス13の下位部
分13して個別に読出さぜる。 セル9は16ビツトALU Pl 16ビツトレジス
タ双方向シフタS及び4個の16ビツトレジスタから成
るブロックBRを含んでいる。8ビツトバイトで算術演
算を処理するためには16ビツトが必要である。ALU
P、レジスタS及びブロックBRは、後に例示するよ
うなプール算術前↓)−を実行すべくループを形成する
ように、ノZス13及び付加的16ビツトバス14乃至
17を介して相互に接続される。各パスは上位部分及び
下位部分に分割され、その表示は下付き文字H及びLで
示される。 ALU PはRAMポート18を介してRAM20に接
続され、好ましくは前記RAMポート及びRAMの両者
は該当するセルに固有で2にノ;イトのメモリを有する
個別の集櫃回路中に配置される。 処理すべき像に関するデータは、ストアすべき情報が直
接またはプロセッサPを介してRAM20に送られるよ
うに、データ入力及びデータ出力ポート10及び11に
接続されたデュアル入出力レジスタDへ送られる。処理
の結果は出力ボートを介してR,A Mから読出される
。8ビツト入力ボート10はアレー中の先行するセルの
出力ポートに並列接続され、出力ポート11はアレー中
の次のセルの入力ボートに並列接続される。従ってセル
の入力及び出力は、所望のセルに達するまでDレジスタ
を介してシフトされる。 各セルは、第4図に示すような結線を介してセルの動作
を制御するために使用される条件レジスタORを有する
が、同様に前記レジスタはパス21及び22及びパス1
4により形成されるデータバス内に含まれる。従ってセ
ルがレジスタCRの制御下にある時、前記セルの動作は
セル自身が行う処理に依存し得る。レジスタCRは制御
機能を有するので、独立した3状態バツフア23を配設
することにより、回路の各部分に制御動作を加えながら
必ゾな時だけレジスタCRか・らALU Pへの出力を
ゲートする。 8ビツトデータ処理の目的はデータを2進形式に単純化
させることである。この′状態が4られlこ時または初
期データが2進形式の場合、演算のスピード9を上げる
ために、2進ゲー1−BGはバス13に15.ン下位の
ビットとして2進・数字を加えるべく入力マトリクスに
接続される。 入力マトリクスをより詳tfdに示しているu’; 3
図に於いて、@従セルから入力を受取るための8個の入
力端子から成るグループ24はそれぞれレジスタN1乃
至N8に接続される(レジスタN1の概観のみを図示)
。前記レジスタの8個の内部段は31乃至38で表示さ
れ、他のレジスタは同様にグループ24内のそれぞれの
入力端子に接続されている。ゲート群MO乃至M7の各
々はシフトレジスタN1乃至N8の各々の対応する位の
段に接続され、従ってゲート群に3ビット信号を加える
ことによりレジスタN1乃至N8のいずれの内容もパス
13との間でゲートされる。 2進ゲー1−BGは入力端子24に接続され、ANDゲ
ート7に40と出力をパス13に与えるORゲート41
とを含んでいる。各ANDゲートは、瞬接セルからの2
進入力がパス13の最lJS位に導かれるように、端子
24の1個及び制省1jレジスタCRからそれぞれ1個
の入力を受取る。 第3図に示す入力マトリクス及びゲーティングは、各集
績回路のビンの数を64個まで減少させ得、またALU
またはマイクロプロセッサで一般に使用される型のパス
構造に適しているという点に於いて、本発明の特別な利
点を4p成する。 以下2’iL 4図に関連して、第2図のセルのfli
すll’ll’ :rl汀埋について記載する。一定数
の外部、r、jM子を以下に挙げるが、単一命令多重デ
ータアレーの場合これらの、)、iAl子はアレー内の
全セルに並列接続される。 一般には、中央システムコントローラ、通常の場合コン
ピュータにより供給される演算コート9の形態である制
御信号は、処理を行うために外部☆1j11子に加えら
れる。多重命令アレーの場合、各セルまたはセル群の外
部端子を個々にアドレスするための手段が備えられる。 外部端子42乃至46にそれぞれのパルスが/IIIえ
られると、レジスタBR,S、CR及びNo及びjlr
−l・l)内のレジスタがロードされる。レジスタN1
乃至N8へのデiり及び同時にレジスタN。 からのデータをシフトするためには8個のパルス、即ぢ
クロックパルスが必要であり、これ、らのパルスは端子
47に加えられる。 セルを内部制御下に置こうとする場合、一定数の動作は
;、iP子48に制御信号を加えることにより可能にな
る。前記動作により八LUに制御信号が加えられる。レ
ジスタSをロードするなら制御ノぞルスはゲート92及
び93を介して加えられ、レジスタCRのロードはゲー
ト95及び96を介して、出力レジスタNOのロート9
はゲート97を介してそれぞれイ1用m11され、ゲー
ト65または66のいずれか(インノZ−夕94を介し
て接続される)によりレジスタブロックBRを外部端子
67及び68またはレジスタCRからアドレスすること
が可能である。 セルが内部11i1J御下にある時、ゲート92,93
及び95乃至98はレジスタCRの1”:6i子49に
現れる「条件」ビットにより:11J 1Iluされ、
こうしてレジスタs、Cn及びNoがロート9され得る
。 ALU Pは5個の☆;I11子50乃全50を介し
て制御され、前記端子は同様にレジスタSを!ti制御
すべくデコーダ55を介して接続されている。デコーダ
55の他の2個の出力はフリップフロップ56の状態を
設定するために使用される。前記フリップフロップは、
一方の状態では外部端子59乃至61を使用してゲート
MO乃至M7(i:$3図参照)を制御しマルチプレク
サ方向レジスタ(M D R)62をロードずべくゲー
ト57を作動させ、他方の状態ではゲート100を作動
させゲートMO乃至M7及びレジスタ62の佃」笹1信
−号をレジスタCRに送る。 端子50乃至54に加えられる予想できる32個の5ビ
ット2進信号のうち、16個は異なるブ−ル演−(′1
を表わし、8イト旧4、ALUの出力を負、(オーバー
7o−ジ 桁上げ、ゼロまたは桁あぶれのいずれに設定するかとい
う点で異なる4個の加算と4個の減算とを表わす。残り
の8個の5ビット2進信号のうち、4飼6まSレジスタ
モート9を論理循塚、算術シフト、論に!ljシフトま
たは並列大刀のいずれかに設定し、2個は方向レジスタ
62を制御し、1個は方向レジスタをALUへ出力さぜ
る。 演−;Tによっては選択された入力レジスタN1乃至N
8をクリアする必要があり、この動作は方向レジスタ6
2のflilJ fi’、il下で外部端子64からの
命令の下にデコーダ63によって行イっれる。 プロセッサPへの入力データは、レジスタS以外に4個
のソース、即ちレジスタBR13状態バツフア23、ゲ
ーhMO乃至M7または2進ゲー1−BGから供給され
?L前記ソースは外部入力端子71及び72を有するデ
コーダ7oの制御下に選択される。 レジスタS、 D、 CR及びNoへの入力データは、
41固のソース、即ちRAM20、レジスタD1ALU
のデータ出ブハ及び端子50乃至54で信号により制御
される処理の結果に関する付加情報を供給するビットの
うちから選択され、前記ビットとはレジスタSの桁上げ
及び「丸め」ビット、条件ビット及びゼロビットのこと
であり、これらの41同のビットはチャネル15′ を
介してバス15Lに到る。従来通りの方法で中火システ
ムコントローラによりアクセスされるRAM20とは異
なり、前記ソースは外部入力端子74及び75を有する
デコーダ73により制御される。 プロセッサの桁上げ入力は、外部入力端子87乃至88
を有するデコーダ86を使用して0.1、丸めビットま
たは桁上げビットから選択され、前記ビットは各演算に
応じて選択されライン104゜105(供給電圧SVに
接続されている)、83及び84を介して供給される。 レジスタSのシフト方向は外部I端子90を介して選択
され、タイミングは外部端子101からii+lJ &
11される。レジスタDへの入力は外部端子91を介し
てバス19またはバス15Lから選択される。 内部;:j1]御用条件レジスタCRは611表に示す
ようなビット割当てをイ1する。 10、、 S−レジスタビット011
ALUビット2(R)12
ALU桁上げ出力13 N
/A 14 N/A 15 *=i’lニイ]ロ
ート9端子49に現われるビット15「条件付ロード」
は、それぞれライン76乃至79を介してプロセッサか
ら供給される桁上げ、負(即ち負の結果の表示)、ゼロ
(即ちゼロの結果の表示)及び桁あぶれから選択される
。選択は上記に述べたように、プロセッサ動作用外部端
子50乃至゛54に加えられデコーダ102に送られる
信号を介して行われる。レジスタCRは同様に、プロセ
ッサから直接に桁上げビットと丸めビットとを及びSレ
ジスタから0ビツトを、それぞれ結線76.81及び8
2を介して受取る。CRレジスタの出力側では桁上げ、
丸め及び加算ビットがそれぞれライン83゜84及び8
5を介してプロセッサに送られる。Sレジスタビット0
はライン85を通るADビットを用いて、ALUが(レ
ジスタBR及びSから供給された)2個の入力を加算す
るか或いは加算ぜずに1個の入力を通過させるかを決定
する。 レジスタCRが及ぼす影響を以下に示す。最も一般的な
場合、セルの動作は以下の通りである。 (]) セル動作の1サイクルの結果は条件コードレ
ジスタCR中にストアされる。 (2) ストアされた条件は第2、番目のサイグル中
にセル動作を決定する。 第1表及び第4図に示すように、レジスタの出力は以下
に示す領域のセル動作に影響を与え得る。 (1)S1C及びNQ レジスタのローディング(ビッ
ト15) (2) マルチゾレクサ方向(ビットo−2)(3)
2進ゲート方向(ビット0−7)(4) BRレジス
クアト9レス(ピッ:・8及び9)(5)ALU桁上げ
入力(ビット11及び12)(6)ALU機能(ビット
10)。 ビット15への入力は、Ω:術演シT中にデコーダ10
2とALUの演算コードとを介してALUの出力である
桁上げ、ゼロ、桁あふれ及び符号から選択される。 既に述べたようにレジスタCRはセルのデータノぞスに
配置される(第2図参照)ので、前記レジスタの内容は
多くの演算モート°を形成ずべ(ALU及びシックによ
り処理される。 更にセルp’+J)作に対する前記レジスタの影響に関
連して、外部マイクロコート9(第2表参照)は端子4
8に加えられる1ビヅト12を含んでおり、前記ビット
によりレジスタの出力が使用或いは無視されその結果条
件付式いは無条件のセル動作が決定される。 第2表 22 条件付クリア入力レジスタ 64p
[G2.3及び4図の回路は2進また番は多イ1茂デー
クを処理できる。2進データの付)ノo lcj l+
’各に(ま後述するような動作が可能であるが一般番こ
(まどちらのタイプのデータも同様に処理さJ’Lる。 従つ−〔、以下に挙げるいくつかの好ましし)回路−t
fHj) 4’1.のflliよ多値データに関して述
べており、明賃己したノ易合を除いて2進数演算は複数
ビ゛ノド演算番こおける1ビツトの例と見做される。 セルのデータは一般にレジスタDを介してセルへまたは
セルからロードされる。データカ3−セル1こ入力され
ると前記データは最も一舟丈自勺(こ番ま)Zス15シ
を介してレジスタDからRAM20へロードされるが、
レジスタS、CRまたはNOへ転送してもよい。RAM
またはプロセンザ出力のいずれかは、レジ、スタDにシ
フトされ出力されるデータのソースであり得る。入力及
び出力のいずれも(RAMからを除いて)デコーダ73
の制御下にロート“される。 「点別演算」のら合、結果はセル好ましくはRA M内
に既に存在する2個の入力の関数である。 結果が8ビツトより小さいとわかっている時、このタイ
プの単純な演算は2数の加算である。この2、 RA餡
、母菌トBOに転送 3、 ALU=BO+S 4、ALUをRAMに出力 fl’! 1番目のステップに於いてr’I’s 1番
目のオペラン白まRAM20からレジスタSにロードさ
れ、21↓2蕃目のステップでレジスタSの内容はブロ
ックBR中のアドレスOのレジスタにシフトされ、この
間2■2番目のオにランドがRAM2oがらレジスタS
1こローl−9される。第3番目のステ゛ンプでプロセ
ッサPは加算を実行し、第4番月のステップで前記プロ
セッサの出力はRA M 2 ’0にロー1・9される
。 (以下余白) 別の3゛1.術前J′?のし1](来4’?−)を以下
に要約する。 】、I尤AMをSに転送 2、RAMをS、Sを110に転送 3、 ALU=BO+S 4、ALUをRA Mに出力 5、 IえAMをSに転送 6、 8をBOlRAMをsac転送 7、 ビットsoをCjOに転送 8、 8をB2に転送 9、ALUミB0 10、ALUをSに出力 11、 ALU=Bi+SまたはB112、ALUを
Sに出力 13、SをB1に転送 14、’ALU−82 15、ALUをSに出力 16.8を下位にシフト 17、 ビットSOをCIOに、SをB2に転送18
、 ALU−BO 19、ALUをSに出力 20.8を上位にソフト 21、 SをBOに転送 22、ALU−Bl+8まりi:B1 23、ALUをSに出力 00 101、ALU=s 102、ALUをRAMに出力 103.8を8ビツト下位にシフト 104、ALU口5 105、ALUをRAMに出力 この演算では各々8ビツトの指mlBと8ビツトの仮数
とを有する2個の浮動小数点数が来
【?される。最初の
4ステツプで仮数が付加され、以下の□ステップでは一
方の指数部がSレジスタ中に保持され、他方の指数部は
グループBRのレジスクno中に保持される。乗算の各
段1)7に於いて、(レジスタB2中に保持された)〕
+Σ数の異なるビットは、レジスタS中で下位にシフト
させることによりレジスタCRのピッl−10へ転送さ
れる(ステップ14乃至17)。次にビット10は、ノ
聞が累4゛)−されるアルレスB】で所定の数に桁上げ
(ステップ18乃至21)された後、(レジスタS中に
保持さ石ている)被乗数が加算されるかどうかを決定す
る(ステップ13.22及び23)。 ステップ5乃至13ではこのプロセスの第1段階を実行
すべくレジスタBO,Bl及びB2をロードし、ステッ
プ101及び102で稙の下位バイトをRA M 20
に送り、ステップ103乃至105で積の上位バイトを
RAM20に送る。 上記に挙げた2し1はいずれも↓う、術前算であるが、
2個の敦数の如何なるプール演算も同様にALUにより
可能である。既述したように、端末50乃至54に加え
られる信号は実施される演J″1.のタイプを決定する
。 「1付接ii’f 37− Jまたは「伝達演算」は当
然セルアレー中の重友な演算であり、これらのii’t
J’/かも生じる結果は、セルが保持する植及び該セ
ルの1号“「抜セルが保持する値の関数である。2i、
1 ;IF目のステップでは一般にRA M 20か
らのデータを出力レジスタNo及び揚台によってd、同
日SにレジスタSへ転フムする。このステップはアレー
内の全セルで同時に’ANDさ、l’1.、次に、各出
力レジスタNOの内容がIbjt 41する8個のセル
の各々でレジスタN1 乃至N8のうちの11固に現わ
れるように、データζま各セルから隣接セルへと直列に
転送される。レジスタN1 乃至N8が西−ドされると
、デコーダ70の制御下にあるゲートMO乃至M7及び
ゲート57またはゲーhiooはNレジスタからAL[
Jに順次信号を送る。ALUは入力が加えらイア、る1
Uに府[しい結果を剖算し、この結果はレジスタSにス
1−アされる。このプロセスの2例を以下にC己う。 以下に示すステップを実行することにより平均11iが
計や、される。 1、 RAMをNoに転送 2、NQをN1(iii−1乃至8)に転送3、 A
L U = N i 4、ALUをSに出力 5、ALU=Ni+S 6、ALUをSに出力 フ。 I 5及び6のステップを6回繰返す。 18゜ 19、ALUビット2をC1lに転送 20、8を3ビツト下位にシフト 21、 ALU=S十0II 22、ALUをRA Aiに出力。 最初の2ステツプでレジスタN1乃至N8を口、 −ド
し、iJ!3番目のステップでレジスタN1に対応する
「第1番目の方向」が選択され、N1 の値&j: A
L Uを介してレジスタSにシフトされる(ステップ
3及び4)。ステップ5ではALUは仄の入力レジスタ
の内容をレジスタSの内容に加封し、その結果をレジス
タSに転送する。ステップ7乃至18では前のステップ
5及び6を6回結′3返し行うことにより、8個の入力
レジスタN1 乃至N1Bの内容の合計をレジスタSに
累ヨ)、させる。ステップ19でALUビット2はレジ
スタ位1i;jllを161J御すべく転送され、ステ
ップ20でレジスタSの内容は3ビツト下位にシフトさ
れ、こうして平均をイ(Iるべく8で除される。ステッ
プ21に於いて、Sレジスタの内容はSレジスタに保持
された平均を丸めるべ(’CRレジスタ位置]1のビッ
トに加算され、このjlijI作に“続いてALUO内
答はステップ22でRAM20に送られる。 3×3個の+iq#接集団に於ける最大値を計算するた
めには以下のような手続がとられる1、1、 RA
MをS及びN0utに転送2、 Noutを Nin
に転送 3、 ALU=S−Njn 4、」゛↓ビットをC15に転送 5、 ALU=Njn 6、 8及びM D Rを条件句きてロード7゜ z 3〜6を7回繰返す 4 35、 ALU=S 36、ALUをRAMに出力。 第一番目のステップに於いて、セル−9自体に別当な値
がIIAM20からレジスタSに11添送され、更にス
テップ1及び2でセルの入力レジスタがロードされる。 ステップ3に於いてALU PはSレジスタの内容か
らレジスタN1 の内容を減じた値を計算し、N1 の
内容がレジスタSの内容よりも大であって負の結果が生
じたなら、ALUに生じる負のビットl)鳴lJ御レジ
スタCRのビット15に転送される。ステップ5に於い
てA’LUはNルジスタの内容をロードされ、従ってス
テップ6では制御レジスタがビット15に設定されるな
らALUの内容がレジスタSにロードされる。史に制御
レジスタCRにより保持さイアる市流入カレジスタアド
レスは方向レジスタ(M D R) G 2に条件付き
でローFされる。ステップ3乃至6を7回繰返すことに
より隣接集団の最大値がレジスタSlこ保持さI71、
前記最大値はステップ35及び36でALUを介して前
記レジスタからRAMへ転送される。同様に最大値の入
カレジスクア12レスは方向レジスタ62で利用できる
。 セル9は更に、数値以外の方向1h引ジを表わずデータ
を処理できるというM要な特性を有する。 方向情報処理の一例として、条件ツー1:ルジスタCR
はゲー1− M O乃至M7または2進ゲーI・を制御
することが可能であり、プロセッサループ中に前記CR
レジスタを配置するので、方向選択用1b制御情報はデ
ータとして処理され得る。[i+えはある特定の方向、
例えば第1図のプロセッサ3の方向に)1遠大値が見出
されるような場合、マルチプレクサリ“方向レジスタ6
2ラル1持し”Cいる方向に4を付加することにより逆
の方向のプロセッサ7が選択され:Nj、この桔采はゲ
ートMO乃至M7を制イ11+1ずべくレジスタcRに
送られる。第2図に示すようにマルチプレクサ方向レジ
スタ62の内容は演算コード(yl、“6末48丈たは
49からの信号を含む)を使用するALU及び1lil
l ll1ll糸93を通るデータ7gスで利用するこ
とができる。=iJ記例の場合レジスタN7の内容はラ
インがアレーを辿ってプロセッサ3及び7を結ぶ方向に
延びているかどうか決定するよう考慮して角板され得る
。レジスタN7がレジスタNuこ近い値を保持するなら
方向31′iRAM20及びポー1− Dを通って出方
され得、次のザイクルでl”!cWする3×3個のアレ
−61≦分ζζ送られる。 寸だj象の境界の処理の場合、セル3が最大値に一致す
るならセル2及び4は、該セル2及び4を試験すべくマ
ルチプレクサ方向レジスタの補止内容を使用することに
より試験さイ1、イ4)る。セル2. 。 3及び4か比較的大きい値に一致するなら、セル9に対
応する値は補正され得る。 上記の例は、セルの動作がどのようにセル自体の動作に
基づいて行わイ9得るかという点を示している。 マルチプレクサ方向レジスタ621−J、同、様に3×
31151のト1「接壬1ミ団の中央値を計重−する機
能を治する。 この値を得るためには、上述の最大1111♂j31−
をl&’B接セルについて5回繰返す。最初の3回でQ
」方向レジスタ62、デコーダ63及び端末64に加え
られたクリア信号を使用して最大値を含む入力レジスタ
がクリアされる。第5a図に示すような初AIJ値に設
定さイアた9個のセルを想定するなら、位ii”+は福
5b図に示される。第4番目のザイクルでけ肪しい最大
値がセル自身の1魔と比11欠される。セルの値が新し
い最大値よりも大であるなら最大値は求められる中央値
であり、この状態はIs S b図に示さイする。最初
の4ザイクルからイ(Iられた新しい、I、a犬値とセ
ルの値とが等しいならこの値が中火値であり、この状態
i1 第5 C図の初期値で示され、最初の3ザイクル
後の位ii(は第5−図に示されんセルの値が4サイク
ル後に見出さイする新しい最大値よりも小であるなら残
りの筺「後セルに対して第5回1」の最大値演暮がゾと
施される。最大値が中央値でありセルの値が最大値以下
の場合(第5h図乃至8+L5j図)、または最大値が
中央値であってセルの値が最大値よりも犬である場合(
第5 e図乃至fx5g図)、見出された最大値を更に
比較することにより中央値が得られる。 2進データ処」」I!にはふたつの特有な回路動作例が
ある。 まず2進データをストアするために、バイトで’+40
成された外tit! it A M 20に1バイト当
たり1ピツトのみの2進データをストアするのはむだで
ある。従って特殊なマイクロコードシーケンスのソフト
及びマスクを使J41するなら、I’(’:J密度の2
進メモリを使用できる。 第2番目に多数の2進圓接集団演檜:は、;(、蔵銅、
・団入力の複合プール7’A I”l−を同時に層くこ
とにより容易になる。こ、11は2進ゲートBGにより
達せらイ1、ゲートM O乃至M7のンーケンシングは
回組され時間が節約される。 既に非常に多くの方法か知ら、ilでおり、また恐らく
本発明に従うセルを別の様様′4’(’¥成て使用する
ことにより新しい演j9−モードが見出されると予想さ
れるので、回路に関する情報は上記記載で十分とはいえ
ない。しかし乍ら如何にしてセルが多くの有益な仕方で
作動し得るか、また如何にしてセルはアレー中の他のセ
ルとi3′:I ilし゛C作υ1υしイ0るかという
点は上記の記1敗からす」らがであろう。 本発明は第1図乃至第4図に関連する上記の具体的な記
載以外の多くの方法で実施することがuJ能であり、例
えば各セル毎に1個のRAM回路を使用する場合各セル
を111/11または2個の集積回路によってイ1′り
成する必要はない。佼能分割を考えるなら、例えはセル
回路はALU P とレジスタS。 CR及び13Rとを含むプロセス回路に分けられ、2個
のマルチプレクサ回路は各々全断接入力の4ピツトを処
理する。また別の例としてビットスライス分割を考える
と、限られた数のビットに通合する全回路が1個のユニ
ットに納められ、一定数の前記ユニットは最終セル回路
を含んでいる。 別の47+′を成に於いて各セルは、外Ill Jfl
続の殆んどに信号を加えることによりfli制御機能を
果たすマイクロコードを含むリードオンリーメモリを含
みイυる。 当然のことながら、各セルに固有でありこれを制御する
ための条件レジスタが具備されるなら、内部レジスタ及
びパスに他の構成を使用してもよい。特にマイクロプロ
セッサが使用され得る。 1イ固のセルの出力レジスタから81固のト・r後セル
への各結π1111は、データを並列に転送させ得るよ
うな8個の結線に代替され得る。1個のセルが44続さ
れる1個のアレー中の他のセルの数は8個より多くても
また少なくてもよく、配設される入ツバ1.11末の数
は特定のアレー構成に応じて設泥され得る。 本発明に従うセルは、画素またをま同;’、′1−1肋
の比較的大型のアレーを走査するために使F(1される
比較的小型のアレーとして接続されイ4+ 、前記セル
アレーは大きいアレーの部分を順次処理する。
4ステツプで仮数が付加され、以下の□ステップでは一
方の指数部がSレジスタ中に保持され、他方の指数部は
グループBRのレジスクno中に保持される。乗算の各
段1)7に於いて、(レジスタB2中に保持された)〕
+Σ数の異なるビットは、レジスタS中で下位にシフト
させることによりレジスタCRのピッl−10へ転送さ
れる(ステップ14乃至17)。次にビット10は、ノ
聞が累4゛)−されるアルレスB】で所定の数に桁上げ
(ステップ18乃至21)された後、(レジスタS中に
保持さ石ている)被乗数が加算されるかどうかを決定す
る(ステップ13.22及び23)。 ステップ5乃至13ではこのプロセスの第1段階を実行
すべくレジスタBO,Bl及びB2をロードし、ステッ
プ101及び102で稙の下位バイトをRA M 20
に送り、ステップ103乃至105で積の上位バイトを
RAM20に送る。 上記に挙げた2し1はいずれも↓う、術前算であるが、
2個の敦数の如何なるプール演算も同様にALUにより
可能である。既述したように、端末50乃至54に加え
られる信号は実施される演J″1.のタイプを決定する
。 「1付接ii’f 37− Jまたは「伝達演算」は当
然セルアレー中の重友な演算であり、これらのii’t
J’/かも生じる結果は、セルが保持する植及び該セ
ルの1号“「抜セルが保持する値の関数である。2i、
1 ;IF目のステップでは一般にRA M 20か
らのデータを出力レジスタNo及び揚台によってd、同
日SにレジスタSへ転フムする。このステップはアレー
内の全セルで同時に’ANDさ、l’1.、次に、各出
力レジスタNOの内容がIbjt 41する8個のセル
の各々でレジスタN1 乃至N8のうちの11固に現わ
れるように、データζま各セルから隣接セルへと直列に
転送される。レジスタN1 乃至N8が西−ドされると
、デコーダ70の制御下にあるゲートMO乃至M7及び
ゲート57またはゲーhiooはNレジスタからAL[
Jに順次信号を送る。ALUは入力が加えらイア、る1
Uに府[しい結果を剖算し、この結果はレジスタSにス
1−アされる。このプロセスの2例を以下にC己う。 以下に示すステップを実行することにより平均11iが
計や、される。 1、 RAMをNoに転送 2、NQをN1(iii−1乃至8)に転送3、 A
L U = N i 4、ALUをSに出力 5、ALU=Ni+S 6、ALUをSに出力 フ。 I 5及び6のステップを6回繰返す。 18゜ 19、ALUビット2をC1lに転送 20、8を3ビツト下位にシフト 21、 ALU=S十0II 22、ALUをRA Aiに出力。 最初の2ステツプでレジスタN1乃至N8を口、 −ド
し、iJ!3番目のステップでレジスタN1に対応する
「第1番目の方向」が選択され、N1 の値&j: A
L Uを介してレジスタSにシフトされる(ステップ
3及び4)。ステップ5ではALUは仄の入力レジスタ
の内容をレジスタSの内容に加封し、その結果をレジス
タSに転送する。ステップ7乃至18では前のステップ
5及び6を6回結′3返し行うことにより、8個の入力
レジスタN1 乃至N1Bの内容の合計をレジスタSに
累ヨ)、させる。ステップ19でALUビット2はレジ
スタ位1i;jllを161J御すべく転送され、ステ
ップ20でレジスタSの内容は3ビツト下位にシフトさ
れ、こうして平均をイ(Iるべく8で除される。ステッ
プ21に於いて、Sレジスタの内容はSレジスタに保持
された平均を丸めるべ(’CRレジスタ位置]1のビッ
トに加算され、このjlijI作に“続いてALUO内
答はステップ22でRAM20に送られる。 3×3個の+iq#接集団に於ける最大値を計算するた
めには以下のような手続がとられる1、1、 RA
MをS及びN0utに転送2、 Noutを Nin
に転送 3、 ALU=S−Njn 4、」゛↓ビットをC15に転送 5、 ALU=Njn 6、 8及びM D Rを条件句きてロード7゜ z 3〜6を7回繰返す 4 35、 ALU=S 36、ALUをRAMに出力。 第一番目のステップに於いて、セル−9自体に別当な値
がIIAM20からレジスタSに11添送され、更にス
テップ1及び2でセルの入力レジスタがロードされる。 ステップ3に於いてALU PはSレジスタの内容か
らレジスタN1 の内容を減じた値を計算し、N1 の
内容がレジスタSの内容よりも大であって負の結果が生
じたなら、ALUに生じる負のビットl)鳴lJ御レジ
スタCRのビット15に転送される。ステップ5に於い
てA’LUはNルジスタの内容をロードされ、従ってス
テップ6では制御レジスタがビット15に設定されるな
らALUの内容がレジスタSにロードされる。史に制御
レジスタCRにより保持さイアる市流入カレジスタアド
レスは方向レジスタ(M D R) G 2に条件付き
でローFされる。ステップ3乃至6を7回繰返すことに
より隣接集団の最大値がレジスタSlこ保持さI71、
前記最大値はステップ35及び36でALUを介して前
記レジスタからRAMへ転送される。同様に最大値の入
カレジスクア12レスは方向レジスタ62で利用できる
。 セル9は更に、数値以外の方向1h引ジを表わずデータ
を処理できるというM要な特性を有する。 方向情報処理の一例として、条件ツー1:ルジスタCR
はゲー1− M O乃至M7または2進ゲーI・を制御
することが可能であり、プロセッサループ中に前記CR
レジスタを配置するので、方向選択用1b制御情報はデ
ータとして処理され得る。[i+えはある特定の方向、
例えば第1図のプロセッサ3の方向に)1遠大値が見出
されるような場合、マルチプレクサリ“方向レジスタ6
2ラル1持し”Cいる方向に4を付加することにより逆
の方向のプロセッサ7が選択され:Nj、この桔采はゲ
ートMO乃至M7を制イ11+1ずべくレジスタcRに
送られる。第2図に示すようにマルチプレクサ方向レジ
スタ62の内容は演算コード(yl、“6末48丈たは
49からの信号を含む)を使用するALU及び1lil
l ll1ll糸93を通るデータ7gスで利用するこ
とができる。=iJ記例の場合レジスタN7の内容はラ
インがアレーを辿ってプロセッサ3及び7を結ぶ方向に
延びているかどうか決定するよう考慮して角板され得る
。レジスタN7がレジスタNuこ近い値を保持するなら
方向31′iRAM20及びポー1− Dを通って出方
され得、次のザイクルでl”!cWする3×3個のアレ
−61≦分ζζ送られる。 寸だj象の境界の処理の場合、セル3が最大値に一致す
るならセル2及び4は、該セル2及び4を試験すべくマ
ルチプレクサ方向レジスタの補止内容を使用することに
より試験さイ1、イ4)る。セル2. 。 3及び4か比較的大きい値に一致するなら、セル9に対
応する値は補正され得る。 上記の例は、セルの動作がどのようにセル自体の動作に
基づいて行わイ9得るかという点を示している。 マルチプレクサ方向レジスタ621−J、同、様に3×
31151のト1「接壬1ミ団の中央値を計重−する機
能を治する。 この値を得るためには、上述の最大1111♂j31−
をl&’B接セルについて5回繰返す。最初の3回でQ
」方向レジスタ62、デコーダ63及び端末64に加え
られたクリア信号を使用して最大値を含む入力レジスタ
がクリアされる。第5a図に示すような初AIJ値に設
定さイアた9個のセルを想定するなら、位ii”+は福
5b図に示される。第4番目のザイクルでけ肪しい最大
値がセル自身の1魔と比11欠される。セルの値が新し
い最大値よりも大であるなら最大値は求められる中央値
であり、この状態はIs S b図に示さイする。最初
の4ザイクルからイ(Iられた新しい、I、a犬値とセ
ルの値とが等しいならこの値が中火値であり、この状態
i1 第5 C図の初期値で示され、最初の3ザイクル
後の位ii(は第5−図に示されんセルの値が4サイク
ル後に見出さイする新しい最大値よりも小であるなら残
りの筺「後セルに対して第5回1」の最大値演暮がゾと
施される。最大値が中央値でありセルの値が最大値以下
の場合(第5h図乃至8+L5j図)、または最大値が
中央値であってセルの値が最大値よりも犬である場合(
第5 e図乃至fx5g図)、見出された最大値を更に
比較することにより中央値が得られる。 2進データ処」」I!にはふたつの特有な回路動作例が
ある。 まず2進データをストアするために、バイトで’+40
成された外tit! it A M 20に1バイト当
たり1ピツトのみの2進データをストアするのはむだで
ある。従って特殊なマイクロコードシーケンスのソフト
及びマスクを使J41するなら、I’(’:J密度の2
進メモリを使用できる。 第2番目に多数の2進圓接集団演檜:は、;(、蔵銅、
・団入力の複合プール7’A I”l−を同時に層くこ
とにより容易になる。こ、11は2進ゲートBGにより
達せらイ1、ゲートM O乃至M7のンーケンシングは
回組され時間が節約される。 既に非常に多くの方法か知ら、ilでおり、また恐らく
本発明に従うセルを別の様様′4’(’¥成て使用する
ことにより新しい演j9−モードが見出されると予想さ
れるので、回路に関する情報は上記記載で十分とはいえ
ない。しかし乍ら如何にしてセルが多くの有益な仕方で
作動し得るか、また如何にしてセルはアレー中の他のセ
ルとi3′:I ilし゛C作υ1υしイ0るかという
点は上記の記1敗からす」らがであろう。 本発明は第1図乃至第4図に関連する上記の具体的な記
載以外の多くの方法で実施することがuJ能であり、例
えば各セル毎に1個のRAM回路を使用する場合各セル
を111/11または2個の集積回路によってイ1′り
成する必要はない。佼能分割を考えるなら、例えはセル
回路はALU P とレジスタS。 CR及び13Rとを含むプロセス回路に分けられ、2個
のマルチプレクサ回路は各々全断接入力の4ピツトを処
理する。また別の例としてビットスライス分割を考える
と、限られた数のビットに通合する全回路が1個のユニ
ットに納められ、一定数の前記ユニットは最終セル回路
を含んでいる。 別の47+′を成に於いて各セルは、外Ill Jfl
続の殆んどに信号を加えることによりfli制御機能を
果たすマイクロコードを含むリードオンリーメモリを含
みイυる。 当然のことながら、各セルに固有でありこれを制御する
ための条件レジスタが具備されるなら、内部レジスタ及
びパスに他の構成を使用してもよい。特にマイクロプロ
セッサが使用され得る。 1イ固のセルの出力レジスタから81固のト・r後セル
への各結π1111は、データを並列に転送させ得るよ
うな8個の結線に代替され得る。1個のセルが44続さ
れる1個のアレー中の他のセルの数は8個より多くても
また少なくてもよく、配設される入ツバ1.11末の数
は特定のアレー構成に応じて設泥され得る。 本発明に従うセルは、画素またをま同;’、′1−1肋
の比較的大型のアレーを走査するために使F(1される
比較的小型のアレーとして接続されイ4+ 、前記セル
アレーは大きいアレーの部分を順次処理する。
錫1図はそれぞれ本発明に従うセルから成るアレーの一
部の、中央セルとのデータバスを示すブロック図、第2
図は本発明に従うセルの集積回路のデータノ(スを示す
ブロック1図、ii、3図は第2図の入力マトリックス
をより詳細に示すブロック図、第4図は第2図のセル(
1)1同モ(11糸を示すブロック図、第5図は第1図
のアレーt11)分のセルにより保持さイする値の中央
値(メジアン)を求めるための諸般1r:¥を示ず説す
」図であり、第5図81第5図す、第5図01及びB+
4 s ml dは1 ) 7” 78 tD場合、(
IIL 5図e%第51ZJf、及び第51≦l g
11メジアン7の場合、並ひに第51sz+ 〜805
図i及び第5図Jはメジアン6の」場合である0 1〜9・・・・・・セル、N1〜N8・・・・・・入カ
レジスク、 No・・・・・・出力レジスタ、 P
・・・・・・ALU、M O−〜17・・・・・・ゲー
ト群、 BG・・・・・・2進ゲート、 S・・・
・・・双方向シック、 13R・・・・・・レジスタ
ブロック、 CR・・・・・・灸件レジスタ、 D
・・・・・・デュアル入/出力レジスタ、 10・・
・・・・入力、l?−1・、 11・・・・・・出力
ボート、 12・・・肉入カマトリクス、 13〜
17,21.22・・・・・・パス、 20・・・・・
・RAM、 23・・・・・・3状態バツフア、
24・・・・・・入力端子群、 31〜38・・・・・
・1旧il1段、 40・・・・・・ANDゲート、
41・・・・・・ORゲート、 56・・・・・・フ
リップフロップ、62・・・・・・マルチブレクザ方向
しジスク、55゜63.70,73,86,102・・
・・・・デコー外代?Jiへ弁瑞士今 4寸 元
部の、中央セルとのデータバスを示すブロック図、第2
図は本発明に従うセルの集積回路のデータノ(スを示す
ブロック1図、ii、3図は第2図の入力マトリックス
をより詳細に示すブロック図、第4図は第2図のセル(
1)1同モ(11糸を示すブロック図、第5図は第1図
のアレーt11)分のセルにより保持さイする値の中央
値(メジアン)を求めるための諸般1r:¥を示ず説す
」図であり、第5図81第5図す、第5図01及びB+
4 s ml dは1 ) 7” 78 tD場合、(
IIL 5図e%第51ZJf、及び第51≦l g
11メジアン7の場合、並ひに第51sz+ 〜805
図i及び第5図Jはメジアン6の」場合である0 1〜9・・・・・・セル、N1〜N8・・・・・・入カ
レジスク、 No・・・・・・出力レジスタ、 P
・・・・・・ALU、M O−〜17・・・・・・ゲー
ト群、 BG・・・・・・2進ゲート、 S・・・
・・・双方向シック、 13R・・・・・・レジスタ
ブロック、 CR・・・・・・灸件レジスタ、 D
・・・・・・デュアル入/出力レジスタ、 10・・
・・・・入力、l?−1・、 11・・・・・・出力
ボート、 12・・・肉入カマトリクス、 13〜
17,21.22・・・・・・パス、 20・・・・・
・RAM、 23・・・・・・3状態バツフア、
24・・・・・・入力端子群、 31〜38・・・・・
・1旧il1段、 40・・・・・・ANDゲート、
41・・・・・・ORゲート、 56・・・・・・フ
リップフロップ、62・・・・・・マルチブレクザ方向
しジスク、55゜63.70,73,86,102・・
・・・・デコー外代?Jiへ弁瑞士今 4寸 元
Claims (1)
- 【特許請求の範囲】 (1) セルアレーとして1吏用されるプロセッサセ
ルであり、前記プロセッサセルは、各々セルアレー中の
それぞれのセルからデータを受取るための少なくとも8
個の入力端子と、アレーの中央ソースからのデータをメ
モリに及びメモリカ)ら転送すべく読出すための入出力
ボートと、入力端子とポートとを介して受取られたデー
タを処理するだめの処理手段と、前記処J11!手段t
こそれぞれの入力端子を介して受取られたデータに個別
にアクセスするだめのマルチプレクサ手段と、処理され
たデータを送るべく前記処理手段が連結されており、他
のセルの入力端子に接続するだめの出力瑞子と、セルを
i!ilJ御するための1lilJ ’[11手段とを
含んでj6す、前記制御手段は情報を受取リストアし、
こうしてストアされたfr’i報に従って少なくとも部
分的に前記セルを制御するように構成されており、前記
プロセッサセルは、前記処理手段により使用されたデー
タがどの入力端子を介してセルに到ったかを表示する方
向表示手段を備える、プロセッサセル。 (2)前記方向表示手段は、セルが条件付きで発生した
制御信号を受取った時のみ、前記データが前記セルに到
る間に通った入力端子の識別を特徴とする特許請求の範
囲U↓1項に記載のプロセッサセル。 (3)前記方向表示手段は前記処理手段のデータ入力に
接続され、前記制御手段は前記処理手段のデータ出力に
接続され、従って前記方向表示手段の内容は補正されて
前記1131J Mil1手段に供!@され得る、特許
請求の範囲Cf’r 1項珪たはM% 2 y4にn己
載のプロセッサセル。 (4)前記制御手段は、複数の異なる方法でセルにデー
タを変換させることが可能である、特許d1゛1求の範
囲第1項乃至第3項のいずれかに記載のプロセッサセル
。 (5) r’+iJ記処理手膜処理手段?ij’J御
手段によりストアされた1u報を補正できるように接続
されている、特許請求の範囲第1項乃至第4項のいずれ
かに記載のプロセッサセル。 (13) +7iJ記処理手段と入出力ボートとは、
8ビツトの数を表わす信号を処理することが可能である
、特許請求の範囲 ずれかに記載のプロセッサセル。 (7)8個の入力端子を介して受取られたデータをスト
アするための記憶手段を含む、特許請求の範囲第1項乃
至第6項のいずれかに記載のプロセッサセル。 (8)前記記憶手段は、Pji数個の入力レジスタと、
前記入力レジスタのいずれか1個を選択してその内容を
前記処理手段に送るためのマノレチプレクサ手段とを含
んでおり、前記各入力レジスタは各人力lシ11.1子
1こ対応するように前記名入力端子に接続されており、
各入力レジスタは、前記各入力レジスクカ月耕続ゐれて
(/1る入力端子を介して直列にロー}” L/ Oi
l記マノレチプレクザ手段へ並列に出力すべく接続され
てむ4る、特許請求の範囲第7項に記載のプロセッサセ
ル。 (9)別の割部Iイi号を受1+yつだ場合、前記方向
表示手段により表示された入力!’:f5子に対応する
前記1個の入力レジスタをクリアするための手段を含む
、特許請求の範囲第8項に記?i市のプロセッサセル。 00)前記処理手段は、算術.倫理回路と双方向シフタ
手段と記憶レジスタブロックとを含んでおり、前記双方
向シフタ手段と記憶レジスタプロツクとは前記算術論理
回路からロート9し前記回路に同時に信号を加えるべく
接続されている、特許請求の範囲第1項乃至第9項のい
ずれかCこ記載のプロセッサセル。 (【1)前記入出力ボートにより受取られ伝送されたデ
ータと、前記処理手段により使用され生成されたデータ
とを動作中にストアするランダムアクセスメモリを接続
するための端子を含む、特許請求の範囲第1項乃至@1
0項のいずれかに記載のプロセッサセル。 112l それぞれ特許請求の範囲第1項乃至第11
項のいずれかに記載のセルによって形成されるプロセッ
サセルアレーであり、アレー中の各セルの出力端子は前
記アレー中の少なくとも1個の他のセルの入力端子の1
個に接続される、プロセッサセルアレー。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US43998282A | 1982-11-08 | 1982-11-08 | |
US439982 | 1982-11-08 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5999568A true JPS5999568A (ja) | 1984-06-08 |
Family
ID=23746938
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20890483A Pending JPS5999568A (ja) | 1982-11-08 | 1983-11-07 | プロセツサセル及び該プロセツサセルから形成されるアレ− |
Country Status (3)
Country | Link |
---|---|
JP (1) | JPS5999568A (ja) |
DE (1) | DE3340078A1 (ja) |
GB (1) | GB2129589B (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB8517376D0 (en) * | 1985-07-09 | 1985-08-14 | Jesshope C R | Processor array |
US4907148A (en) * | 1985-11-13 | 1990-03-06 | Alcatel U.S.A. Corp. | Cellular array processor with individual cell-level data-dependent cell control and multiport input memory |
JPS6364178A (ja) * | 1986-08-29 | 1988-03-22 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | 画像処理システム |
EP0317218B1 (en) * | 1987-11-13 | 1998-01-28 | Texas Instruments Incorporated | Serial video processor and method |
FR2694430B1 (fr) * | 1992-07-31 | 1994-09-09 | Centre Nat Rech Scient | Dispositif électronique pour l'analyse d'image et la vision artificielle. |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3308436A (en) * | 1963-08-05 | 1967-03-07 | Westinghouse Electric Corp | Parallel computer system control |
DE1574997A1 (de) * | 1966-12-29 | 1971-07-22 | Case James Hughson | Digitalrechner |
GB1445714A (en) * | 1973-04-13 | 1976-08-11 | Int Computers Ltd | Array processors |
GB1536933A (en) * | 1977-03-16 | 1978-12-29 | Int Computers Ltd | Array processors |
US4314349A (en) * | 1979-12-31 | 1982-02-02 | Goodyear Aerospace Corporation | Processing element for parallel array processors |
-
1983
- 1983-10-20 GB GB08328109A patent/GB2129589B/en not_active Expired
- 1983-11-05 DE DE19833340078 patent/DE3340078A1/de not_active Withdrawn
- 1983-11-07 JP JP20890483A patent/JPS5999568A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
DE3340078A1 (de) | 1984-05-10 |
GB8328109D0 (en) | 1983-11-23 |
GB2129589B (en) | 1986-04-30 |
GB2129589A (en) | 1984-05-16 |
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