JPS5999568A - プロセツサセル及び該プロセツサセルから形成されるアレ− - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

本発明は算術演算回路（ＡＬＵ）と付属レジスタとを含
むセルに係り、前記セルは、１回のアレー中の前記セル
と隣接セルとに関する４＋’ｔ　＋′ｆ！．に対して算
術及びプール演算を行うために使用される。 １個のアレー中に配列された複数のセノレは画像を処理
するために使用され得、前記アレー中で各−レルは画像
の一画素に対応し得、或いは前記アレーは、各プロセッ
サが画像の一部である画素に常に対応ずるように、画像
上を走査され得る。 従来の２進データ用画像処理システムとして論文［ｃＬ
ＩＰイメージングシステムに関する考察（　Ｉｔｅｖｉ
ｅｖ＋ｙ　ｏｆ　ｔｈｅ　ＣＬＩＰ　　ｉｍａｇｉｎｇ
　ｓｙｓｔｅｍ）ＪＤ．Ｉ．Ｊ．Ｂ．Ｄｕｆｆ　、　Ｎ
ａｔｉｏｎａｌ　Ｃｏｍｐｕｔｅｒ　Ｃｏｎｆｅｒｅｎ
ｃｅ。 １９７８中にはＣ　Ｌ　Ｉ　Ｐ　４システムが開示され
ており、このシステムの場合アレーはｇ（５ｘ９６個の
ＣＬＩＰ４セルを含んでいる。各セノレは、外部端子に
加えられる制御信号を介して種々σ月１・ＩＪ作を実行
すべく制御されるプロセッサをイ１する。ＣＬＩＰシス
テムに関する他の情報及υ・該システムの｝・・ｆ！作
方法は、論文ｌｃ　Ｌ　Ｉ　Ｐ　６−１１ｉＬい次元へ
向けて（Ｔｏｗａｒｄｓ　ＣＬＩＰ６−ａｎ　　ｅｘｔ
ｒａ　ｄｉｍｅｎｓｉｏｎ）ＪＴ、Ｊ、　Ｆｏｕｎｔａ
ｉｎ　、　ＩＥＥＥ　Ｃｏｍｐｕｔｅｒ　５ｏｃｉｅｔ
ｙＷｏｒｋｓｈｏｐ　ｏｎ　Ｃｏｍｐｕｔｅｒ　Ａｒｃ
ｈｉｔｅｃｔｕｒｅ　ｆｏｒＰａｔｔｅｒｎ　Ａｎａｌ
ｙｓｉｓ　ａｎｄ　Ｉｍａｇｅ　ＤａｔａｂａｓｅＲｌ
ａｎａｇｅｍｅｎｔ、Ｈｏｔ　Ｓｐｒｉｎｇｓ、Ｖｌｒ
ｇｉｎｉａ。 Ｎｏｖｅｍｂｅｒ　　１１　ｔ＼？；、　　１３．１９
８１．＜　”、；’　　２５　　力ｓ　　’、３０中に
開示されている。これらの論文にはプロセッサセルアレ
ー及び該アレーの操作方法が例示されている。 本発明ｔこ従うとセルアレーとして使用されるプロセッ
サセルが提供され、前記セルは、各々セルアレー中のそ
れぞれのセルからデータを受取るための少なくとも８個
の入力端子と、アレーの中央ソースからのデータをメモ
リに及びメモリから転送すべくθム出ずための人出方ボ
ートと、入力端子及びボートを介して受取られたデータ
を処理するための処理手段と、それぞれの入力端子を介
して受取られたデータを目ｉＩ記処理手段に１同別にア
クセスさせるためのマルチプレクサ手段と、処理された
データを送るべく前記処理手段が連結されており、他の
セルの入力端子に接続するための出力端子と、情報を受
は取りストアし、こうしてストアされた情報ζこ従って
少なくとも部分的？こセルをｉ！７１Ｊ御する：ｌｉ制
御手段と、前記処理手段によって１吏用されたデータが
どの入力端子を介してセルに到ったかを表示するための
方向表示手段とを含む。 本発明の利点は、被処理中のデータがどの１″ｆ″ｆ接
セルから供給されたか、或いはどのセルの処理が完了し
たかが方向表示手段によって表示され得るので、例えば
１個のアレーの３に３個のセル部分で最大値または中央
値を有するセルを識別できるという点である。例えば回
転角を畏わず数を付加することにより方向表示を補正す
るようにプロセッサを４１゛１＾成するなら、処理の伝
達方向は、あるセルが降接セルから受取ったデータに依
存しｆｊＪる。 好ましくは本発明に従うセルに含韮れる別の特徴は、セ
ルがｊｌｊＪ御手段により複数の異なる方法でデータを
変換できる七いう点であり、従って１個のアレー中の各
セルは制呻手段ｌこより複数の異なる処理動作を同１Ｈ
ｉに天性すべく内部１１ｉｌＪ御され得る。 ６１■記処理手段は、前記制御手段によりストアされた
４１！報を補正できるように接続され碍る。従って、セ
ルはＩＪ接ナセルら受取った入力に従って動作し得ると
いう利点がある。 従来のアレープロセッサセルと異なり、本発明に従うセ
ルは好ましくは他のセルからの入力及び８ビツトバイト
の中央ソースからのデータの処理が可能であり、また前
記バイトの処理力豹１」能である。従って、グレーレ（
ルのｉ＋Ｉｉ７１象を処理できるという利点が得られる
。 好ましくはデータは入力ｊ’＋１ｉａ子を介して隣接セ
ルから、Ｌ７Ｃ出され、それぞれ各入力”１Ｍ子に対応
する入力レジスタに送られる。こうしてデータは直列に
入力レジスタへ送られる。次に、マルチプレクシングが
行われ、任意に選択された入力レジスタの内容はプロセ
ッサに加えられ得る。 更に、２進ゲートは、セルの各入力端子に連結された各
ゲート入力とプロセッサ入力に連結されたゲート出力と
を備え得る。ゲート入力を並列制御することにより、２
進データは８ビツトデータよりも速くゾロセッサに到達
し得る。多くのアレー処理手続は８ビツトデニタの単純
化を目的としており、また処理末期近くの多くのザイク
ルは２進データを使用することが多いので、このように
時間力３　Ｄｉ約されることは重要である。 各セルは好ましくは別のボートを介して適当にセルｌｃ
連結された固有のランダムアクセスメモリ（ＲＡＭ）を
有するが、前記ＲＡＭはセルの残りの部分と同一の集積
回路の一部であってもよい。 本発明に従うセルアレーは、例えば各セルが同一の命令
語を受取る単一命令多重データアレー；７１にいはセル
またはセル群がそれぞれの命令を受取る多重命令多重デ
ータアレー；或いは最高レイルを除く各レベルのセル群
の出力端子が次に高いレイルのセルに出力を供給し、各
レベルのセルは単−命令語法たは各々の異なる語により
制御されるピラミツ）パ式アレーであり得る。 添付図面に関連し例示として本発明の数個の具体例を以
下に記載する。 第１図に示したかなり大型のアレーの部分は９個のプロ
セッサセル１乃至９を含む。各セルはセル９について符
号Ｎ１乃至Ｎ８で示すような８個の８ビツト入カシフト
レジスタと、セル９についてＮｏで示すような１個の８
ビツト出力レジスタとを有する。第１図ではセル９に接
続される入力レジスタのうちセル１乃至８の各々につい
て１個ずつしか示していないが、−力出力レジスタはこ
れらのセルの各々に示している。データバスについては
、セル９をその周囲のセルｌ乃至８に接続するパスしか
示していないが、アレー中の他のすべてのセルは同様に
それぞれの周囲のセルに接続されており、アレーの縁部
に近接するセルについては結線を省略した。制御系は第
１図に示していないが、アレーをロードし処理結果を表
示するための他のデータバス吉同様に必要である。これ
らの伺加的結線及びパスについては後述する。 セル９内のデータバスを’：ｉ”ｚ　２図に示す。レジ
スタＮ１乃至Ｎ８は入カマｌ−ＩＪクス１２に接続され
、前記マトリクスは８個のゲート群へ１０乃至Ｍ７と共
同して各レジスタの内容を１６ビツトパス１３の下位部
分１３して個別に読出さぜる。 セル９は１６ビツトＡＬＵ　　Ｐｌ　１６ビツトレジス
タ双方向シフタＳ及び４個の１６ビツトレジスタから成
るブロックＢＲを含んでいる。８ビツトバイトで算術演
算を処理するためには１６ビツトが必要である。ＡＬＵ
　Ｐ、レジスタＳ及びブロックＢＲは、後に例示するよ
うなプール算術前↓）−を実行すべくループを形成する
ように、ノＺス１３及び付加的１６ビツトバス１４乃至
１７を介して相互に接続される。各パスは上位部分及び
下位部分に分割され、その表示は下付き文字Ｈ及びＬで
示される。 ＡＬＵ　ＰはＲＡＭポート１８を介してＲＡＭ２０に接
続され、好ましくは前記ＲＡＭポート及びＲＡＭの両者
は該当するセルに固有で２にノ；イトのメモリを有する
個別の集櫃回路中に配置される。 処理すべき像に関するデータは、ストアすべき情報が直
接またはプロセッサＰを介してＲＡＭ２０に送られるよ
うに、データ入力及びデータ出力ポート１０及び１１に
接続されたデュアル入出力レジスタＤへ送られる。処理
の結果は出力ボートを介してＲ，Ａ　Ｍから読出される
。８ビツト入力ボート１０はアレー中の先行するセルの
出力ポートに並列接続され、出力ポート１１はアレー中
の次のセルの入力ボートに並列接続される。従ってセル
の入力及び出力は、所望のセルに達するまでＤレジスタ
を介してシフトされる。 各セルは、第４図に示すような結線を介してセルの動作
を制御するために使用される条件レジスタＯＲを有する
が、同様に前記レジスタはパス２１及び２２及びパス１
４により形成されるデータバス内に含まれる。従ってセ
ルがレジスタＣＲの制御下にある時、前記セルの動作は
セル自身が行う処理に依存し得る。レジスタＣＲは制御
機能を有するので、独立した３状態バツフア２３を配設
することにより、回路の各部分に制御動作を加えながら
必ゾな時だけレジスタＣＲか・らＡＬＵ　Ｐへの出力を
ゲートする。 ８ビツトデータ処理の目的はデータを２進形式に単純化
させることである。この′状態が４られｌこ時または初
期データが２進形式の場合、演算のスピード９を上げる
ために、２進ゲー１−ＢＧはバス１３に１５．ン下位の
ビットとして２進・数字を加えるべく入力マトリクスに
接続される。 入力マトリクスをより詳ｔｆｄに示しているｕ’；　３
図に於いて、＠従セルから入力を受取るための８個の入
力端子から成るグループ２４はそれぞれレジスタＮ１乃
至Ｎ８に接続される（レジスタＮ１の概観のみを図示）
。前記レジスタの８個の内部段は３１乃至３８で表示さ
れ、他のレジスタは同様にグループ２４内のそれぞれの
入力端子に接続されている。ゲート群ＭＯ乃至Ｍ７の各
々はシフトレジスタＮ１乃至Ｎ８の各々の対応する位の
段に接続され、従ってゲート群に３ビット信号を加える
ことによりレジスタＮ１乃至Ｎ８のいずれの内容もパス
１３との間でゲートされる。 ２進ゲー１−ＢＧは入力端子２４に接続され、ＡＮＤゲ
ート７に４０と出力をパス１３に与えるＯＲゲート４１
とを含んでいる。各ＡＮＤゲートは、瞬接セルからの２
進入力がパス１３の最ｌＪＳ位に導かれるように、端子
２４の１個及び制省１ｊレジスタＣＲからそれぞれ１個
の入力を受取る。 第３図に示す入力マトリクス及びゲーティングは、各集
績回路のビンの数を６４個まで減少させ得、またＡＬＵ
またはマイクロプロセッサで一般に使用される型のパス
構造に適しているという点に於いて、本発明の特別な利
点を４ｐ成する。 以下２’ｉＬ　４図に関連して、第２図のセルのｆｌｉ
すｌｌ’ｌｌ’　：ｒｌ汀埋について記載する。一定数
の外部、ｒ、ｊＭ子を以下に挙げるが、単一命令多重デ
ータアレーの場合これらの、）、ｉＡｌ子はアレー内の
全セルに並列接続される。 一般には、中央システムコントローラ、通常の場合コン
ピュータにより供給される演算コート９の形態である制
御信号は、処理を行うために外部☆１ｊ１１子に加えら
れる。多重命令アレーの場合、各セルまたはセル群の外
部端子を個々にアドレスするための手段が備えられる。 外部端子４２乃至４６にそれぞれのパルスが／ＩＩＩえ
られると、レジスタＢＲ，Ｓ、ＣＲ及びＮｏ及びｊｌｒ
−ｌ・ｌ）内のレジスタがロードされる。レジスタＮ１
乃至Ｎ８へのデｉり及び同時にレジスタＮ。 からのデータをシフトするためには８個のパルス、即ぢ
クロックパルスが必要であり、これ、らのパルスは端子
４７に加えられる。 セルを内部制御下に置こうとする場合、一定数の動作は
；、ｉＰ子４８に制御信号を加えることにより可能にな
る。前記動作により八ＬＵに制御信号が加えられる。レ
ジスタＳをロードするなら制御ノぞルスはゲート９２及
び９３を介して加えられ、レジスタＣＲのロードはゲー
ト９５及び９６を介して、出力レジスタＮＯのロート９
はゲート９７を介してそれぞれイ１用ｍ１１され、ゲー
ト６５または６６のいずれか（インノＺ−夕９４を介し
て接続される）によりレジスタブロックＢＲを外部端子
６７及び６８またはレジスタＣＲからアドレスすること
が可能である。 セルが内部１１ｉ１Ｊ御下にある時、ゲート９２，９３
及び９５乃至９８はレジスタＣＲの１”：６ｉ子４９に
現れる「条件」ビットにより：１１Ｊ　１Ｉｌｕされ、
こうしてレジスタｓ、Ｃｎ及びＮｏがロート９され得る
。 ＡＬＵ　　Ｐは５個の☆；Ｉ１１子５０乃全５０を介し
て制御され、前記端子は同様にレジスタＳを！ｔｉ制御
すべくデコーダ５５を介して接続されている。デコーダ
５５の他の２個の出力はフリップフロップ５６の状態を
設定するために使用される。前記フリップフロップは、
一方の状態では外部端子５９乃至６１を使用してゲート
ＭＯ乃至Ｍ７（ｉ：＄３図参照）を制御しマルチプレク
サ方向レジスタ（Ｍ　Ｄ　Ｒ）６２をロードずべくゲー
ト５７を作動させ、他方の状態ではゲート１００を作動
させゲートＭＯ乃至Ｍ７及びレジスタ６２の佃」笹１信
−号をレジスタＣＲに送る。 端子５０乃至５４に加えられる予想できる３２個の５ビ
ット２進信号のうち、１６個は異なるブ−ル演−（′１
を表わし、８イト旧４、ＡＬＵの出力を負、（オーバー
７ｏ−ジ 桁上げ、ゼロまたは桁あぶれのいずれに設定するかとい
う点で異なる４個の加算と４個の減算とを表わす。残り
の８個の５ビット２進信号のうち、４飼６まＳレジスタ
モート９を論理循塚、算術シフト、論に！ｌｊシフトま
たは並列大刀のいずれかに設定し、２個は方向レジスタ
６２を制御し、１個は方向レジスタをＡＬＵへ出力さぜ
る。 演−；Ｔによっては選択された入力レジスタＮ１乃至Ｎ
８をクリアする必要があり、この動作は方向レジスタ６
２のｆｌｉｌＪ　ｆｉ’、ｉｌ下で外部端子６４からの
命令の下にデコーダ６３によって行イっれる。 プロセッサＰへの入力データは、レジスタＳ以外に４個
のソース、即ちレジスタＢＲ１３状態バツフア２３、ゲ
ーｈＭＯ乃至Ｍ７または２進ゲー１−ＢＧから供給され
？Ｌ前記ソースは外部入力端子７１及び７２を有するデ
コーダ７ｏの制御下に選択される。 レジスタＳ、　Ｄ、　ＣＲ及びＮｏへの入力データは、
４１固のソース、即ちＲＡＭ２０、レジスタＤ１ＡＬＵ
のデータ出ブハ及び端子５０乃至５４で信号により制御
される処理の結果に関する付加情報を供給するビットの
うちから選択され、前記ビットとはレジスタＳの桁上げ
及び「丸め」ビット、条件ビット及びゼロビットのこと
であり、これらの４１同のビットはチャネル１５′　を
介してバス１５Ｌに到る。従来通りの方法で中火システ
ムコントローラによりアクセスされるＲＡＭ２０とは異
なり、前記ソースは外部入力端子７４及び７５を有する
デコーダ７３により制御される。 プロセッサの桁上げ入力は、外部入力端子８７乃至８８
を有するデコーダ８６を使用して０．１、丸めビットま
たは桁上げビットから選択され、前記ビットは各演算に
応じて選択されライン１０４゜１０５（供給電圧ＳＶに
接続されている）、８３及び８４を介して供給される。 レジスタＳのシフト方向は外部Ｉ端子９０を介して選択
され、タイミングは外部端子１０１からｉｉ＋ｌＪ　＆
１１される。レジスタＤへの入力は外部端子９１を介し
てバス１９またはバス１５Ｌから選択される。 内部；：ｊ１］御用条件レジスタＣＲは６１１表に示す
ようなビット割当てをイ１する。 １０、、　　　　　　　　　Ｓ−レジスタビット０１１
　　　　　　　　　ＡＬＵビット２（Ｒ）１２　　　　
　　　　　ＡＬＵ桁上げ出力１３　　　　　　　　　Ｎ
／Ａ １４　　　　　　　　Ｎ／Ａ １５　　　　　　　　　　　　　　＊＝ｉ’ｌニイ］ロ
ート９端子４９に現われるビット１５「条件付ロード」
は、それぞれライン７６乃至７９を介してプロセッサか
ら供給される桁上げ、負（即ち負の結果の表示）、ゼロ
（即ちゼロの結果の表示）及び桁あぶれから選択される
。選択は上記に述べたように、プロセッサ動作用外部端
子５０乃至゛５４に加えられデコーダ１０２に送られる
信号を介して行われる。レジスタＣＲは同様に、プロセ
ッサから直接に桁上げビットと丸めビットとを及びＳレ
ジスタから０ビツトを、それぞれ結線７６．８１及び８
２を介して受取る。ＣＲレジスタの出力側では桁上げ、
丸め及び加算ビットがそれぞれライン８３゜８４及び８
５を介してプロセッサに送られる。Ｓレジスタビット０
はライン８５を通るＡＤビットを用いて、ＡＬＵが（レ
ジスタＢＲ及びＳから供給された）２個の入力を加算す
るか或いは加算ぜずに１個の入力を通過させるかを決定
する。 レジスタＣＲが及ぼす影響を以下に示す。最も一般的な
場合、セルの動作は以下の通りである。 （］）　　セル動作の１サイクルの結果は条件コードレ
ジスタＣＲ中にストアされる。 （２）　　ストアされた条件は第２、番目のサイグル中
にセル動作を決定する。 第１表及び第４図に示すように、レジスタの出力は以下
に示す領域のセル動作に影響を与え得る。 （１）Ｓ１Ｃ及びＮＱ　レジスタのローディング（ビッ
ト１５） （２）　　マルチゾレクサ方向（ビットｏ−２）（３）
２進ゲート方向（ビット０−７）（４）　　ＢＲレジス
クアト９レス（ピッ：・８及び９）（５）ＡＬＵ桁上げ
入力（ビット１１及び１２）（６）ＡＬＵ機能（ビット
１０）。 ビット１５への入力は、Ω：術演シＴ中にデコーダ１０
２とＡＬＵの演算コードとを介してＡＬＵの出力である
桁上げ、ゼロ、桁あふれ及び符号から選択される。 既に述べたようにレジスタＣＲはセルのデータノぞスに
配置される（第２図参照）ので、前記レジスタの内容は
多くの演算モート°を形成ずべ（ＡＬＵ及びシックによ
り処理される。 更にセルｐ’＋Ｊ）作に対する前記レジスタの影響に関
連して、外部マイクロコート９（第２表参照）は端子４
８に加えられる１ビヅト１２を含んでおり、前記ビット
によりレジスタの出力が使用或いは無視されその結果条
件付式いは無条件のセル動作が決定される。 第２表 ２２　　条件付クリア入力レジスタ　　　　　　６４ｐ
［Ｇ２．３及び４図の回路は２進また番は多イ１茂デー
クを処理できる。２進データの付）ノｏ　ｌｃｊ　ｌ＋
’各に（ま後述するような動作が可能であるが一般番こ
（まどちらのタイプのデータも同様に処理さＪ’Ｌる。 従つ−〔、以下に挙げるいくつかの好ましし）回路−ｔ
ｆＨｊ）　４’１．のｆｌｌｉよ多値データに関して述
べており、明賃己したノ易合を除いて２進数演算は複数
ビ゛ノド演算番こおける１ビツトの例と見做される。 セルのデータは一般にレジスタＤを介してセルへまたは
セルからロードされる。データカ３−セル１こ入力され
ると前記データは最も一舟丈自勺（こ番ま）Ｚス１５シ
を介してレジスタＤからＲＡＭ２０へロードされるが、
レジスタＳ、ＣＲまたはＮＯへ転送してもよい。ＲＡＭ
またはプロセンザ出力のいずれかは、レジ、スタＤにシ
フトされ出力されるデータのソースであり得る。入力及
び出力のいずれも（ＲＡＭからを除いて）デコーダ７３
の制御下にロート“される。 「点別演算」のら合、結果はセル好ましくはＲＡ　Ｍ内
に既に存在する２個の入力の関数である。 結果が８ビツトより小さいとわかっている時、このタイ
プの単純な演算は２数の加算である。この２、　ＲＡ餡
、母菌トＢＯに転送 ３、　　　ＡＬＵ＝ＢＯ＋Ｓ ４、ＡＬＵをＲＡＭに出力 ｆｌ’！　１番目のステップに於いてｒ’Ｉ’ｓ　１番
目のオペラン白まＲＡＭ２０からレジスタＳにロードさ
れ、２１↓２蕃目のステップでレジスタＳの内容はブロ
ックＢＲ中のアドレスＯのレジスタにシフトされ、この
間２■２番目のオにランドがＲＡＭ２ｏがらレジスタＳ
１こローｌ−９される。第３番目のステ゛ンプでプロセ
ッサＰは加算を実行し、第４番月のステップで前記プロ
セッサの出力はＲＡ　Ｍ　２　’０にロー１・９される
。 （以下余白） 別の３゛１．術前Ｊ′？のし１］（来４’？−）を以下
に要約する。 】、Ｉ尤ＡＭをＳに転送 ２、ＲＡＭをＳ、Ｓを１１０に転送 ３、　　ＡＬＵ＝ＢＯ＋Ｓ ４、ＡＬＵをＲＡ　Ｍに出力 ５、　　ＩえＡＭをＳに転送 ６、　８をＢＯｌＲＡＭをｓａｃ転送 ７、　ビットｓｏをＣｊＯに転送 ８、　８をＢ２に転送 ９、ＡＬＵミＢ０ １０、ＡＬＵをＳに出力 １１、　　ＡＬＵ＝Ｂｉ＋ＳまたはＢ１１２、ＡＬＵを
Ｓに出力 １３、ＳをＢ１に転送 １４、’ＡＬＵ−８２ １５、ＡＬＵをＳに出力 １６．８を下位にシフト １７、　　ビットＳＯをＣＩＯに、ＳをＢ２に転送１８
、　　　ＡＬＵ−ＢＯ １９、ＡＬＵをＳに出力 ２０．８を上位にソフト ２１、　ＳをＢＯに転送 ２２、ＡＬＵ−Ｂｌ＋８まりｉ：Ｂ１ ２３、ＡＬＵをＳに出力 ００ １０１、ＡＬＵ＝ｓ １０２、ＡＬＵをＲＡＭに出力 １０３．８を８ビツト下位にシフト １０４、ＡＬＵ口５ １０５、ＡＬＵをＲＡＭに出力 この演算では各々８ビツトの指ｍｌＢと８ビツトの仮数
とを有する２個の浮動小数点数が来

【？される。最初の
４ステツプで仮数が付加され、以下の□ステップでは一
方の指数部がＳレジスタ中に保持され、他方の指数部は
グループＢＲのレジスクｎｏ中に保持される。乗算の各
段１）７に於いて、（レジスタＢ２中に保持された）〕
＋Σ数の異なるビットは、レジスタＳ中で下位にシフト
させることによりレジスタＣＲのピッｌ−１０へ転送さ
れる（ステップ１４乃至１７）。次にビット１０は、ノ
聞が累４゛）−されるアルレスＢ】で所定の数に桁上げ
（ステップ１８乃至２１）された後、（レジスタＳ中に
保持さ石ている）被乗数が加算されるかどうかを決定す
る（ステップ１３．２２及び２３）。 ステップ５乃至１３ではこのプロセスの第１段階を実行
すべくレジスタＢＯ，Ｂｌ及びＢ２をロードし、ステッ
プ１０１及び１０２で稙の下位バイトをＲＡ　Ｍ　２０
に送り、ステップ１０３乃至１０５で積の上位バイトを
ＲＡＭ２０に送る。 上記に挙げた２し１はいずれも↓う、術前算であるが、
２個の敦数の如何なるプール演算も同様にＡＬＵにより
可能である。既述したように、端末５０乃至５４に加え
られる信号は実施される演Ｊ″１．のタイプを決定する
。 「１付接ｉｉ’ｆ　３７−　Ｊまたは「伝達演算」は当
然セルアレー中の重友な演算であり、これらのｉｉ’ｔ
　Ｊ’／かも生じる結果は、セルが保持する植及び該セ
ルの１号“「抜セルが保持する値の関数である。２ｉ、
　１　；ＩＦ目のステップでは一般にＲＡ　Ｍ　２０か
らのデータを出力レジスタＮｏ及び揚台によってｄ、同
日ＳにレジスタＳへ転フムする。このステップはアレー
内の全セルで同時に’ＡＮＤさ、ｌ’１．、次に、各出
力レジスタＮＯの内容がＩｂｊｔ　４１する８個のセル
の各々でレジスタＮ１　乃至Ｎ８のうちの１１固に現わ
れるように、データζま各セルから隣接セルへと直列に
転送される。レジスタＮ１　乃至Ｎ８が西−ドされると
、デコーダ７０の制御下にあるゲートＭＯ乃至Ｍ７及び
ゲート５７またはゲーｈｉｏｏはＮレジスタからＡＬ［
Ｊに順次信号を送る。ＡＬＵは入力が加えらイア、る１
Ｕに府［しい結果を剖算し、この結果はレジスタＳにス
１−アされる。このプロセスの２例を以下にＣ己う。 以下に示すステップを実行することにより平均１１ｉが
計や、される。 １、　ＲＡＭをＮｏに転送 ２、ＮＱをＮ１（ｉｉｉ−１乃至８）に転送３、　　Ａ
　Ｌ　Ｕ　＝　Ｎ　ｉ ４、ＡＬＵをＳに出力 ５、ＡＬＵ＝Ｎｉ＋Ｓ ６、ＡＬＵをＳに出力 フ。 Ｉ　５及び６のステップを６回繰返す。 １８゜ １９、ＡＬＵビット２をＣ１ｌに転送 ２０、８を３ビツト下位にシフト ２１、　　　ＡＬＵ＝Ｓ十０ＩＩ ２２、ＡＬＵをＲＡ　Ａｉに出力。 最初の２ステツプでレジスタＮ１乃至Ｎ８を口、　−ド
し、ｉＪ！３番目のステップでレジスタＮ１に対応する
「第１番目の方向」が選択され、Ｎ１　の値＆ｊ：　Ａ
　Ｌ　Ｕを介してレジスタＳにシフトされる（ステップ
３及び４）。ステップ５ではＡＬＵは仄の入力レジスタ
の内容をレジスタＳの内容に加封し、その結果をレジス
タＳに転送する。ステップ７乃至１８では前のステップ
５及び６を６回結′３返し行うことにより、８個の入力
レジスタＮ１　乃至Ｎ１Ｂの内容の合計をレジスタＳに
累ヨ）、させる。ステップ１９でＡＬＵビット２はレジ
スタ位１ｉ；ｊｌｌを１６１Ｊ御すべく転送され、ステ
ップ２０でレジスタＳの内容は３ビツト下位にシフトさ
れ、こうして平均をイ（Ｉるべく８で除される。ステッ
プ２１に於いて、Ｓレジスタの内容はＳレジスタに保持
された平均を丸めるべ（’ＣＲレジスタ位置］１のビッ
トに加算され、このｊｌｉｊＩ作に“続いてＡＬＵＯ内
答はステップ２２でＲＡＭ２０に送られる。 ３×３個の＋ｉｑ＃接集団に於ける最大値を計算するた
めには以下のような手続がとられる１、１、　　ＲＡ　
ＭをＳ及びＮ０ｕｔに転送２、　　Ｎｏｕｔを　Ｎｉｎ
に転送 ３、　　　ＡＬＵ＝Ｓ−Ｎｊｎ ４、」゛↓ビットをＣ１５に転送 ５、　　ＡＬＵ＝Ｎｊｎ ６、　８及びＭ　Ｄ　Ｒを条件句きてロード７゜ ｚ　３〜６を７回繰返す ４ ３５、　　ＡＬＵ＝Ｓ ３６、ＡＬＵをＲＡＭに出力。 第一番目のステップに於いて、セル−９自体に別当な値
がＩＩＡＭ２０からレジスタＳに１１添送され、更にス
テップ１及び２でセルの入力レジスタがロードされる。 ステップ３に於いてＡＬＵ　　ＰはＳレジスタの内容か
らレジスタＮ１　の内容を減じた値を計算し、Ｎ１　の
内容がレジスタＳの内容よりも大であって負の結果が生
じたなら、ＡＬＵに生じる負のビットｌ）鳴ｌＪ御レジ
スタＣＲのビット１５に転送される。ステップ５に於い
てＡ’ＬＵはＮルジスタの内容をロードされ、従ってス
テップ６では制御レジスタがビット１５に設定されるな
らＡＬＵの内容がレジスタＳにロードされる。史に制御
レジスタＣＲにより保持さイアる市流入カレジスタアド
レスは方向レジスタ（Ｍ　Ｄ　Ｒ）　Ｇ　２に条件付き
でローＦされる。ステップ３乃至６を７回繰返すことに
より隣接集団の最大値がレジスタＳｌこ保持さＩ７１、
前記最大値はステップ３５及び３６でＡＬＵを介して前
記レジスタからＲＡＭへ転送される。同様に最大値の入
カレジスクア１２レスは方向レジスタ６２で利用できる
。 セル９は更に、数値以外の方向１ｈ引ジを表わずデータ
を処理できるというＭ要な特性を有する。 方向情報処理の一例として、条件ツー１：ルジスタＣＲ
はゲー１−　Ｍ　Ｏ乃至Ｍ７または２進ゲーＩ・を制御
することが可能であり、プロセッサループ中に前記ＣＲ
レジスタを配置するので、方向選択用１ｂ制御情報はデ
ータとして処理され得る。［ｉ＋えはある特定の方向、
例えば第１図のプロセッサ３の方向に）１遠大値が見出
されるような場合、マルチプレクサリ“方向レジスタ６
２ラル１持し”Ｃいる方向に４を付加することにより逆
の方向のプロセッサ７が選択され：Ｎｊ、この桔采はゲ
ートＭＯ乃至Ｍ７を制イ１１＋１ずべくレジスタｃＲに
送られる。第２図に示すようにマルチプレクサ方向レジ
スタ６２の内容は演算コード（ｙｌ、“６末４８丈たは
４９からの信号を含む）を使用するＡＬＵ及び１ｌｉｌ
ｌ　ｌｌ１ｌｌ糸９３を通るデータ７ｇスで利用するこ
とができる。＝ｉＪ記例の場合レジスタＮ７の内容はラ
インがアレーを辿ってプロセッサ３及び７を結ぶ方向に
延びているかどうか決定するよう考慮して角板され得る
。レジスタＮ７がレジスタＮｕこ近い値を保持するなら
方向３１′ｉＲＡＭ２０及びポー１−　Ｄを通って出方
され得、次のザイクルでｌ”！ｃＷする３×３個のアレ
−６１≦分ζζ送られる。 寸だｊ象の境界の処理の場合、セル３が最大値に一致す
るならセル２及び４は、該セル２及び４を試験すべくマ
ルチプレクサ方向レジスタの補止内容を使用することに
より試験さイ１、イ４）る。セル２．　　。 ３及び４か比較的大きい値に一致するなら、セル９に対
応する値は補正され得る。 上記の例は、セルの動作がどのようにセル自体の動作に
基づいて行わイ９得るかという点を示している。 マルチプレクサ方向レジスタ６２１−Ｊ、同、様に３×
３１１５１のト１「接壬１ミ団の中央値を計重−する機
能を治する。 この値を得るためには、上述の最大１１１１♂ｊ３１−
をｌ＆’Ｂ接セルについて５回繰返す。最初の３回でＱ
」方向レジスタ６２、デコーダ６３及び端末６４に加え
られたクリア信号を使用して最大値を含む入力レジスタ
がクリアされる。第５ａ図に示すような初ＡＩＪ値に設
定さイアた９個のセルを想定するなら、位ｉｉ”＋は福
５ｂ図に示される。第４番目のザイクルでけ肪しい最大
値がセル自身の１魔と比１１欠される。セルの値が新し
い最大値よりも大であるなら最大値は求められる中央値
であり、この状態はＩｓ　Ｓ　ｂ図に示さイする。最初
の４ザイクルからイ（Ｉられた新しい、Ｉ、ａ犬値とセ
ルの値とが等しいならこの値が中火値であり、この状態
ｉ１　第５　Ｃ図の初期値で示され、最初の３ザイクル
後の位ｉｉ（は第５−図に示されんセルの値が４サイク
ル後に見出さイする新しい最大値よりも小であるなら残
りの筺「後セルに対して第５回１」の最大値演暮がゾと
施される。最大値が中央値でありセルの値が最大値以下
の場合（第５ｈ図乃至８＋Ｌ５ｊ図）、または最大値が
中央値であってセルの値が最大値よりも犬である場合（
第５　ｅ図乃至ｆｘ５ｇ図）、見出された最大値を更に
比較することにより中央値が得られる。 ２進データ処」」Ｉ！にはふたつの特有な回路動作例が
ある。 まず２進データをストアするために、バイトで’＋４０
成された外ｔｉｔ！　ｉｔ　Ａ　Ｍ　２０に１バイト当
たり１ピツトのみの２進データをストアするのはむだで
ある。従って特殊なマイクロコードシーケンスのソフト
及びマスクを使Ｊ４１するなら、Ｉ’（’：Ｊ密度の２
進メモリを使用できる。 第２番目に多数の２進圓接集団演檜：は、；（、蔵銅、
・団入力の複合プール７’Ａ　Ｉ”ｌ−を同時に層くこ
とにより容易になる。こ、１１は２進ゲートＢＧにより
達せらイ１、ゲートＭ　Ｏ乃至Ｍ７のンーケンシングは
回組され時間が節約される。 既に非常に多くの方法か知ら、ｉｌでおり、また恐らく
本発明に従うセルを別の様様′４’（’￥成て使用する
ことにより新しい演ｊ９−モードが見出されると予想さ
れるので、回路に関する情報は上記記載で十分とはいえ
ない。しかし乍ら如何にしてセルが多くの有益な仕方で
作動し得るか、また如何にしてセルはアレー中の他のセ
ルとｉ３′：Ｉ　ｉｌし゛Ｃ作υ１υしイ０るかという
点は上記の記１敗からす」らがであろう。 本発明は第１図乃至第４図に関連する上記の具体的な記
載以外の多くの方法で実施することがｕＪ能であり、例
えば各セル毎に１個のＲＡＭ回路を使用する場合各セル
を１１１／１１または２個の集積回路によってイ１′り
成する必要はない。佼能分割を考えるなら、例えはセル
回路はＡＬＵ　Ｐ　　とレジスタＳ。 ＣＲ及び１３Ｒとを含むプロセス回路に分けられ、２個
のマルチプレクサ回路は各々全断接入力の４ピツトを処
理する。また別の例としてビットスライス分割を考える
と、限られた数のビットに通合する全回路が１個のユニ
ットに納められ、一定数の前記ユニットは最終セル回路
を含んでいる。 別の４７＋′を成に於いて各セルは、外Ｉｌｌ　Ｊｆｌ
続の殆んどに信号を加えることによりｆｌｉ制御機能を
果たすマイクロコードを含むリードオンリーメモリを含
みイυる。 当然のことながら、各セルに固有でありこれを制御する
ための条件レジスタが具備されるなら、内部レジスタ及
びパスに他の構成を使用してもよい。特にマイクロプロ
セッサが使用され得る。 １イ固のセルの出力レジスタから８１固のト・ｒ後セル
への各結π１１１１は、データを並列に転送させ得るよ
うな８個の結線に代替され得る。１個のセルが４４続さ
れる１個のアレー中の他のセルの数は８個より多くても
また少なくてもよく、配設される入ツバ１．１１末の数
は特定のアレー構成に応じて設泥され得る。 本発明に従うセルは、画素またをま同；’、′１−１肋
の比較的大型のアレーを走査するために使Ｆ（１される
比較的小型のアレーとして接続されイ４＋　、前記セル
アレーは大きいアレーの部分を順次処理する。

【図面の簡単な説明】

錫１図はそれぞれ本発明に従うセルから成るアレーの一
部の、中央セルとのデータバスを示すブロック図、第２
図は本発明に従うセルの集積回路のデータノ（スを示す
ブロック１図、ｉｉ、３図は第２図の入力マトリックス
をより詳細に示すブロック図、第４図は第２図のセル（
１）１同モ（１１糸を示すブロック図、第５図は第１図
のアレーｔ１１）分のセルにより保持さイする値の中央
値（メジアン）を求めるための諸般１ｒ：￥を示ず説す
」図であり、第５図８１第５図す、第５図０１及びＢ＋
４　ｓ　ｍｌ　ｄは１　）　７”　７８　ｔＤ場合、（
ＩＩＬ　５図ｅ％第５１ＺＪｆ、及び第５１≦ｌ　ｇ　
１１メジアン７の場合、並ひに第５１ｓｚ＋　〜８０５
図ｉ及び第５図Ｊはメジアン６の」場合である０ １〜９・・・・・・セル、Ｎ１〜Ｎ８・・・・・・入カ
レジスク、　　Ｎｏ・・・・・・出力レジスタ、　　Ｐ
・・・・・・ＡＬＵ、Ｍ　Ｏ−〜１７・・・・・・ゲー
ト群、　　ＢＧ・・・・・・２進ゲート、　　Ｓ・・・
・・・双方向シック、　　１３Ｒ・・・・・・レジスタ
ブロック、　　ＣＲ・・・・・・灸件レジスタ、　　Ｄ
・・・・・・デュアル入／出力レジスタ、　　１０・・
・・・・入力、ｌ？−１・、　　１１・・・・・・出力
ボート、　　１２・・・肉入カマトリクス、　　１３〜
１７，２１．２２・・・・・・パス、　２０・・・・・
・ＲＡＭ、　　２３・・・・・・３状態バツフア、　　
２４・・・・・・入力端子群、　３１〜３８・・・・・
・１旧ｉｌ１段、　　４０・・・・・・ＡＮＤゲート、
４１・・・・・・ＯＲゲート、　　５６・・・・・・フ
リップフロップ、６２・・・・・・マルチブレクザ方向
しジスク、５５゜６３．７０，７３，８６，１０２・・
・・・・デコー外代？Ｊｉへ弁瑞士今　　４寸　　　元

Claims (1)

1. 【特許請求の範囲】 （１）　　セルアレーとして１吏用されるプロセッサセ
   ルであり、前記プロセッサセルは、各々セルアレー中の
   それぞれのセルからデータを受取るための少なくとも８
   個の入力端子と、アレーの中央ソースからのデータをメ
   モリに及びメモリカ）ら転送すべく読出すための入出力
   ボートと、入力端子とポートとを介して受取られたデー
   タを処理するだめの処理手段と、前記処Ｊ１１！手段ｔ
   こそれぞれの入力端子を介して受取られたデータに個別
   にアクセスするだめのマルチプレクサ手段と、処理され
   たデータを送るべく前記処理手段が連結されており、他
   のセルの入力端子に接続するだめの出力瑞子と、セルを
   ｉ！ｉｌＪ御するための１ｌｉｌＪ　’［１１手段とを
   含んでｊ６す、前記制御手段は情報を受取リストアし、
   こうしてストアされたｆｒ’ｉ報に従って少なくとも部
   分的に前記セルを制御するように構成されており、前記
   プロセッサセルは、前記処理手段により使用されたデー
   タがどの入力端子を介してセルに到ったかを表示する方
   向表示手段を備える、プロセッサセル。 （２）前記方向表示手段は、セルが条件付きで発生した
   制御信号を受取った時のみ、前記データが前記セルに到
   る間に通った入力端子の識別を特徴とする特許請求の範
   囲Ｕ↓１項に記載のプロセッサセル。 （３）前記方向表示手段は前記処理手段のデータ入力に
   接続され、前記制御手段は前記処理手段のデータ出力に
   接続され、従って前記方向表示手段の内容は補正されて
   前記１１３１Ｊ　Ｍｉｌ１手段に供！＠され得る、特許
   請求の範囲Ｃｆ’ｒ　１項珪たはＭ％　２　ｙ４にｎ己
   載のプロセッサセル。 （４）前記制御手段は、複数の異なる方法でセルにデー
   タを変換させることが可能である、特許ｄ１゛１求の範
   囲第１項乃至第３項のいずれかに記載のプロセッサセル
   。 （５）　　ｒ’＋ｉＪ記処理手膜処理手段？ｉｊ’Ｊ御
   手段によりストアされた１ｕ報を補正できるように接続
   されている、特許請求の範囲第１項乃至第４項のいずれ
   かに記載のプロセッサセル。 （１３）　　＋７ｉＪ記処理手段と入出力ボートとは、
   ８ビツトの数を表わす信号を処理することが可能である
   、特許請求の範囲 ずれかに記載のプロセッサセル。 （７）８個の入力端子を介して受取られたデータをスト
   アするための記憶手段を含む、特許請求の範囲第１項乃
   至第６項のいずれかに記載のプロセッサセル。 （８）前記記憶手段は、Ｐｊｉ数個の入力レジスタと、
   前記入力レジスタのいずれか１個を選択してその内容を
   前記処理手段に送るためのマノレチプレクサ手段とを含
   んでおり、前記各入力レジスタは各人力ｌシ１１．１子
   １こ対応するように前記名入力端子に接続されており、
   各入力レジスタは、前記各入力レジスクカ月耕続ゐれて
   （／１る入力端子を介して直列にロー｝”　Ｌ／　Ｏｉ
   ｌ記マノレチプレクザ手段へ並列に出力すべく接続され
   てむ４る、特許請求の範囲第７項に記載のプロセッサセ
   ル。 （９）別の割部Ｉイｉ号を受１＋ｙつだ場合、前記方向
   表示手段により表示された入力！’：ｆ５子に対応する
   前記１個の入力レジスタをクリアするための手段を含む
   、特許請求の範囲第８項に記？ｉ市のプロセッサセル。 ００）前記処理手段は、算術．倫理回路と双方向シフタ
   手段と記憶レジスタブロックとを含んでおり、前記双方
   向シフタ手段と記憶レジスタプロツクとは前記算術論理
   回路からロート９し前記回路に同時に信号を加えるべく
   接続されている、特許請求の範囲第１項乃至第９項のい
   ずれかＣこ記載のプロセッサセル。 （【１）前記入出力ボートにより受取られ伝送されたデ
   ータと、前記処理手段により使用され生成されたデータ
   とを動作中にストアするランダムアクセスメモリを接続
   するための端子を含む、特許請求の範囲第１項乃至＠１
   ０項のいずれかに記載のプロセッサセル。 １１２ｌ　　それぞれ特許請求の範囲第１項乃至第１１
   項のいずれかに記載のセルによって形成されるプロセッ
   サセルアレーであり、アレー中の各セルの出力端子は前
   記アレー中の少なくとも１個の他のセルの入力端子の１
   個に接続される、プロセッサセルアレー。