JPS59185098A - 自己診断回路内蔵型半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、自己診断回路機能及び自己修復機能を持つ半
導体メモリ装置１１ζ関するものである。

（背景技術） 半導体プロセス及び微細化技術の向上により、半導体メ
モリは高集積化、高速化の動きが著しく、現在では２５
６にグイナミソクメモリ及び１Ｍビット級のメモリの開
発が進められている３−１シかしながら、この半導体メ
モリの大容量化、大型チップ化にともない、半導体メモ
リでは局所的な小欠陥による少数の不良ビットを有する
チップが全体にしめる良品の割合、すなわち歩留りにま
すます大きく影響してくる。

これら少数の不良ビットをあらかじめチップ上に設けた
予備ビットへ置換できれば、歩留りは大幅に改善される
。このようにして考え出されたのが、いわゆるオンチッ
プ冗長構成方式による欠陥救済技術である。

第１図に従来の半導体メモリ装置のブロックダイアグラ
ムを示す。アドレス入力信号（ＡＤ）が行アドレスドラ
イバ１に入力し、行アドレスデコーダ２を経由し、ｎ行
×ｍ列のメモリマトリックス３の１行を選択する。同様
に列側のアドレス入力信号は列アドレスドライバ４ｖｃ
入力己、列アドレスデコーダ５を経由し、上記メモリマ
トリックス３の１列を選択する。選択されたメモリセル
には、メモリ書込みサイクル時、データ入力回路７から
の情報がマルチプレクサ６を経由し入力される。

一方メモリ読出しサイクル時には、上記選択されタメモ
リセルの情報がマルチプレクサ６を経由し、データ出力
回路８に出力される。才だデータ入力回路７とデータ出
力回路８は、愈入力信号を入力とする勉コントロール回
路（ライトエネーブル回路）９からの制御信号φＲ７φ
Ｗにより制御される。

第２図に、従来の改良された半導体メモリ装置のブロッ
クダイアグラムを示す。本方式（ｄ代表的なオンチップ
冗長構成であり、その内容を一言でいえば、不良ビット
を検出し予備ビットへ置換する方式である。メモリマト
リックス３には、行アドレスドライバｌに接続した予備
の行アドレスデコーダ１０を経由した予備行］１が接続
されている。

またメモリマトリックス３には列アドレスドライバ４に
接続された予備の列アドレスデコーダＪ２を経由した予
備列１３が接続されている８、予備列１：う（ｄマルチ
プレクサ１４を経由し、マルチプレクサ６と一体となシ
データ入力回路７及びデータ量力回路８に接続する。

第３図は、第２図のブロックダイアグラムの中でメモリ
マトリックス３、予備の行デコーダＪＯ１予備の列デコ
ーダ１２、及び予備行１１、と予備列１３とをより詳細
に示したものである。

行デコーダ出力であるワードラインＸｔ〜Ｘｎはメモリ
セルＭ＋、ｔ　−Ｍｎ、＋ｒ＋までの行方向の選択を行
い、列デコーダ出力Ｙ１〜ＹｍはメモリセルＭ、、、〜
Ｍｎ、ｍの列方向の選択を行う。一方メモリマトリック
ス３内にレイアウトされた予備行すなわちメモリセルＭ
ｓ、＋〜Ｍｓ、ｓと、予備列すなわちメモリセルＭ１．
Ｂ　□　Ｍｓ、ｓをそれぞれ予備行デコーダ１０及び予
備列デコーダ１２が選択する。

今、ワードラインＸ２に接続されているメモリセルＭ２
．１−　Ｍ２．ｍ　のいずれかに欠陥が生じ、予備ワー
ドラインＸｓに切り換えられたとすると、代表的なオン
チップ冗長構成でメｄ−ザトリミング装置でのポリシリ
コンヒユーズ方式では、ワードラインＸ２のデコーダ出
力部Ｐのポリシリコン配線部がレーザにて切断され、一
方予備行デコーダ１０にある接地トランジスタのドレイ
ン側にあるポリシリコン配線部Ｑがレーザにてトリミン
グされ、ワードラインＸ２を選択した時と同様な状態を
作シだす。これにより欠陥メモリセルの持つワードライ
ンＸ２が予備行すなわち予備ワードラインＸｓに切シ換
わる。同様に列側に欠陥がめった場合、列デコーダ出力
Ｙ１〜Ｙｍのいずれからデコーダ出方ｓ　ｐ’が切断さ
れ、予備列デコーダ１２内のＱ′点がレーザで選択トリ
ミングされる。

これにより、予備行あるいは予備列をもつオンチップ冗
長構成による従来の改良でれた半導体メモリ装置では、
たとえチップ上に少数の不良ビットを持っていたとして
も、あらかじめチップ上に設けた予備ビットへの置換が
できるため、実質的な良品率すなわち歩留りを大幅に改
善することができる。

しかしながら、前述したレーザトリミング装置によるポ
リシリコン溶断方式、あるいは電気的過電流によるポリ
シリコン溶断方式等の冗長構成ｒ（おいては、物理的に
ヒユーズ部分のり断を行うだめ特別な外部トリミング装
置の必要、あるいはガードリングなどの汚染対策、溶断
′關所に対する再保護膜工程などのプロセスの複雑さな
と、佃頼性上あるいは工程上解決しなければならない問
題が多く、かつ装置設備などによる外部処理が生じるの
が難点であった。

（発明の目的） 本発明の目的は、これら従来のオンチップ冗長構成方式
による欠陥救済技術の欠点を除去するため、回路上の工
夫によシ自己診断機能及び自己修復機能を持つ半導体メ
モリ装置を提供することにある。これによシ低価格なこ
とはもちろん多種の判断機能を持つ半導体メモリ装置及
びメモリ機能を持つ論理装置の回路方式を提供すること
にある。

（発明の構成及び作用） 第４図に、本発明による半導体メモリ装置の基本ブロッ
クダイアグラムを示す。アドレス入力信号ＡＤが行アド
レスドライバ１及び列アドレスドライバ４に入力し、行
アドレスデコーダ２及び列アドレスデコーダ５を経由し
、ｎ行×ｍ列のメモリマトリックス３の１行１列を選択
し、その交点にある特定のメモリセルが選択される。メ
モリ書込サイクル時、選択されたメモリセルにはデータ
し入力し、一方メモリの読出しサイクル時ｖｃＢ上記選
択されたメモリセルの情報がマルチプレクサ６を経由し
データ出力回路８に出力σれる。自己診断回路１５ｉｌ
−ｉ：、、マルチフラクサ６とデータ入力回路７及びデ
ータ出力回路とを共通に結ぶチータラインＤ、Ｉ）に接
続し、メモリマトリックス３内のある選択されたメモリ
セルへの情報の潜込み彼、上記メモリセルへの情報の書
込みが正常に行われたかどうかの判断を行う。この自己
診断回路ｊ５からの照合出力線Ｐは、メモリマドｌ）ノ
クス３の各ｒ′：］：及び各列に接続した行レジスタ回
路１Ｇと列レジスタ回路１７に入力する。行レジスタ回
路】６と列レジスタ回路１７は、照合出力線Ｐのｉｌｉ
制御にょシ誤和、込みがあったメモリセルの行及び列情
報を回路内にとり込むとともに、メモリの読出しサイク
ル中にはその取り込まれた情報とその時選択されたメモ
リセルの行及び列情報が一致したとき、出力コントロー
ル回路１８にその判断結果を出力する。またデータ出力
回路８に接続された出方反転回路１９は、上記出力回路
１８からの制御信号を得てデータ出力回路８に取り込ま
れた読出し情報を反転し、出力端子Ｉ）ｏｕＴに出力す
る。データ入力回路７とデータ出力回路８及び自己診断
回路１５は、大入力信号を入力するｌ　ｗＦ、コントロ
ール回路９からの制御信号φＲ１φＷによシ制御される
。

第５図は、連想メモリ回路を使用した自己診断回路１５
０代表的具体側である。データラインＤ、Ｄの信号は、
制御信号−に制御されるトランスファートランジスタＱ
＋　、　Ｑ２により、トランジスタＱ３〜Ｑ６から成る
フリップフロップ回路内のｎｏｄｅ　　ｌとｎｏｄｅ２
に取り込まれる。また照合出力線Ｐはケート入力をデー
タラインＤとｎｏｄｅ　２とするトランジスタＱ８．Ｑ
７により接地され、また同様にゲート入力をチータライ
ンＤとｎｏｄｅ　ｌとするトランジスタＱ［、Ｑ９によ
り接地されている点Ｐ′を反転させたものである。

今メモリマトリックス３内のあるメモリセルが選択され
入力データ回路７から入力情報が書込捷れたとする。こ
こで、データラインＤをゝゝＨ“データラインｂをゝゞ
Ｌ“とすると、書込みサイクルの量制御信号φＷがＶＶ
Ｈ”レベルとなるためトう７ジスタＱ＋　、　Ｑ２が導
通し、ｎｏｄｅ　ｌがゝゝＨ／ｒｎｏｄｅ　２がゝゝＬ
〃にセントされる。次に書込みサイクルの後半ＶＣＣ大
入力信号ゝゝＨ“レベルになり読出しモートになる（一
般にこの時間はライトｌ）カバリ一時間として定義され
ている）。この時、選択されたメモリセルに書込まれた
ばかりの情報が読み出されデータラインＤ、Ｄに表われ
る、 今、メモリセルから正しい情報が出力されたとすると、
データラインＤはゝゝＨ〃データラインｂば＼ゝＬ“と
なる。従って、トランジスタＱ８は導通であるがＱ７は
非導通となり、またトランジスタＱ＋ｏは非導通である
がＱ９は導通となシ、点Ｐ′はゝゝ１（″レベルを保ち
照合出力線Ｐは′″″Ｌ〃″Ｌ〃レベル。一方、メモリ
セルから誤情報が出力されたとすると、データラインＤ
は＼＼Ｌ〃チータラインｂばゝ″Ｈ“となる。

この状態では自己診断回路］５内のトランジスタＱ＋。

とＱ９がともに導通状態となり、点Ｐ′は接地レベルと
なり照合出力線Ｐは＼＼Ｈ〃レベルとなる。これにより
自己診断回路１５は、メモリセルに誤情報が害込捷れた
かどうかを判断することができる。

第６図は本発明による半導体メモリ装置の行レジスタ回
路］６、列レジスタ回路１７及び出力コントロール回路
１８、出力反転回路１９の代表的具体例である。行レジ
スタ回路１６はワードライン出力Ｘ、〜Ｘｎに接続され
、また列レジスタ回路１７は列デコーダ出力Ｙ１〜Ｙｍ
に接続され、ともに同一な回路方式をとる。トランジス
タＱｕは各自の接続しているワードラインあるいは列デ
コーダ出力が選択され、かつ自己診断回路１５からの照
合出力線Ｐが１Ｌ　Ｈ／／レベルとなったとき、ワード
ラインのゝゝＨ〃レベルをトランジスタＱ１□〜ＱｚＫ
よる内部レジスタに取り込む。すなわち、メモリマトリ
ックス内の選択されたメモリセルに誤情報が書込まれた
とき、そのメモリセルに対応した行１列の情報がそれぞ
れの行１列レジスタ回路１６　、１７に取り込まれ、内
部レジスタの出力点ＱはゝゝＨ〃レベルにセットされる
。

今、メモリが読出しサイクルとなり誤情報が書込まれた
メモリセルが読出されたとすると、選択さレベルとなる
だめ、行及び列レジスタ回路１（ｉ　、　＋７内のトラ
ンジスタＱ＋７が導通となっているため、行コントロー
ル信号Ｘｓト列コントロール信号ＹｓがともにゝゝＬ〃
レベルとなり、出力コントロール回路１８の出力信号Ｓ
はゝＩＨ“レベルとなる。すなわち、メモリマトリック
ス内の誤情報が一筈込寸れだメモリセルが読出されたさ
き、出力コントロール回路１８からの制御信号Ｓはゝゝ
Ｈ“レベルを出力する。

出力反転回路１９は、出力コントロール回路１８からの
制御信号Ｓにより、メモリの出力端子ＤＯＬＩＴへの出
力信号を反転させる働きを持つ。正常な情報が書込寸れ
だメモリセルが読出されている間は、出力コントロール
回路１８からの制御１３号ＳはゝゝＬ“レベルを保持す
るため、出力反転回路１９のトランジスタＱＣｓ　＋　
Ｑ１０は導通、トランジスタＱ２０．　Ｑ２＋は非導通
となり、出力反転回路１９はメモリセルからの情報をそ
のまま出力端子ＤｏＵＴへ送り出す。一方、誤情報が書
込まれたメモリセルが読出された時、出力コントロール
回路１８からの制御信号ＳはゝゝＨ／／レベルとなるだ
め、トランジスタＱ＋ｓ　＋　Ｑ１９は非導通、トラン
ジスタＱ２０　＋　Ｑ２１は導通となり、出力反転回路
１９はメモリセルからの情報を反転して出力端子ＤＯＵ
Ｔへ送９出す。

メモリセルからの読出し情報は２値すなわちＨ“レベル
かゝゝＬ“レベルかのいずれかであるため、誤情報（た
とえばゝゝＬ“レベル）を反転して出力すること（ＬＩ
Ｈ“レベル）は正情報を出力することになる。すなわち
、出力反転回路１９はメモリマトリックス内の誤情報が
書込まれたメモリセルが読出されたとき、出力コントロ
ール回路１８からの制御信号Ｓを受けて正情報を出力す
る機能を持つ。

以上説明したように、本発明による代表的な半導体メモ
リ装置の実施例においては、データライン上に選択され
たメモリセルへの書込みが正常に行われたかどうかの判
断を行う自己診断回路を持ち、かつ自己診断回路からの
制御信号により行及び列の情報を保持できる行レジスタ
回路１列レジスタ回路を持ち、かつ誤情報が書込捷れた
メモリセルが読出し選択されたとき行及び列レジスタ回
路がその判断結果を受けとり制御信号を出力することの
できる出力コントロール回路を持ち、かつ出力コントロ
ール回路からの制御信号によりメモリセルからの読み出
し情報を反転することのできる出力反転回路を持つため
、選択されたメモリセルが誤情報が書込址れたとき、そ
れを自己診断し、かつその誤情報が瞥込まれたメモリセ
ルが選択されたときその情報を修正し正しい情報をメモ
リの出力端子に送りこむことができる。

これにより本発明による半導体メモリ装置においては、
チップ上への物理的な外部から処理も必要もなく、また
プロセス工程上においても従来技術をその１ま採用でき
１、かつ汚染防止などの信頼性上の問題も除去され、回
路設計上の工夫たけて半導体メモリ装置内の欠陥を自己
診断しかつ自己修復することができる。この方式により
、外部処理設備の必要もない低価格な半導体メモリ装置
を提供することができる。

（発明の効果） 本発明によれは、不良ビットに対する救済方法として自
己診断機能と自己修復機能を内蔵した半導体メモリ装置
を提供することができ、汎用大容量グイナミノク及びス
タティックメモリに最適であるとともに、メモリ機能を
内蔵するマイクロプロセッサなど各種論理ＬＳＩ装置へ
の適用が可能である。

【図面の簡単な説明】

第１図は従来の半導体メモリ装置のブロックダイアグラ
ム、第２図は従来の改良されたオンチップ冗長構成の半
導体メモリ装置のブロックダイアグラム、第３図は第２
図の中のメモリマトリックス及び予備デコーダ部の詳細
図、第４図は本発明による半導体メモリ装置の基本ブロ
ックダイアグラム、第５図は自己診断回路の代表的具体
例、第６図は行及び列レジスタ回路、出力コントロール
回路、出力反転回路の代表的具体例である。 １．４・　アドレスドライバ、２，５　アドレスデコー
ダ、３・メモリマトリックス、６・マルチプレクサ、７
　データ入力回路、８・・データ出力回路、９・・霞コ
ントロール回路、１０　、１２・・・予備デコーダ回路
、１１　　予備行、１３　　予備列、１５　　自己診断
回路、１６・・行レジスタ回路、１７　　列レヅスタ回
路、１８・・・出力コントロール回路、１９・出力反転
回路。 特許出願人 沖電気工業株式会社 特許出願代理人 弁理士　　山　　本　　恵　　−

Claims (1)

【特許請求の範囲】
1. ｎ行×ｍ列のマトリックスからなるメモリアレーと、該
   メモリアレーの各列ごとに配置されたスイッチ機能を通
   して共通に接続されたデータラインと、該データライン
   に接続しメモリアレー内のある選択されたメモリセルに
   情報を薔込む入力回路部と、前記データラインに接続さ
   れメモリアレー内のある選択されたメモリセルからの情
   報を読み出すデータ出力回路部とからなる半導体メモリ
   装置において、前記データライン上に接続されメモリア
   レー内のある選択されたメモリセルへの情報の書込み後
   すぐに前記メモリセルからの情報の読出しを行ない前記
   メモリセルへの情報の書込みが正常に行われたかどうか
   の判断を行う自己診断回路と、前記メモリプレーの各行
   及び各列に接続され前記自己診断回路からの入力信号に
   より前記メモリセルを選択した行と列との情報を格納す
   るレジスタ回路と、前記レジスタ回路に接続されメモリ
   アレー内のある選択されたメモリセルからの情報の読出
   し時にそのメモリセルの行と列とが前記レジスタ回路の
   行と列との情報と一致したかとうかの判断を行なう出力
   コントロール回路と、該出力コントロール回路からの入
   力信号により前記チータラインに接続したデータ出力回
   路の情報を反転する出力反転回路とを具備したことを特
   徴とする自己診断回路内蔵型半導体メモリ装置６．