JPS61214300A - 読出し専用メモリ - Google Patents
読出し専用メモリInfo
- Publication number
- JPS61214300A JPS61214300A JP60056513A JP5651385A JPS61214300A JP S61214300 A JPS61214300 A JP S61214300A JP 60056513 A JP60056513 A JP 60056513A JP 5651385 A JP5651385 A JP 5651385A JP S61214300 A JPS61214300 A JP S61214300A
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- JP
- Japan
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- faulty
- row
- cell
- Prior art date
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体メモリに係シ、特に読出し専用メモリに
おける不良ビット（不良セル）を救済する手段に関する
。
おける不良ビット（不良セル）を救済する手段に関する
。
半導体メモリの大容量化に伴ない、製造Ｋ１１ｌして結
晶欠陥による歩留シ低下が問題となってき念。この対策
として冗長回路を内蔵するようになったが、これは製造
段階で発見された不良のメモリセルを冗長回路のメモリ
セルと切ｂｍえて救済するものであシ、この切シ換えの
操作に時間、手間が必要であった。これに代わるものと
して、大型計算機で採用されているＷＡシ検出訂正方式
（エラーコーｒコレクト方式、ＦＣＣ方式）を応用し九
ＦＣＣ回路を内蔵することが一部で使用されるようにな
った。これは、データ用のメモリセルの他に検査符号（
パリティビット）用のメモリセルを設け、この検査符号
に基いてデータビット（念とえば８ビツト）中の誤シを
自動的に検出、訂正する機能を持念せたものである。
晶欠陥による歩留シ低下が問題となってき念。この対策
として冗長回路を内蔵するようになったが、これは製造
段階で発見された不良のメモリセルを冗長回路のメモリ
セルと切ｂｍえて救済するものであシ、この切シ換えの
操作に時間、手間が必要であった。これに代わるものと
して、大型計算機で採用されているＷＡシ検出訂正方式
（エラーコーｒコレクト方式、ＦＣＣ方式）を応用し九
ＦＣＣ回路を内蔵することが一部で使用されるようにな
った。これは、データ用のメモリセルの他に検査符号（
パリティビット）用のメモリセルを設け、この検査符号
に基いてデータビット（念とえば８ビツト）中の誤シを
自動的に検出、訂正する機能を持念せたものである。
ところが、たとえばＩＭビット以上の大容量のマスクＲ
ＯＭの場合、ＥＣＣ回路を内蔵させると。
ＯＭの場合、ＥＣＣ回路を内蔵させると。
検査符号を書き込んでおくためのメモリセルとして読み
出しデータを書き込んでおくためのメモリセルの約２０
１を必要とするので、メモリチップの大きさが大きくな
る欠点がある。ま念。
出しデータを書き込んでおくためのメモリセルの約２０
１を必要とするので、メモリチップの大きさが大きくな
る欠点がある。ま念。
データ読み出し時Ｋｌ！！、Ｄ検出訂正のための演算回
路が必らず動作するので、アクセスタイムが遅くなる欠
点がある。
路が必らず動作するので、アクセスタイムが遅くなる欠
点がある。
〔発明の目的〕
本発明は上記の事情に鑑みてなされたもので、不良チッ
プを救済するために必要なチップサイズの増大が僅かで
済み、アクセスタイムの遅れを殆んど伴なうことなく不
要救済が可能であシ。
プを救済するために必要なチップサイズの増大が僅かで
済み、アクセスタイムの遅れを殆んど伴なうことなく不
要救済が可能であシ。
特に同一行あるいは同一列に複数の不良セルが存在する
場合の救済に好適な読出し専用メモリを提供するもので
ある。
場合の救済に好適な読出し専用メモリを提供するもので
ある。
即ち、本発明の読出し専用メモリは、行デコーダの各出
力端にそれぞれ不良列検出回路を接続して設け、各対応
する行＃に接続されているメモリセル内に不良セルが存
在する場合に、不良セルが接続されている不良行く対応
する不良列検出回路で当該不良行の選択時を検出するよ
対応する列選択線により選択される列ＨＫｍ続されてｈ
るメモリセル内に不良セルが存在する検出するように予
め登祿しておき、上記不良行 □力との論理積を
とり不良セル選択時を検出するゲート手段を設け、セン
スアンプから出力バッファに送られる読み出しデータを
上記ゲート手段による不良セル選択時の検出がなされて
いるか否かに応じて反転させ％またはそのまま通過させ
る手段を設けてなることを特徴とするものである。
力端にそれぞれ不良列検出回路を接続して設け、各対応
する行＃に接続されているメモリセル内に不良セルが存
在する場合に、不良セルが接続されている不良行く対応
する不良列検出回路で当該不良行の選択時を検出するよ
対応する列選択線により選択される列ＨＫｍ続されてｈ
るメモリセル内に不良セルが存在する検出するように予
め登祿しておき、上記不良行 □力との論理積を
とり不良セル選択時を検出するゲート手段を設け、セン
スアンプから出力バッファに送られる読み出しデータを
上記ゲート手段による不良セル選択時の検出がなされて
いるか否かに応じて反転させ％またはそのまま通過させ
る手段を設けてなることを特徴とするものである。
したがって１通常のメモリ回路に不良セル救済用の比較
的小数の素子を追加しておき、製造時のウニハエ穆での
テスト終了後に不良セルに対応する不良行、不良列を登
録しておくことによって、実際の使用に際して不良セル
からの読み出しデータを反転して正しいデータに補正で
きるようになり、特に同一行あるいは同一列に複数の不
良セルが存在する場合の救済に適している。この場合、
ＥＣＣ回路を使用しておらず。
的小数の素子を追加しておき、製造時のウニハエ穆での
テスト終了後に不良セルに対応する不良行、不良列を登
録しておくことによって、実際の使用に際して不良セル
からの読み出しデータを反転して正しいデータに補正で
きるようになり、特に同一行あるいは同一列に複数の不
良セルが存在する場合の救済に適している。この場合、
ＥＣＣ回路を使用しておらず。
チップサイズの増大は僅かであシ、アクセスタイムの遅
れは殆んど伴なわない。
れは殆んど伴なわない。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。図面はたとえばＩＭビットマスクＲＯＭの一部を示
しておシ、１は行デコーダ、２は列デコーダ、３はメモ
リセルアレイ、４は列選択回路、ＳＦｉセンスアンプ、
６はデータ出カパッファであ）、これらは通常のメモリ
回路を構成しておシ、その詳述は省略する。なお、上記
メモリセルアレイ３において、７１〜７ｎは行線、８重
〜８ｍは列線であシ、９目〜９ｎｍはそれぞれメモリセ
ル用のＭＯＳ （絶縁ゲート型）トランジスタであシ、
同一行のトランジスタの各ゲートが同じ行線に共通接続
され、同一列のトランジスタの各一端が同じ列線に共通
接続されてノア型構成となっている。
る。図面はたとえばＩＭビットマスクＲＯＭの一部を示
しておシ、１は行デコーダ、２は列デコーダ、３はメモ
リセルアレイ、４は列選択回路、ＳＦｉセンスアンプ、
６はデータ出カパッファであ）、これらは通常のメモリ
回路を構成しておシ、その詳述は省略する。なお、上記
メモリセルアレイ３において、７１〜７ｎは行線、８重
〜８ｍは列線であシ、９目〜９ｎｍはそれぞれメモリセ
ル用のＭＯＳ （絶縁ゲート型）トランジスタであシ、
同一行のトランジスタの各ゲートが同じ行線に共通接続
され、同一列のトランジスタの各一端が同じ列線に共通
接続されてノア型構成となっている。
一方、１０ｔ 〜１０ｎは前記行デコーダ１の各出力線
（行線）Ｋ接続された不良列検出回路、ｌノ１〜ｌ １
ｍは前記列デコーダ２の各出力線（列選択線４鳳〜４ｍ
）Ｋ接続された不良列検出回路である。これらの不良行
、不良列検出回路１０ｔ 〜１０ｎ 、 Ｉ Ｉｔ 〜
１１ｍは％製造段階でのウェハーソートにより存在する
ことが発見され念前記メモリセルアレイ３内の不良セル
が属する不良行および不良列に対応する一部の回路に対
してウニハエ程後に後述するような登録処理が施されて
おシ、この登録が施された回路は上記不良行、不良列の
選択時を検出して検出出力１１”を発生するものである
。そして、前記不良列検出回路１０ｇ〜１０ｎの各出力
はオア処理（ワイアードオアあるいはオア回路による）
がとられたのち２人力のアンドゲート１２の一方の入力
となシ、前記不良列検出回路１１ｘ〜１１ｍの各出力は
オア処理がとられ九のち上記アンドゲート１２の他方の
入力となる。し念がって、このアンドゲート１２は、不
良セル選択時に２人力とも１１”になって１１”レベル
の出力（不良セル検出出力）が発生する。また、データ
通過・反転回路としてたとえば排他的オアゲート１３が
前記センスアンプ５と出力バッファ６との間に設けられ
ておシ、その一方の入力として上記センスアンプ５の出
力が入力し、他方の入力として前記アンドゲート１２の
出力が入力している。したがって、上記排他的オアゲー
ト１３は、前記アンドゲート１２から検出出力′″１″
が発生していないときはセンスアンプ５からの読み出し
データをそのまま通過させて出力バッファ６に送り、前
記検出出力が発生しているときはセンスアンプ５からの
読み出しデータを反転させて出力バッファ６に送るよう
にム 軒回路ｌｉＭ〜１１ｍは、それぞれたとえば図示の如く
、行線あるいは列選択線に一方の入力端が接続された２
人カアンドｅ−）１４と、このアンドゲート１４の他方
の入力端とｖＣｃ電源との間に接続されたプルアップ用
の抵抗１５と、上記他方の入力端と接地端との間に設け
られて不良行あるいは不良列が登録される場合にレーデ
光等により溶断されるヒユーズ（九とえばポリシリコン
上１−ズ）１６とからなる。そして、不良セルが存在す
る場合に、この不良セルが存在する不良行、不良列に対
応して前記不良列検出回路１０４〜ノｏｎ、不良列検出
回路Ｉノ１〜１１ｍの一部におけるヒエ−、ｆ１６が溶
断される。
（行線）Ｋ接続された不良列検出回路、ｌノ１〜ｌ １
ｍは前記列デコーダ２の各出力線（列選択線４鳳〜４ｍ
）Ｋ接続された不良列検出回路である。これらの不良行
、不良列検出回路１０ｔ 〜１０ｎ 、 Ｉ Ｉｔ 〜
１１ｍは％製造段階でのウェハーソートにより存在する
ことが発見され念前記メモリセルアレイ３内の不良セル
が属する不良行および不良列に対応する一部の回路に対
してウニハエ程後に後述するような登録処理が施されて
おシ、この登録が施された回路は上記不良行、不良列の
選択時を検出して検出出力１１”を発生するものである
。そして、前記不良列検出回路１０ｇ〜１０ｎの各出力
はオア処理（ワイアードオアあるいはオア回路による）
がとられたのち２人力のアンドゲート１２の一方の入力
となシ、前記不良列検出回路１１ｘ〜１１ｍの各出力は
オア処理がとられ九のち上記アンドゲート１２の他方の
入力となる。し念がって、このアンドゲート１２は、不
良セル選択時に２人力とも１１”になって１１”レベル
の出力（不良セル検出出力）が発生する。また、データ
通過・反転回路としてたとえば排他的オアゲート１３が
前記センスアンプ５と出力バッファ６との間に設けられ
ておシ、その一方の入力として上記センスアンプ５の出
力が入力し、他方の入力として前記アンドゲート１２の
出力が入力している。したがって、上記排他的オアゲー
ト１３は、前記アンドゲート１２から検出出力′″１″
が発生していないときはセンスアンプ５からの読み出し
データをそのまま通過させて出力バッファ６に送り、前
記検出出力が発生しているときはセンスアンプ５からの
読み出しデータを反転させて出力バッファ６に送るよう
にム 軒回路ｌｉＭ〜１１ｍは、それぞれたとえば図示の如く
、行線あるいは列選択線に一方の入力端が接続された２
人カアンドｅ−）１４と、このアンドゲート１４の他方
の入力端とｖＣｃ電源との間に接続されたプルアップ用
の抵抗１５と、上記他方の入力端と接地端との間に設け
られて不良行あるいは不良列が登録される場合にレーデ
光等により溶断されるヒユーズ（九とえばポリシリコン
上１−ズ）１６とからなる。そして、不良セルが存在す
る場合に、この不良セルが存在する不良行、不良列に対
応して前記不良列検出回路１０４〜ノｏｎ、不良列検出
回路Ｉノ１〜１１ｍの一部におけるヒエ−、ｆ１６が溶
断される。
たとえば行線７麿および列線８直に接続されているメモ
リセル９目が不良である場合、上記行線７１に接続され
ている不良列検出回路１０１および上記列線８厘を選択
するための列選択線４皿に接続されている不良列検出回
路１１ｔの各ヒユーズ２６が溶断される。このようにヒ
ユーズが溶断された検出回路においては、アンドゲート
１４の一方の入力として抵抗１５を通して１”レベル（
ｖｃｃ電位）が入力するので、他方の入力として接続さ
れている行線（または列選択線）が”１”（選択状態）
になったときに′１”レベルの不良行（または不良列）
検出出力を発生するようＫなる。この場合、上記他方の
入力として接続されている行線（または列選択線）がＯ
”（非選択状態）のときには、′″１”レベルの検出出
力は発生しない。これに対して、ヒユーズが溶断されて
いない検出回路においては、アンドｒ−）２４の一方の
入力としてヒｘ−ｅ１６を通して′Ｏ”レベル（ａ地電
位）が入力するので、他方の入力のレベルの如何に拘ら
ず′ｌ”レベルの検出出力は発生し ゛ない。また
、前記不良セル９目と同一行の他のメモリセル（たとえ
ば９１ｍ）も不良である場合には、この不良セル４９１
．に対応する不良列は不良列検出回路１１．のヒユーズ
を溶断しておくことにより検出可能になル、上記不良セ
ル９１ｇに対応する不良行は前述したようにヒユーズ溶
断が行なわれた不良列検出回路１０１により検出可能で
ある。換言すれば、不良列検出回路１０１〜１０ｎはそ
れぞれ対応する行線７Ｉ〜７ｎに接続された全セルが不
良の場合にも１回の不良登録（ヒユーズ溶断）を行なっ
ておくだけで同一行の全セルの不良検出が可能である。
リセル９目が不良である場合、上記行線７１に接続され
ている不良列検出回路１０１および上記列線８厘を選択
するための列選択線４皿に接続されている不良列検出回
路１１ｔの各ヒユーズ２６が溶断される。このようにヒ
ユーズが溶断された検出回路においては、アンドゲート
１４の一方の入力として抵抗１５を通して１”レベル（
ｖｃｃ電位）が入力するので、他方の入力として接続さ
れている行線（または列選択線）が”１”（選択状態）
になったときに′１”レベルの不良行（または不良列）
検出出力を発生するようＫなる。この場合、上記他方の
入力として接続されている行線（または列選択線）がＯ
”（非選択状態）のときには、′″１”レベルの検出出
力は発生しない。これに対して、ヒユーズが溶断されて
いない検出回路においては、アンドｒ−）２４の一方の
入力としてヒｘ−ｅ１６を通して′Ｏ”レベル（ａ地電
位）が入力するので、他方の入力のレベルの如何に拘ら
ず′ｌ”レベルの検出出力は発生し ゛ない。また
、前記不良セル９目と同一行の他のメモリセル（たとえ
ば９１ｍ）も不良である場合には、この不良セル４９１
．に対応する不良列は不良列検出回路１１．のヒユーズ
を溶断しておくことにより検出可能になル、上記不良セ
ル９１ｇに対応する不良行は前述したようにヒユーズ溶
断が行なわれた不良列検出回路１０１により検出可能で
ある。換言すれば、不良列検出回路１０１〜１０ｎはそ
れぞれ対応する行線７Ｉ〜７ｎに接続された全セルが不
良の場合にも１回の不良登録（ヒユーズ溶断）を行なっ
ておくだけで同一行の全セルの不良検出が可能である。
同様に、前記不良セル９目と同一列の他のメモリセル（
たとえば９１１）も不良である場合には、この不良セル
９１に対応する不良行は不良列検出回路１０．のヒユー
ズを溶断しておくことにより検出可能になシ、上記不良
セル９１１に対応する不良列は前述したようにヒユーズ
溶断が行なわれ念不良列検出回路ＪＪＩＫよシ検出可能
である。換言すれば、不良列検出回路１１皇〜１１ｒｎ
は、それぞれ対応する列選択線４１〜４ｍにより選択さ
れる列線８Ｉ〜ＪｍＫ接続された全セルが不良の場合に
も１回の不良登録（ヒユーズ溶断）を行なっておくだけ
で同一列の全セルの不良列検出が可能である。
たとえば９１１）も不良である場合には、この不良セル
９１に対応する不良行は不良列検出回路１０．のヒユー
ズを溶断しておくことにより検出可能になシ、上記不良
セル９１１に対応する不良列は前述したようにヒユーズ
溶断が行なわれ念不良列検出回路ＪＪＩＫよシ検出可能
である。換言すれば、不良列検出回路１１皇〜１１ｒｎ
は、それぞれ対応する列選択線４１〜４ｍにより選択さ
れる列線８Ｉ〜ＪｍＫ接続された全セルが不良の場合に
も１回の不良登録（ヒユーズ溶断）を行なっておくだけ
で同一列の全セルの不良列検出が可能である。
上記構成によるマスクＲＯＭにおいては、不良セルに対
応する不良行、不良列が登録された後は、不良アドレス
入力によりネ良セルが選択されたときに不良セルに対応
する１組の不良列検出回路、不良列検出回路からそれぞ
れ１”レベルの検出出力が発生し、アンドゲート１２の
出力が１”レベル（不良検出出力）となる。
応する不良行、不良列が登録された後は、不良アドレス
入力によりネ良セルが選択されたときに不良セルに対応
する１組の不良列検出回路、不良列検出回路からそれぞ
れ１”レベルの検出出力が発生し、アンドゲート１２の
出力が１”レベル（不良検出出力）となる。
これによって、排他的オアｆ−ト１３でセンスアンプ５
からの読み出しデータ（不良セルデータ）が反転（つま
シ補正）されるので、出力バッファ６から正常な読み出
しデータが得られるようになる。なお、正常なセルに対
応するアドレスの入力時には、このセルに対応する１組
の不良列検出回路、不良列検出回路の各出力が共に″１
ｎレベルになることはなく、アンドゲート１２の出力は
１０”であるので、°センスアンプ５からの読み出しデ
ータはそのまま出力バッファ６から出力する。
からの読み出しデータ（不良セルデータ）が反転（つま
シ補正）されるので、出力バッファ６から正常な読み出
しデータが得られるようになる。なお、正常なセルに対
応するアドレスの入力時には、このセルに対応する１組
の不良列検出回路、不良列検出回路の各出力が共に″１
ｎレベルになることはなく、アンドゲート１２の出力は
１０”であるので、°センスアンプ５からの読み出しデ
ータはそのまま出力バッファ６から出力する。
したがって、上記マスクＲＯＭによれば、複数の不良セ
ルの各アドレス関係が不規則である場合は勿論のこと、
各不良セルが同一行とか同一列に存在する場合でも予め
不良登録を行なりておくことＫよシネ良セル選択時を検
出して読み出しデータを補正できる。この場合、不良登
録に伴なってとニーズを溶断する手間がかかるが、同一
行とか同一列に存在する複数の不良セルに対しては同一
行あるいは同一列については１個の検出回路に不良登録
を行なうだけでよく、不良列検出回路、不良列検出回路
を設けることに伴なうチップサイズの増大は２〜３優程
度と僅かで済む。ま念、データ読み出し時にセンスアン
プ５からのデータが排他的オアゲート１３を経て出力バ
ッファ６に送られることによるアクセスタイムの遅れは
殆んどなく、従来例のよりなりＣＣ回路を用いていない
ので高速読み出しが可能である。
ルの各アドレス関係が不規則である場合は勿論のこと、
各不良セルが同一行とか同一列に存在する場合でも予め
不良登録を行なりておくことＫよシネ良セル選択時を検
出して読み出しデータを補正できる。この場合、不良登
録に伴なってとニーズを溶断する手間がかかるが、同一
行とか同一列に存在する複数の不良セルに対しては同一
行あるいは同一列については１個の検出回路に不良登録
を行なうだけでよく、不良列検出回路、不良列検出回路
を設けることに伴なうチップサイズの増大は２〜３優程
度と僅かで済む。ま念、データ読み出し時にセンスアン
プ５からのデータが排他的オアゲート１３を経て出力バ
ッファ６に送られることによるアクセスタイムの遅れは
殆んどなく、従来例のよりなりＣＣ回路を用いていない
ので高速読み出しが可能である。
なお、前記不良列検出回路１０１〜１０ｎ、不良列検出
回路１１＋〜ＪＪｍは図示の具体例に限られるものでは
なく、それぞれヒユーズを複数個用いて構成するとか、
ヒユーズ溶断が行なわれた検出回路だけ出力可能になる
ように構成するなどの変形実施が可能である。
回路１１＋〜ＪＪｍは図示の具体例に限られるものでは
なく、それぞれヒユーズを複数個用いて構成するとか、
ヒユーズ溶断が行なわれた検出回路だけ出力可能になる
ように構成するなどの変形実施が可能である。
また、本発明はマスクＲＯＭ以外の読出し専用メモリに
も適用可能である。
も適用可能である。
上述し念ように本発明の読出し専用メモリによれば、不
良セルを救済するために必要なチップサイズの増大が僅
かで済み、アクセスタイムの遅れを殆んど伴なうことな
く不良救済が可能であシ、特に同一行あるいは同一列に
複数の不良セルが存在する場合の救済に好適である。
良セルを救済するために必要なチップサイズの増大が僅
かで済み、アクセスタイムの遅れを殆んど伴なうことな
く不良救済が可能であシ、特に同一行あるいは同一列に
複数の不良セルが存在する場合の救済に好適である。
図面は本発明の一実施例に係る大容量マスクＲＯＭ、の
一部を示す構成説明図である。 ｌ・・・行デコーダ、２・・・列デコーダ、３・・・メ
モリセルアレイ、４・・・列選択回路、４重〜４ｍ・・
・列選択線、５・・・センスアンプ、６・・・出力バッ
ファ、７１〜２ｎ・・・行線、８１〜８ｍ・・・列線。 ９目〜９ ｎｍ・・・メモリセル、１０１〜１０ｎ・・
・不良列検出回路、１１１〜ｌ１ｍ・・・不良列検出回
路、１２・・・アンドゲート、１３・・・排他的オアゲ
ート。 出願人代理人 弁理士 鈴 江 武 彦手続補正書 ６□２ρＯ，ｌＱ、−５゜ 特許庁長官 志 賀 学 殿１、事件の表示 特願昭６０−５６５１３号 ２、発明の名称 読出し専用メモリ ３、補正をする者 事件との関係 特許出願人 （３０７）株式会社 東芝 ４、代理人 ６、補正の対象
一部を示す構成説明図である。 ｌ・・・行デコーダ、２・・・列デコーダ、３・・・メ
モリセルアレイ、４・・・列選択回路、４重〜４ｍ・・
・列選択線、５・・・センスアンプ、６・・・出力バッ
ファ、７１〜２ｎ・・・行線、８１〜８ｍ・・・列線。 ９目〜９ ｎｍ・・・メモリセル、１０１〜１０ｎ・・
・不良列検出回路、１１１〜ｌ１ｍ・・・不良列検出回
路、１２・・・アンドゲート、１３・・・排他的オアゲ
ート。 出願人代理人 弁理士 鈴 江 武 彦手続補正書 ６□２ρＯ，ｌＱ、−５゜ 特許庁長官 志 賀 学 殿１、事件の表示 特願昭６０−５６５１３号 ２、発明の名称 読出し専用メモリ ３、補正をする者 事件との関係 特許出願人 （３０７）株式会社 東芝 ４、代理人 ６、補正の対象
Claims (1)
- 行デコーダの各出力端にそれぞれ接続されて設けられ
、それぞれ対応する行線に接続されたメモリセル内に不
良セルが存在する場合に不良セルが接続されている不良
行が予め登録され、この登録された不良行の選択時を検
出する不良行検出回路と、列デコーダの各出力端にそれ
ぞれ接続されて設けられ、それぞれ対応する列選択線に
より選択される列線に接続されたメモリセル内に不良セ
ルが存在する場合に不良セルが接続されている不良列が
予め登録され、この登録された不良列の選択時を検出す
る不良列検出回路と、この不良列検出回路の検出出力と
前記不良行検出回路の検出出力との論理積をとり不良セ
ル選択時を検出するゲート手段と、前記行デコーダおよ
び列デコーダにより選択されるメモリセルアレイ内のメ
モリセルからセンスアンプにより読み出されたデータが
出力バッファに送られる過程で、前記ゲート手段による
不良セル選択時の検出がなされているか否かに応じて上
記読み出しデータを反転させ、またはそのまま通過させ
る手段とを具備してなることを特徴とする読出し専用メ
モリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5651385A JPH0731918B2 (ja) | 1985-03-20 | 1985-03-20 | 読出し専用メモリ |
| US06/841,249 US4729117A (en) | 1985-03-20 | 1986-03-19 | Semiconductor memory device |
| EP86103704A EP0195429A3 (en) | 1985-03-20 | 1986-03-19 | Semiconductor memory device |
| KR1019860002077A KR900006141B1 (ko) | 1985-03-20 | 1986-03-20 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5651385A JPH0731918B2 (ja) | 1985-03-20 | 1985-03-20 | 読出し専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61214300A true JPS61214300A (ja) | 1986-09-24 |
| JPH0731918B2 JPH0731918B2 (ja) | 1995-04-10 |
Family
ID=13029205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5651385A Expired - Lifetime JPH0731918B2 (ja) | 1985-03-20 | 1985-03-20 | 読出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731918B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59185098A (ja) * | 1983-04-04 | 1984-10-20 | Oki Electric Ind Co Ltd | 自己診断回路内蔵型半導体メモリ装置 |
-
1985
- 1985-03-20 JP JP5651385A patent/JPH0731918B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59185098A (ja) * | 1983-04-04 | 1984-10-20 | Oki Electric Ind Co Ltd | 自己診断回路内蔵型半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0731918B2 (ja) | 1995-04-10 |
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