JP2837470B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の概要〕 半導体記憶装置特に不良セルの救済手段を持つマスク
ROMに関し、 新しい冗長技術を開発し、良品取得率を向上させるこ
とを目的とし、 マスクROMのメモリセルアレイを複数区分に分割し、
各区分を同時にアクセスして複数ビット同時読出しが可
能な半導体記憶装置において、該メモリセルアレイに記
憶させたデータの不良検査用データを格納する他のメモ
リセルアレイと、該メモリセルアレイの読出しデータ
を、該メモリセルアレイのワード線、ビット線障害デー
タと前記他のメモリセルアレイの読出しデータを用いて
修正する不良検出訂正回路を備えるよう構成する。

〔産業上の利用分野〕

本発明は、半導体記憶装置特に不良セルの救済手段を
持つマスクROMに関する。

半導体記憶装置では大容量になる程、不良メモリセル
の発生確率が高くなるから、冗長メモリセルを備えて不
良メモリセルをこれに代えて使用するという方法がとら
れる。

RAMなどでは書込み容易であるから、不良セルを冗長
セルに置き換える、不良セルが選択されるときその代り
に冗長セルが選択されるようにする、ことで簡単に不良
セル救済、メモリ製造歩留りの向上が図れるが、マスク
ROMではセル書込みは製造工程で行なうから、製造後に
不良セルが発見されてもその救済は容易でない。本発明
は、このマスクROMの不良セル救済手段に係るものであ
る。

〔従来の技術〕

マスクROMの構成例を第３図に示す。これは4Mのマス
クROMで、4096×128のメモリセルアレイ（MCA）を８面
持ち、セル面２と３の間と６と７の間に２段目のローデ
コーダ12a,12bが置かれる。14は１段目のローデコー
ダ、16a〜16hは２段目のコラムデコーダ、18は１段目の
コラムデコーダ、20はアドレスバッファである。外部ア
ドレス信号は19ビットで、そのうちの12ビットA₀〜A₁₁
がローデコーダに入って4096本のワード線の選択を行な
い、７ビットA₁₂〜A₁₈がコラムデコーダに入って128本
のビット線の選択を行なう。22（添字a,b,……は適宜省
略する）はセンスアンプ、24は出力バッファであり、読
出しデータを８ビット並列出力する。▲▼はチップ
イネーブルバー、▲▼はアウトプットイネーブルバ
ー、26はこれらを入力してアドレスバッファ、ロー／コ
ラムデコーダ、出力バッファを制御するロジック回路で
ある。

このマスクROMのメモリセルは第４図に示すように16
個Q₁〜Q₁₆が直列になり、これらの256個がそれぞれコラ
ムゲートQ₀を介してビット線BLに接続される。Ｌ選択で
あり、例えばセルQ₁を読出すときはワード線WL₁をＬ、
残りのワード線WL₂,……WL₁₆をＨにし、コラムゲートQ₀
をオンにする。従って残りのワード線に属するメモリセ
ルは記憶データが1,0いずれであってもオン、選択ワー
ド線に属するメモリセルQ₁が記憶データの1,0に応じて
オン、オフとなり、ビット線からこれらのセルを通って
グランドへ流れる電流の有り／無しをセンスアンプ22が
感知して読出し出力を生じる。

メモリセルQ₁,Q₂,……へのデータ書込みは、そのチャ
ネルに不純物を注入する／しないで行なわれ、不純物注
入して閾値を高くすると選択ワード線のＬレベルではオ
フとなり、不純物を注入しないものだけがオンになる。
非選択ワード線のＨレベルでは、不純物の注入／非注入
を問わずオンになる。

マスクROMにも幾つかのタイプがあり、第４図のよう
な直列型（ナンド型）の他に、各ワード線とビット線の
交点に１メモリセルを配設するものもある。この場合メ
モリセルは非選択でオフ、選択でオフまたはオン（記憶
データに応じて）であり、ワード線は非選択でＬレベ
ル、選択でＨレベルである。メモリセルの閾値電圧は上
記のようになるように定める。

〔発明が解決しようとする課題〕

マスクROMでは、メモリセルにウェハプロセスでデー
タを書込む。このため不良セルを救済するには、その不
良セルを良セル（冗長セル）に切換え、該良セルにウェ
ハプロセスと同様な処理をしてデータを書込む必要があ
る。これは甚だ厄介であり、多数の不良セルの救済は無
理である。現状ではマスクROMには有効な冗長技術がな
いと言ってよい。

マスクROMには、メモリ容量の増加に伴ない、チップ
面積の増大、不良セル発生の確率増大があっても、有効
な冗長技術が無く、良品の取得が難しくなっているとい
う問題がある。

本発明は以上の点を考えてなされたもので、新しい冗
長技術を開発し、良品取得率を向上させることを目的と
するものである。

〔課題を解決するための手段〕

第１図に示すように本発明では、マスクROMのメモリ
セルアレイ10のチップに、該メモリセルアレイ10に格納
したデータの不良検査用データを格納する他のメモリセ
ルアレイ30を設ける。

メモリセルアレイ10は複数の区分第１図ではセル面1,
2,……８に分割されており、これらの区分からそれぞれ
１メモリセルが読出され、全体では複数（第１図では８
ビット）同時読出しになるが、不良検査用データはこの
複数ビット（後述の実施例ではその半分）に対するもの
である。

また本発明では、メモリセルアレイ10の読出しデータ
にエラーがあればこれを修正する不良検出訂正回路28を
設ける。このエラー訂正は、上記他のメモリセルアレイ
30の読出しデータと、マスクROMセルアレイ10のワード
線、ビット線障害データを用いて行なう。ロー方向不良
検知回路32およびビット線方向不良検知回路34は、上記
ワード線、ビット線障害データを出力する。

〔作用〕

この構成によれば、マスクROMのメモリセルアレイ10
の読出しデータにエラーがあればこれを訂正して出力す
ることができ、マスクROMに冗長機能を持たせることが
できる。

即ちセルアレイ10の複数（８）ビット読出しデータは
不良検出訂正回路28で例えば排他オアをとられ、正しい
データに対する排他オアをとった結果（不良検査用デー
タ；セルアレイ30の読出し出力）と比較される。エラー
がなければこれらは一致するはずであり、排他オア出力
は０、エラーがあれば不一致で排他オア出力は１にな
る。この比較を行なった排他オアの出力で当該ビットを
訂正する。どのビットを訂正するかはワード線、ビット
線の障害データ（不良検知回路32,34の出力）により決
める。

マスクROMのメモリセルアレイ10を複数区分に分割し
て複数ビット同時読出しとし、この複数ビットに対する
不良検査用データを用意し、これとワード線／ビット線
障害データでエラー訂正すると、不良検査用データが少
なくて済み、セルアレイ30を小型化できる。

〔実施例〕

本発明の実施例を第１図で説明する。全図を通してそ
うであるが、他の図と同じ部分には同じ符号が付してあ
る。第１図も4MマスクROMを例にしており、4096×128の
メモリセルを持つアレイを４面１〜８備え、セル面１と
２はローデコーダ12aの左側に、セル面３と４は同右側
に、セル面５と６はローデコーダ12bの左側に、セル面
７と８は同左側に配設される。

セル面１と２、３と４、５と６、７と８ではワード線
が共通であり、これらのワード線の不良を検知する回路
32a〜32dがセル面1,4,5,8に隣接して設けられる。ワー
ド線は選択時にＬ、非選択時にＨであるが、線間短絡を
起していると、選択ワード線が非選択ワード線によりプ
ルアップされてＬレベルにならない、電流が流れる、通
の異常な状態になる。ロー方向不良検知回路32はこれを
検知し、障害（線間短絡）ワード線が選択されるとき例
えばＨレベルの出力を生じ、正常なワード線が選択され
るときＬレベルの出力を生じる。

ビット線がグランドに短絡している等の障害がある
と、選択セルがオンであっても抵抗があるのでビット線
電位はそれ程低くならない（2V程度になるだけ）のに、
0Vなど異常に低い電位になる。34a〜34hはこの各セル面
のビット線不良を検知する回路であり、選択ビット線が
障害であると例えばＨレベルの出力を生じる。

メモリセルアレイ10の読出データにエラーがあるとき
これを訂正すべく、別のメモリセルアレイ（マスクRO
M）30に不良検査用データを格納しておく。このセルア
レイのビット数は524288×２ビットで、セル２面分であ
る。この不良検査用データはセル面１と３と５と７の各
１ビット、計４ビットの排他オアをとったものと、セル
面２と４と６と８の各１ビット、計４ビットの排他オア
をとったものである。

この不良検知回路32,34の出力と不良検査用データ格
納メモリセルアレイ30の読出し出力を用いて、不良検出
訂正回路24で、読出しデータにエラーがあってもそれを
訂正して出力することができる。

今、ワード線（WLiとする）に障害があって読出しデ
ータがエラーになった例につきこれを説明すると、セル
面1,3,5,7の該WLiのメモリセルのデータをD1,D2,D3,D4
とすると、これらの排他オアをとったデータ（FDとす
る）がセルアレイ30に格納されており、該WLi選択時に
これが読出され、センスアンプ例えば36aを通って不良
検出訂正回路28に入力する。またこのときロー方向不良
検知回路32aの出力がＨになる。不良検出訂正回路28に
は第２図に示す回路が組込まれており、セル面1,3,5,7
の読出しデータD1,D2,D3,D4が排他オアゲートG₁,G₂に、
またセルアレイ30の読出しデータFDが排他オアゲートG₄
に、更にロー方向不良検知回路32の出力FCD1がアンドゲ
ートG₅に入力する。

排他オアゲートG₃の出力はD1〜D4の排他オア出力であ
り、もしD1〜D4が正常ならFDと等しいものである。従っ
て排他オアゲートG₄の出力FCは０、アンドゲートG₅の出
力は０、排他オアゲートG₆の出力D1outは入力のD1に等
しい。即ち、この場合は正常であるから読出しデータD1
がそのまゝ出力D1outになる。

これに対して読出しデータD1〜D4にエラーがあると
（こゝではD1がエラーとする）、ゲートG₃の出力は読出
しデータFDと等しくなく、排他オアゲートG₄の出力FCは
１になる。そしてこのときはロー方向不良検知回路32
（詳しくは32a）の出力がＨ（＝１）になっているか
ら、アンドゲートG₅の出力は１、従って排他オアゲート
G₆の出力D1out＝▲▼となり、読出しデータD1は反
転されて（修正されて）出力される。出力FCは４ビット
データD1〜D4のいずれかにエラーがあることを示すもの
であり、排他オアゲートG₆は不良検知回路の出力により
指定されるビット本例ではD1を修正するものである。

同様な回路を読出しデータD2,D3,D4に対しても設けて
おけば、これらのデータのエラー訂正が可能になる。勿
論D2〜D4に対してはロー方向不良検知回路32b〜32dの出
力を用いる。セル面2,4,6,8のデータについても同様で
あり、この場合のセルアレイ30の読出しデータFDはセン
スアンプ36bを通して不良検出訂正回路へ導かれる。ビ
ット線障害についても同様で、この場合はG₅相当のゲー
ト（G₇とする）を設けてこれにデータFCと不良検知回路
34a（34b,34c,……）の出力を入力し、該ゲートG₇とG₅
のオアをとってゲートG₆の入力とすればよい。

不良検査用データを格納するメモリセルアレイ30は、
通常のメモリセルアレイ10に並設しておくのが適当であ
るが、セルアレイ30のワード線、ビット線はセルアレイ
10のそれと共に障害であってはならないから、これとは
独立させておく必要はある。

不良検知回路32,34は、これをセルアレイ10に設ける
代りに、その出力相当のデータを外部から入力するよう
にしてもよい。この場合はセルアレイ10の全ワード線、
ビット線を予め検査して良／不良を知り、そのデータを
記憶しておいて、不良ワード線／ビット線をアクセスす
るときはデータ（第２図FCD1相当のもの）１を不良検出
訂正回路28へ外部より入力する。このワード線／ビット
線の良／不良データはマスクROMチップ内に設けたEPROM
などに格納し、これを読出して使用するようにしてもよ
い。

〔発明の効果〕

以上説明したように本発明では、マスクROMデータの
不良検査用データ、ワード線／ビット線の良／不良を示
すフェイルチェックデータを用意しておくのでこれによ
り、マスクROMの読出しデータを訂正して出力すること
ができ、マスクROMに対する有効な冗長手段を提供する
ことができる。

【図面の簡単な説明】

第１図は本発明の半導体記憶装置の説明図、 第２図は読出しデータの修正回路を示す図、 第３図はマスクROMの説明図、 第４図は第１図の一部の詳細例を示す回路図である。 第１図で10はマスクROMのメモリセルアレイ、セル面1,
2,……はその各区分、30は不良検査用データを格納する
他のメモリセルアレイ、32,34はロー／ビット線方向不
良検知回路、28は不良検出訂正回路である。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】マスクROMのメモリセルアレイ（10）を複
   数区分に分割し、各区分に同時にアクセスして複数ビッ
   ト同時読出しが可能な半導体記憶装置において、 該メモリセルアレイ（10）に記憶させたデータの不良検
   査用データを格納する他のメモリセルアレイ（30）と、 該メモリセルアレイ（10）の読出しデータを、該メモリ
   セルアレイ（10）のワード線、ビット線障害データと前
   記他のメモリセルアレイ（30）の読出しデータを用いて
   修正する不良検出訂正回路（28）を備えることを特徴と
   する半導体記憶装置。