JPS589298A - 冗長度を有する半導体記憶装置 - Google Patents
冗長度を有する半導体記憶装置Info
- Publication number
- JPS589298A JPS589298A JP56106265A JP10626581A JPS589298A JP S589298 A JPS589298 A JP S589298A JP 56106265 A JP56106265 A JP 56106265A JP 10626581 A JP10626581 A JP 10626581A JP S589298 A JPS589298 A JP S589298A
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- main body
- output
- memory
- circuit
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、冗長度を有する半導体記憶装置に関する◇
一般に、半導体記憶装置の製造にお−て轄、製造工程上
の条件の不均一、例えけ、フォトエ啼チング工程におけ
る空気中の浮遊塵埃ある一轄フオ）マスク不良等が原因
となる半導体ウニ＾上の画像不良等による歩留まりが同
―となっている。
の条件の不均一、例えけ、フォトエ啼チング工程におけ
る空気中の浮遊塵埃ある一轄フオ）マスク不良等が原因
となる半導体ウニ＾上の画像不良等による歩留まりが同
―となっている。
特に、パイプーラ型のル億（プログラマブル・リード・
オンリ・メモリ）ｋお−て社、例えば、ＦＲＯＭ＆Ｃ不
良ビ雫トがあつたとしてもデータ書自込み前のメーカー
側の検査では該不良ビ櫂トが発見されず、エーザーによ
るデータの書き込み時に該不良ビットが発見されるとい
うことがある。当然のことながら、ｐｗａ再度書き込ん
て訂正することができ＆−０したがうて、この書自込み
不良社ユーザーのメーカーに対する不信感を惹起する仁
とになる。
オンリ・メモリ）ｋお−て社、例えば、ＦＲＯＭ＆Ｃ不
良ビ雫トがあつたとしてもデータ書自込み前のメーカー
側の検査では該不良ビ櫂トが発見されず、エーザーによ
るデータの書き込み時に該不良ビットが発見されるとい
うことがある。当然のことながら、ｐｗａ再度書き込ん
て訂正することができ＆−０したがうて、この書自込み
不良社ユーザーのメーカーに対する不信感を惹起する仁
とになる。
従来、このようなデータの書き込み不良を低減するため
に１本体メモリＫ１１ＩＩ＆メモリを並設し、本体メモ
リ書き込み中に不良ビットが発見されたら該不良ビリ）
Ｋ対応して補助メモリに正し−データを書き込み、読み
出し時は当該不良ビットに代えて補助メモリからデータ
を読み出すようｋして−た。
に１本体メモリＫ１１ＩＩ＆メモリを並設し、本体メモ
リ書き込み中に不良ビットが発見されたら該不良ビリ）
Ｋ対応して補助メモリに正し−データを書き込み、読み
出し時は当該不良ビットに代えて補助メモリからデータ
を読み出すようｋして−た。
しかしながら、このような従来の冗長度を有する半導体
記憶装置社、本体メモリセル群のメモリセルと同数のメ
％リセｋを有する補助メモリセル群が必要とな抄、また
、本体メモリセル群と補助メモリセル群との切抄換え手
段の構造が複雑となる。したがうて、半導体記憶装置に
おける冗長系が大規模なものとなり、その占有面積もか
なり大急（′＆染、半導体記憶装置における実質的な集
積度が低下すると−う問題があつた。
記憶装置社、本体メモリセル群のメモリセルと同数のメ
％リセｋを有する補助メモリセル群が必要とな抄、また
、本体メモリセル群と補助メモリセル群との切抄換え手
段の構造が複雑となる。したがうて、半導体記憶装置に
おける冗長系が大規模なものとなり、その占有面積もか
なり大急（′＆染、半導体記憶装置における実質的な集
積度が低下すると−う問題があつた。
本発明社、上述の問題を解決するためになされたもので
、簡単な構成で、占有面積の小さな冗長系を有する冗長
度を有する半導体記憶装置を提供するものである。
、簡単な構成で、占有面積の小さな冗長系を有する冗長
度を有する半導体記憶装置を提供するものである。
本発明によれば、入力アドレス信号に対応して出力があ
らかじめ設定され、メモリ本体をアクセスする第１のデ
コーダ囲路と、この第１のデコーダ回路に加えられる入
力アドレス信号と同じ信号が加えられ、かつ、入力アド
レス信号に対応・する出力が設定されずにプレグラム可
能な第２のデコーダ回路とを具え、メモリ本体に書き込
み不良箇所があると、該不良箇所に対応するアドレス信
号を前記第２のデコーダーに書き込み、この第ｇ。
らかじめ設定され、メモリ本体をアクセスする第１のデ
コーダ囲路と、この第１のデコーダ回路に加えられる入
力アドレス信号と同じ信号が加えられ、かつ、入力アド
レス信号に対応・する出力が設定されずにプレグラム可
能な第２のデコーダ回路とを具え、メモリ本体に書き込
み不良箇所があると、該不良箇所に対応するアドレス信
号を前記第２のデコーダーに書き込み、この第ｇ。
デコーダ部によって前記メモリ本体の不良ビット〜を冗
長している。
長している。
以下、本発明を添附図面の実施例に基づ−て詳細ｌＩｃ
１Ｉ！明する。
１Ｉ！明する。
第１図は本発明に係る冗長度を有する半導体記憶装置の
一実施例を示すものであ）、図示の半導体記憶装置（以
下メモリ装置という）ｘｏｏｄパイＩ−ラ型のＰＩＩＯ
Ｍである。アドレス信号（ある−祉アドレス相等信号）
は行アドレス信号圧および列アドレス信号ムＯＫ分割さ
れ、あらかじめ入出力関係が設定された行デコーダ回路
ｌおよび列デコーダ回Ｉｔ、ＢＫそれぞれ入力される・
次に、それぞれのデコーダ回路１．ｆｆ１ｌｆ：より信
号ｊ１ムＯＫ対応する信号線が選択されてメモリ本体３
０所定アドレスのメモリセルがアクセスされ、該メモリ
セルに記憶されたデータｎ１Ｆｉセンス回路４により検
知され、この検知出力はオア回路５を介して出力される
。また、このメモリ装置ｉｏＯＫ冗長性を持たせるため
のプレグラム可能なデコーダ回路６．７には、デコーダ
回路１．８に加えられる信号と同一〇アドレス信号■、
ム０がそれぞれ加えられる。このデコーダ回路６．７０
出力は、それぞれ信号線８．９を介してアンド回路１０
に加えられ、アンド回路１０の出力はオア回路６を介し
て出力される。
一実施例を示すものであ）、図示の半導体記憶装置（以
下メモリ装置という）ｘｏｏｄパイＩ−ラ型のＰＩＩＯ
Ｍである。アドレス信号（ある−祉アドレス相等信号）
は行アドレス信号圧および列アドレス信号ムＯＫ分割さ
れ、あらかじめ入出力関係が設定された行デコーダ回路
ｌおよび列デコーダ回Ｉｔ、ＢＫそれぞれ入力される・
次に、それぞれのデコーダ回路１．ｆｆ１ｌｆ：より信
号ｊ１ムＯＫ対応する信号線が選択されてメモリ本体３
０所定アドレスのメモリセルがアクセスされ、該メモリ
セルに記憶されたデータｎ１Ｆｉセンス回路４により検
知され、この検知出力はオア回路５を介して出力される
。また、このメモリ装置ｉｏＯＫ冗長性を持たせるため
のプレグラム可能なデコーダ回路６．７には、デコーダ
回路１．８に加えられる信号と同一〇アドレス信号■、
ム０がそれぞれ加えられる。このデコーダ回路６．７０
出力は、それぞれ信号線８．９を介してアンド回路１０
に加えられ、アンド回路１０の出力はオア回路６を介し
て出力される。
さて、メモリ装置１００ において、各アドレス毎のデ
ータ書き込み時、メモリ本体３の書き込み内容が例えば
１１′であるべきところが１０′であると、当該行アド
レス信号圧および列アドレス信号ムＣに対応して、デコ
ーダ回路６．７の出力がそれ□ぞれ１１′となるよう′
にデコーダ回路６．７への書き込みを行なう。したがっ
て、このアドレスを指定して記憶されたデータを読み出
すとき、センス回路４の出力社１０′であるが、デコー
ダ回路６．フＯ出力社共に１１１で、これによりアンド
回路１０は動作し、オア回路５を介して１１′が出力さ
れる。
ータ書き込み時、メモリ本体３の書き込み内容が例えば
１１′であるべきところが１０′であると、当該行アド
レス信号圧および列アドレス信号ムＣに対応して、デコ
ーダ回路６．７の出力がそれ□ぞれ１１′となるよう′
にデコーダ回路６．７への書き込みを行なう。したがっ
て、このアドレスを指定して記憶されたデータを読み出
すとき、センス回路４の出力社１０′であるが、デコー
ダ回路６．フＯ出力社共に１１１で、これによりアンド
回路１０は動作し、オア回路５を介して１１′が出力さ
れる。
このようにして、メモリ本体３の書き込み不良箇所が他
の回路によって修正される。
の回路によって修正される。
ナオ、デコーダ回路６．７社プログラムＩｔｌｋい場合
１０′を出力するようになってお９、この場合社アンド
回路１０は不動作であるから、センス回路番の出力がオ
ア回路５を介して出力される。
１０′を出力するようになってお９、この場合社アンド
回路１０は不動作であるから、センス回路番の出力がオ
ア回路５を介して出力される。
第２図（ｇ） 、 （Ａ）はデコーダ回路の一実施例を
示すものである。この実施例では、簡単のために行ナト
レス信号および列アドレス信号をそれセれ２ピツトとし
ている。デコーダ回路１１はメモリ本体Ｓをアクセスす
るもので、一層配線のスルーホールある−打ダイオード
！トリ嗜りス等で彫威され、アドレス相当！！１４．入
＊ ４＋入と、メモリ本体Ｓのメモリセルを選択するワ
ードｓ％〜嶌とがおのおの交叉する。各交点ｋｉｔバイ
ナリの接続情報（図中の黒丸）が設ｊｉ！されておシ、
アドレス信号に対応したり−ドＩｌが選択されるようＫ
ｔ−＊て−る。
示すものである。この実施例では、簡単のために行ナト
レス信号および列アドレス信号をそれセれ２ピツトとし
ている。デコーダ回路１１はメモリ本体Ｓをアクセスす
るもので、一層配線のスルーホールある−打ダイオード
！トリ嗜りス等で彫威され、アドレス相当！！１４．入
＊ ４＋入と、メモリ本体Ｓのメモリセルを選択するワ
ードｓ％〜嶌とがおのおの交叉する。各交点ｋｉｔバイ
ナリの接続情報（図中の黒丸）が設ｊｉ！されておシ、
アドレス信号に対応したり−ドＩｌが選択されるようＫ
ｔ−＊て−る。
また、デコーダ回路１２は、プログラム可能なデコーダ
回路で、アドレス相当線ん、 入、 Ａ、、 入とワー
ド線Ｓとの交点ＫＦｉ、例えばヒ為−ズ等のプログラム
可能な素子（Ｗｉ中の白丸）が配設される。
回路で、アドレス相当線ん、 入、 Ａ、、 入とワー
ド線Ｓとの交点ＫＦｉ、例えばヒ為−ズ等のプログラム
可能な素子（Ｗｉ中の白丸）が配設される。
さて、前述のデコーダ回路１，２に上述のデコーダ回路
１１を用い、また、前述のデコーダ回路６ｅ ？ ＩＩ
Ｃ上？ｔｌＡのデコーダ回路１ｇを用い、メモリ本体３
が４ビツトＸ４ビートのメモリセルアレイからなゐもの
とする。また、ワード縞馬はそのまま信号線ＩＳ、９に
接続される。なお、入力アドレスをＡＩ、ｌ Ａｌ、ｌ
Ａｍ、ｏ ４．ａ （Ｒ１１行ａｐｔ列を示す）とす
る。
１１を用い、また、前述のデコーダ回路６ｅ ？ ＩＩ
Ｃ上？ｔｌＡのデコーダ回路１ｇを用い、メモリ本体３
が４ビツトＸ４ビートのメモリセルアレイからなゐもの
とする。また、ワード縞馬はそのまま信号線ＩＳ、９に
接続される。なお、入力アドレスをＡＩ、ｌ Ａｌ、ｌ
Ａｍ、ｏ ４．ａ （Ｒ１１行ａｐｔ列を示す）とす
る。
この入力アドレスの１ＩＩＲビイ） ｋ、ｘ ＡＩ、ｙ
ａ ｉｆ行アドレス信号ルに対応し、後２ビ叩） Ａ、
、ｏ〜。轄列アドレス信号ムＯＫ対応する＠ 入力アドレスで指走されたメ毫りセルの記憶内容が正常
な場合社、Ａｉ −Ａ（＝’０＃ （ただし、１＝０．
２ ）であるからデコーダ回路１２の出力社１０′とな
り、したがうて、デコーダ回路６．７の出力社１０′で
、これｋより、アンド回路１０ｑ不動作で、センス回路
４の出力がオア回路５を介して出力される。
ａ ｉｆ行アドレス信号ルに対応し、後２ビ叩） Ａ、
、ｏ〜。轄列アドレス信号ムＯＫ対応する＠ 入力アドレスで指走されたメ毫りセルの記憶内容が正常
な場合社、Ａｉ −Ａ（＝’０＃ （ただし、１＝０．
２ ）であるからデコーダ回路１２の出力社１０′とな
り、したがうて、デコーダ回路６．７の出力社１０′で
、これｋより、アンド回路１０ｑ不動作で、センス回路
４の出力がオア回路５を介して出力される。
一家、入力アドレスが信号１１１１、すなわち、４．１
＝＾−＝鳥、ｏ＝４．ｏ＝＝ ’ ｌ ’ （鳥、Ｂ
＝４．Ｂ ＝４．０ ＝鳥、ａ ２％ Ｏ＃ ）で選択
されたワード縞馬に対応するメモリ本体３のメモリセル
の記憶内容が異常で、センス回路１の出力が１１′であ
るべきところ１０′でありたとすると、この入力アドレ
ス１１１１ ’ｉｉデコーダ回路６，７にそれぞれ書き
込む。すなわち、第２図（Ａ）に示すように入力アドレ
スが１０′のアドレス相当線ん、Ａ４とワード縞馬との
交点に配設されたヒエーズを切断す１０図で社、０印が
アドレス相当線とワード縞馬との接続箇所を示し、ｘ印
が切断された箇所を示す。
＝＾−＝鳥、ｏ＝４．ｏ＝＝ ’ ｌ ’ （鳥、Ｂ
＝４．Ｂ ＝４．０ ＝鳥、ａ ２％ Ｏ＃ ）で選択
されたワード縞馬に対応するメモリ本体３のメモリセル
の記憶内容が異常で、センス回路１の出力が１１′であ
るべきところ１０′でありたとすると、この入力アドレ
ス１１１１ ’ｉｉデコーダ回路６，７にそれぞれ書き
込む。すなわち、第２図（Ａ）に示すように入力アドレ
スが１０′のアドレス相当線ん、Ａ４とワード縞馬との
交点に配設されたヒエーズを切断す１０図で社、０印が
アドレス相当線とワード縞馬との接続箇所を示し、ｘ印
が切断された箇所を示す。
したがりて、このような書き込みを行な０た後に、入力
アドレス七して信号１１１１が加えられると、ワード線
Ｗ１およびワード縞馬がそれぞれ選択され、これｋより
、デコーダ回１１６．？の出力が共ｆｅｚ’とな炒、ア
ンド回路１０が動作し、オア回路５を介して１１′が出
力される。すなわち、センス回路４の出力が１０′であ
るにもかかわらず、デコーダ回路６．７の出力によりオ
ア回路５を介して％１１が出力される。
アドレス七して信号１１１１が加えられると、ワード線
Ｗ１およびワード縞馬がそれぞれ選択され、これｋより
、デコーダ回１１６．？の出力が共ｆｅｚ’とな炒、ア
ンド回路１０が動作し、オア回路５を介して１１′が出
力される。すなわち、センス回路４の出力が１０′であ
るにもかかわらず、デコーダ回路６．７の出力によりオ
ア回路５を介して％１１が出力される。
このようｋして、メモリ本体３の書自込み不良箇所の記
憶内容がデコーダ回路６．７によって修正される。
憶内容がデコーダ回路６．７によって修正される。
なお、上述の実施例では簡単のために行アドレス信号お
よび列アドレス信号をそれぞれ怠ビψシの信号としたが
、当然のことながらＳビット以上のアドレス信号を用−
る半導体記憶装置に４同様にして冗長度を持たせること
ができる。
よび列アドレス信号をそれぞれ怠ビψシの信号としたが
、当然のことながらＳビット以上のアドレス信号を用−
る半導体記憶装置に４同様にして冗長度を持たせること
ができる。
以上説明したように、本発明によれば、簡単な回路で半
導体記憶装置の冗長回路を碑成でき、したがりて、冗長
系の占有面積が小さくなシ集積度あま〉低下せずｋす訃
。また、補助メモリセル群を必要としな−ため、補助メ
モリセル群が不良のためにチダプ全体が不良となること
社ない。
導体記憶装置の冗長回路を碑成でき、したがりて、冗長
系の占有面積が小さくなシ集積度あま〉低下せずｋす訃
。また、補助メモリセル群を必要としな−ため、補助メ
モリセル群が不良のためにチダプ全体が不良となること
社ない。
箒１図は本発明に係る冗長度を有する半導体記憶装置の
一実施例を示すブロダク図、第ｊ［（ｇ）はデコーダ回
路の一実施例を示すプロ雫り図、第２図（ｈ）韓プａグ
ラムされたデコーダ回路の一実施例を示すプル噌タ図で
ある。 ｌ ｅ ａｔ行デコーダ回路、２・・―列デコーダ回路
、Ｓ・・・メモリ本体、４・・・センス回路、５−−・
オア回路、６．？、１１．１２・−・デコーダ回路、８
９ｇ・ｅ−信号線、ｌＱ＊参・アンド回路。 代理人弁理士 則近憲佑（ｌｉ６％１＠１００ 第２図 （ＣＩ） （ｂ） ＡＱぢＡＩ Ａ１
一実施例を示すブロダク図、第ｊ［（ｇ）はデコーダ回
路の一実施例を示すプロ雫り図、第２図（ｈ）韓プａグ
ラムされたデコーダ回路の一実施例を示すプル噌タ図で
ある。 ｌ ｅ ａｔ行デコーダ回路、２・・―列デコーダ回路
、Ｓ・・・メモリ本体、４・・・センス回路、５−−・
オア回路、６．？、１１．１２・−・デコーダ回路、８
９ｇ・ｅ−信号線、ｌＱ＊参・アンド回路。 代理人弁理士 則近憲佑（ｌｉ６％１＠１００ 第２図 （ＣＩ） （ｂ） ＡＱぢＡＩ Ａ１
Claims (3)
- （１） 入力アドレス信号と出力信号との対応があら
かじめ設定され、＊出力信号によ〉メそり本体をアクセ
スする＃！ｌのデコーダ回路と、入力アドレス信号上出
力信号との対応を書き込み可能な第２０デコーダ回路と
を具え、入力アドレス信号によシメモリ本体への情報書
き込みが不能Ｋ１１）たとき前記第１のデコーダ回路に
所定書き込みを行なｔｐ、該１１ｇのデコーダ回路の出
力によ）＃記メ毫す本体の出力を前記メそり本体に前記
情報が書き込まれたようにクランプすることを特徴とす
る冗長度を有する半導体記憶装置・ - （２） 前記第１のデコーダａｌｌおよび第８のデコ
ーダ回路轄、前記メモリ本体の行および列にそれぞれ対
応して配設され、前記クランプ＃ｉ、行および列に対応
する第２のデコーダ回路の出力の論理積−によってなさ
れる特許請求の範囲第（１）項の冗長度を有する半導体
記憶装置。 - （３） 前記第２のデコーダ回路は、人力アドレス信
号により書き込まれる特許請求の範註第（１）項記載の
冗長度を有する半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106265A JPS589298A (ja) | 1981-07-09 | 1981-07-09 | 冗長度を有する半導体記憶装置 |
| US06/370,914 US4489402A (en) | 1981-04-25 | 1982-04-22 | Semiconductor memory device |
| DE19823215121 DE3215121A1 (de) | 1981-04-25 | 1982-04-23 | Halbleiterspeichervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106265A JPS589298A (ja) | 1981-07-09 | 1981-07-09 | 冗長度を有する半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS589298A true JPS589298A (ja) | 1983-01-19 |
Family
ID=14429256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56106265A Pending JPS589298A (ja) | 1981-04-25 | 1981-07-09 | 冗長度を有する半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589298A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59185098A (ja) * | 1983-04-04 | 1984-10-20 | Oki Electric Ind Co Ltd | 自己診断回路内蔵型半導体メモリ装置 |
-
1981
- 1981-07-09 JP JP56106265A patent/JPS589298A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59185098A (ja) * | 1983-04-04 | 1984-10-20 | Oki Electric Ind Co Ltd | 自己診断回路内蔵型半導体メモリ装置 |
| JPS6236317B2 (ja) * | 1983-04-04 | 1987-08-06 | Oki Electric Ind Co Ltd |
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