JPS6070600A - マイクロコンピユ−タシステム - Google Patents
マイクロコンピユ−タシステムInfo
- Publication number
- JPS6070600A JPS6070600A JP58179821A JP17982183A JPS6070600A JP S6070600 A JPS6070600 A JP S6070600A JP 58179821 A JP58179821 A JP 58179821A JP 17982183 A JP17982183 A JP 17982183A JP S6070600 A JPS6070600 A JP S6070600A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- checking circuit
- error
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マイクロコンピュータシステムに関し、更に
詳しくはその故障検知技術に係るものである。
詳しくはその故障検知技術に係るものである。
従来技術とその問題点
マイクロコンピュータシステムでは、ランダム、アクセ
ス、メモリ（以下ＲＡＭと称する）の異常を検出するた
め、メモリチェック回路を備える。メモリチェック回路
におけるＲＡＭの異常検出には、通常、パリティまたは
１ビット訂正、２ビット誤り検出のエラー、チェック、
コード（ＥＣＣ）等が用いられる。しかしながら、この
従来方式では、メモリチェック回路が故障した場合、シ
ステムはそれを検出することができない。このため、メ
モリチェック回路が故障した後にＲＡＭに異常が発生し
た場合には、その異常を検出することができず、システ
ムはＲＡＭのメモリが１常であると誤認して動作し、二
重故障へと遷移してしまうとｈう問題があった。
ス、メモリ（以下ＲＡＭと称する）の異常を検出するた
め、メモリチェック回路を備える。メモリチェック回路
におけるＲＡＭの異常検出には、通常、パリティまたは
１ビット訂正、２ビット誤り検出のエラー、チェック、
コード（ＥＣＣ）等が用いられる。しかしながら、この
従来方式では、メモリチェック回路が故障した場合、シ
ステムはそれを検出することができない。このため、メ
モリチェック回路が故障した後にＲＡＭに異常が発生し
た場合には、その異常を検出することができず、システ
ムはＲＡＭのメモリが１常であると誤認して動作し、二
重故障へと遷移してしまうとｈう問題があった。
本発明の１」的
本発明は上述する従来からの問題点を解決し、メモリチ
ェック回路の機能を定１１ＪＩ的に検査して、その故障
を早期に発見し、二重故障への遷移を防＋Ｌ Ｌ得るよ
うにしたマイクロコンピュータシステムを提供すること
を目的とする。
ェック回路の機能を定１１ＪＩ的に検査して、その故障
を早期に発見し、二重故障への遷移を防＋Ｌ Ｌ得るよ
うにしたマイクロコンピュータシステムを提供すること
を目的とする。
本発明の構成
上記ｌ」的を達成するため、本発明は、メモリの異常を
検出するメモリチェック回路を備えたマイクロコンピュ
ータシステムにおいて、予めエラーとなるデータを記憶
したメモリを備え、該メモリの前記データを定期的に読
出し、この読出し情報に基づいて前記メモリチェック回
路の正常、異常を検出することを特徴とする。
検出するメモリチェック回路を備えたマイクロコンピュ
ータシステムにおいて、予めエラーとなるデータを記憶
したメモリを備え、該メモリの前記データを定期的に読
出し、この読出し情報に基づいて前記メモリチェック回
路の正常、異常を検出することを特徴とする。
実施例
第１図は本発明に係るマイクロコンピュータシステムの
ブロック図である。図において、１はマイクロコンピュ
ータ（以下ＣＰＵと称する）、２０〜２７はデータ川の
ＲＡＭ、２８はチェックデータ川のＲＡＭ、３０及び３
１はリード、オンリー、メモリ（以下ＲＯＭと称する）
、４はＲＡＭ２０〜２７の異常を検出するメモリチェ・
ンク回路である。前記ＲＯＭ３０には予めエラーとなる
データを書込んであり、またＲＯＭ３１にはそのチェッ
クデータを書込んである。５はトランス結合型交流増幅
回路、６は整流回路、７は継電器、７１はその接点、８
は電源である。
ブロック図である。図において、１はマイクロコンピュ
ータ（以下ＣＰＵと称する）、２０〜２７はデータ川の
ＲＡＭ、２８はチェックデータ川のＲＡＭ、３０及び３
１はリード、オンリー、メモリ（以下ＲＯＭと称する）
、４はＲＡＭ２０〜２７の異常を検出するメモリチェ・
ンク回路である。前記ＲＯＭ３０には予めエラーとなる
データを書込んであり、またＲＯＭ３１にはそのチェッ
クデータを書込んである。５はトランス結合型交流増幅
回路、６は整流回路、７は継電器、７１はその接点、８
は電源である。
９はアドレスバス、１００−１０７はデータバス、１１
はメモリ読出線、１２はメモリ書込線。
はメモリ読出線、１２はメモリ書込線。
１３は割込み信号線である。
上述の如く、ＲＯＭ３０に予めエラーとなるデータを書
込み、ＲＯＭ３１にチェックデータを書込んだ状態で、
チェック方式としてパリティチェック方式を採用した場
合において、データ長を８ビツトとすると、エラーの組
合せは２５６通り考えられる。例えば奇数パリティチェ
ック方式であれば、次のような組合せとなる。
込み、ＲＯＭ３１にチェックデータを書込んだ状態で、
チェック方式としてパリティチェック方式を採用した場
合において、データ長を８ビツトとすると、エラーの組
合せは２５６通り考えられる。例えば奇数パリティチェ
ック方式であれば、次のような組合せとなる。
データ チェックデータ
ｔ ｘｏｏ ｘｏ。
２ ＸＯＩ Ｘ０Ｉ
２５６ ＸＦＦ ＸＯＯ
現在、１チツプで２５６パイトのＲＯＭが市販されてお
り、これは容易に実現することができる。
り、これは容易に実現することができる。
第２図はＲＡＭ２０〜２８及びＲＯＭ３０．３■のデー
タ及びチェックデータに関するアドレス空間を示す図で
ある。図中、（イ）及び（ハ）はＲＡＭ２０〜２８のア
ドレス空間、（ロ）はＲＯＭ３０．３１のアドレス空間
である。なお、ＲＯＭ３０．３９のアドレス空間は、こ
の実施例では、Ｘｗｘｙ Ｚ 〜ＸｗｘｙＺ＋２５５ま
でとナラているが、任意のアドレス空間に設定すること
がｎ（能である。
タ及びチェックデータに関するアドレス空間を示す図で
ある。図中、（イ）及び（ハ）はＲＡＭ２０〜２８のア
ドレス空間、（ロ）はＲＯＭ３０．３１のアドレス空間
である。なお、ＲＯＭ３０．３９のアドレス空間は、こ
の実施例では、Ｘｗｘｙ Ｚ 〜ＸｗｘｙＺ＋２５５ま
でとナラているが、任意のアドレス空間に設定すること
がｎ（能である。
次に第３図（ａ）及び（ｂ）のフローチャートを参照し
て動作を説明する。まず、ソフトウェアに従って、通常
のプロセス処理とＲＡＭ２０〜２７のメモリチェックと
を、一定の時間間隔で定期的に交互に行なう。プロセス
処理用ソフトウェアが動作するときは、データエリアと
して、ＲＡＭ領域が使用され、同時にメモリチェック回
路４により、ＲＡＭのメモリチェックが行なわれる。そ
して、通常のプロセス処理が終了すると、第３図（ａ）
に示す如く、ソフトウェアがメモリチェック中となり、
Ｃ：ＰＵｌから読出信号線１１を通して与えらる読出信
号及びアドレスパスタを通して与えられるアドレス信５
）により、予めエラーとなるデータを記憶したＲＯＭ３
０及びチェックデータを記憶しているＲＯＭ３１のアド
レス領域が読出される。このようにして読出された信壮
は、信号線１４を通してメモリチェック回路４に供給さ
れる。この場合、メモリチェック回路４がＩＦ常であれ
ば、ＲＯＭ３０に予め記憶されたエラーが検出されるの
で、割込み信号が発生する。この割込み信号は割込み信
号線１３を通してＣＰＵＩに入力され、第３図（ｂ）の
フローチャートに示すように、メモリチェック中か否か
がｔ’ｌ定される。メモリチェック中であるか否かはソ
フトウェアによって判定できる。その結果がｒＹＥＳＪ
であるときは、メモリチェック処理を解除し、次のプロ
セス処理用ンフトウェアへと移行する。
て動作を説明する。まず、ソフトウェアに従って、通常
のプロセス処理とＲＡＭ２０〜２７のメモリチェックと
を、一定の時間間隔で定期的に交互に行なう。プロセス
処理用ソフトウェアが動作するときは、データエリアと
して、ＲＡＭ領域が使用され、同時にメモリチェック回
路４により、ＲＡＭのメモリチェックが行なわれる。そ
して、通常のプロセス処理が終了すると、第３図（ａ）
に示す如く、ソフトウェアがメモリチェック中となり、
Ｃ：ＰＵｌから読出信号線１１を通して与えらる読出信
号及びアドレスパスタを通して与えられるアドレス信５
）により、予めエラーとなるデータを記憶したＲＯＭ３
０及びチェックデータを記憶しているＲＯＭ３１のアド
レス領域が読出される。このようにして読出された信壮
は、信号線１４を通してメモリチェック回路４に供給さ
れる。この場合、メモリチェック回路４がＩＦ常であれ
ば、ＲＯＭ３０に予め記憶されたエラーが検出されるの
で、割込み信号が発生する。この割込み信号は割込み信
号線１３を通してＣＰＵＩに入力され、第３図（ｂ）の
フローチャートに示すように、メモリチェック中か否か
がｔ’ｌ定される。メモリチェック中であるか否かはソ
フトウェアによって判定できる。その結果がｒＹＥＳＪ
であるときは、メモリチェック処理を解除し、次のプロ
セス処理用ンフトウェアへと移行する。
一方、前記判定の結果が「ＮＯ」であるときは、メモリ
チェック中でないにも拘わらず１割込み信号が発生した
のであるから、メモリ異常と判定し、停市命令を実行さ
せる。
チェック中でないにも拘わらず１割込み信号が発生した
のであるから、メモリ異常と判定し、停市命令を実行さ
せる。
上述の如く、メモリチェック回路４が正格であれば、通
常のプロセス処理とメモリチェック処理とが一定の時間
間隔で定期的に行なわれ、メモリチェック処理の度毎に
メモリチェック回路４に割込み信号が発生する。従って
、メモリチェック回路４の出力はパルス列となり、トラ
ンス結合型交流増幅回路５で増幅された交流値すが整流
回路６に入力され、整流回路６から整流出力が得られる
から、継電器７が扛」ニし、電源８に直列に挿入接続し
た接点７１が閉じ、ＣＰＵＩには継続して電力が供給さ
れる。
常のプロセス処理とメモリチェック処理とが一定の時間
間隔で定期的に行なわれ、メモリチェック処理の度毎に
メモリチェック回路４に割込み信号が発生する。従って
、メモリチェック回路４の出力はパルス列となり、トラ
ンス結合型交流増幅回路５で増幅された交流値すが整流
回路６に入力され、整流回路６から整流出力が得られる
から、継電器７が扛」ニし、電源８に直列に挿入接続し
た接点７１が閉じ、ＣＰＵＩには継続して電力が供給さ
れる。
一方、メモリチェック回路４が故障したため、エラーが
検出できなかった場合は、割込み信号が発生せず、メモ
リチェック回路４の出力はパルス列とはならないから、
トランス結合型増幅器５の出力は一定の直流的なレベル
になるかまたは出力なしとなる。また、ソフトウェアに
従って停止命令か実行された場合もメモリチェック回路
４の出力はパルス列とはならない。従ってこれらの場合
には、整流回路６からは整流出力が得られず、継電器７
が落下するから、その接点７１が開き、ＣＰＵＩに対す
る電源供給か遮断され、ＣＰＵ １は異常動作を行なわ
ずに停止する。
検出できなかった場合は、割込み信号が発生せず、メモ
リチェック回路４の出力はパルス列とはならないから、
トランス結合型増幅器５の出力は一定の直流的なレベル
になるかまたは出力なしとなる。また、ソフトウェアに
従って停止命令か実行された場合もメモリチェック回路
４の出力はパルス列とはならない。従ってこれらの場合
には、整流回路６からは整流出力が得られず、継電器７
が落下するから、その接点７１が開き、ＣＰＵＩに対す
る電源供給か遮断され、ＣＰＵ １は異常動作を行なわ
ずに停止する。
本発明の効果
以上述べたように、本発明は、メモリの異常を検出する
メモリチェック回路をＩｉｌえたマイクロコンピュータ
システムにおいて、予めエラーとなるデータを記憶した
メモリを備え、該メモリの前記データを定期的に読出し
て、その読出し情報に基づいて前記メモリチェ・ンク回
路の正常、異常を検出することを特徴とするから、第１
図に示したようなハードウェアとソフトウェアとの協調
により、メモリチェ・ンク回路を定期的に診断し、その
潜在的な故障を早期に発見することが可能となり、メモ
リチェック回路の故障による二重故障への遷移を防止し
イ１ノる高信頼度のマイクロコンピュータシステムを実
現することができる。また、本発明は、メモリのチェッ
ク方式がパリティ方式であっても、エラー、チェック、
コード（ＥＣＣ）等であっても実現が可能であり、小容
量のＲＯＭの追加により経済的に構成できる等の利点も
得られる。
メモリチェック回路をＩｉｌえたマイクロコンピュータ
システムにおいて、予めエラーとなるデータを記憶した
メモリを備え、該メモリの前記データを定期的に読出し
て、その読出し情報に基づいて前記メモリチェ・ンク回
路の正常、異常を検出することを特徴とするから、第１
図に示したようなハードウェアとソフトウェアとの協調
により、メモリチェ・ンク回路を定期的に診断し、その
潜在的な故障を早期に発見することが可能となり、メモ
リチェック回路の故障による二重故障への遷移を防止し
イ１ノる高信頼度のマイクロコンピュータシステムを実
現することができる。また、本発明は、メモリのチェッ
ク方式がパリティ方式であっても、エラー、チェック、
コード（ＥＣＣ）等であっても実現が可能であり、小容
量のＲＯＭの追加により経済的に構成できる等の利点も
得られる。
第１図は本発明に係るマイクロコンピュータシステムの
プロ、り図、第２図はメモリのアドレス空間を示す図、
第３図（ａ）及び（ｂ）は本発明に係るマイクロコンピ
ュータシステムのフローチャートである。 ｌ・・争マイクロコンピュータ（ＣＰＵ）２０〜２８・
・・ランダム、アクセス、メモリ（ＲＡＭ） ３０．３１・ｅ・リード、オンリー、メモリ（ＲＯＭ） ４・争・メモリチェック回路 ５・・・ｌ・ランス結合４り交流増幅回路６・・・整流
回路 ７・・・継電器 第２図 テ°−ｔ１４−．ッフデシフ 第３図
プロ、り図、第２図はメモリのアドレス空間を示す図、
第３図（ａ）及び（ｂ）は本発明に係るマイクロコンピ
ュータシステムのフローチャートである。 ｌ・・争マイクロコンピュータ（ＣＰＵ）２０〜２８・
・・ランダム、アクセス、メモリ（ＲＡＭ） ３０．３１・ｅ・リード、オンリー、メモリ（ＲＯＭ） ４・争・メモリチェック回路 ５・・・ｌ・ランス結合４り交流増幅回路６・・・整流
回路 ７・・・継電器 第２図 テ°−ｔ１４−．ッフデシフ 第３図
Claims (1)
- （１） メモリの異常を検出するメモリチェック回路を
備えたマイクロコンピュータシステムにおいて、予めエ
ラーとなるデータを記憶したメモリを４ｉ１１え、該メ
モリの前記データを定期的に読出して、この読出し情報
にノ、（づいて前記メモリチェック回路の１常、異常を
検出することを特徴とするマイクロコンピュータシステ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179821A JPS6070600A (ja) | 1983-09-28 | 1983-09-28 | マイクロコンピユ−タシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179821A JPS6070600A (ja) | 1983-09-28 | 1983-09-28 | マイクロコンピユ−タシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6070600A true JPS6070600A (ja) | 1985-04-22 |
Family
ID=16072476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179821A Pending JPS6070600A (ja) | 1983-09-28 | 1983-09-28 | マイクロコンピユ−タシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6070600A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5677999A (en) * | 1979-11-30 | 1981-06-26 | Hitachi Ltd | Ecc circuit diagnosing system for memory device |
| JPS56156996A (en) * | 1980-04-30 | 1981-12-03 | Fujitsu Ltd | Diagnosis system of storage device |
| JPS57109194A (en) * | 1980-12-25 | 1982-07-07 | Fujitsu Ltd | Rom test circuit |
-
1983
- 1983-09-28 JP JP58179821A patent/JPS6070600A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5677999A (en) * | 1979-11-30 | 1981-06-26 | Hitachi Ltd | Ecc circuit diagnosing system for memory device |
| JPS56156996A (en) * | 1980-04-30 | 1981-12-03 | Fujitsu Ltd | Diagnosis system of storage device |
| JPS57109194A (en) * | 1980-12-25 | 1982-07-07 | Fujitsu Ltd | Rom test circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6070600A (ja) | マイクロコンピユ−タシステム | |
| JP4613019B2 (ja) | コンピュータシステム | |
| JP2910692B2 (ja) | ランダムアクセスメモリの試験の方法 | |
| JPS5911452A (ja) | パリテイチエツク回路の試験方式 | |
| JPS63310045A (ja) | マイクロコンピユ−タ | |
| JPH0377546B2 (ja) | ||
| JPH05108385A (ja) | エラー訂正回路診断方式 | |
| JP2000065692A (ja) | メモリの故障診断装置 | |
| JPS61253564A (ja) | 記憶装置 | |
| JP3045532B2 (ja) | メモリ装置 | |
| JPS63311550A (ja) | メモリチェック方式 | |
| JPS5917465B2 (ja) | チエツク装置 | |
| JPH054265U (ja) | メモリ装置 | |
| JPH06139089A (ja) | 情報処理装置の障害処理装置 | |
| JPH01277951A (ja) | データ転送装置 | |
| JPH038039A (ja) | メモリ固定障害の検出回路 | |
| JPH05224968A (ja) | データチェック方式 | |
| JPH05225070A (ja) | メモリ装置 | |
| JPH01156834A (ja) | チェック回路の診断装置 | |
| JPS63245747A (ja) | ２ポ−トメモリ異常検出方式 | |
| JPS60191350A (ja) | メモリ装置 | |
| JPS59101097A (ja) | 記憶装置のビツトエラ−処理方法 | |
| JPS60110047A (ja) | エラ−訂正方式 | |
| JPH01307852A (ja) | メモリユニットの接続異常検出方法 | |
| JPH08263394A (ja) | バス試験システム |