JPS6361500A - 半導体メモリ装置及びその駆動方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体メモリ装置に関し、さらに詳しくは誤り
自己訂正回路を組み込んだ半導体メモリ装置とその駆動
方法に関する。

（従来の技術） 半導体メモリにおいては、微細化に伴いα粒子等による
ソフトエラーの問題が顕在化しており、又低電圧化によ
る動作マージンの劣化によるソフトエラーが予想されて
いる。この様な問題を解決する手段として１発生したソ
フトエラーをメモリチップ内で自動的に検出、訂正する
誤り自己訂正回路をメモリに組み込むという方法が提案
されている。誤り自己訂正方法としては、複数のメモリ
セルに１ビット分の情報を記憶させ、１つのセルで生じ
たソフトエラーをマスクしてしまう複数セル１ビット方
式と、誤り訂正符号を用いる方法とがあり、誤り訂正に
必要な付加回路規模の観点から後者の誤り訂正符号を用
いる方法が、有力視されている。符号を用いた誤り訂正
回路を組み込んだメモリとしては例えば真野らによって
１９８３年国際固体回路会議（Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ　５ｏｌｉｄ　５ｔａｔｅＣｉｒｃｕｉｔｓ　Ｃｏ
ｎｆｅｒｅｎｃｅ）予稿Ｐ２３４〜２３５に“Ｓｕｂｍ
ｉｃｒｏｎ　ＶＬＳＩ　Ｍｅｍｏｒｙ　Ｃ１ｒｃｕｉｔ
ｓ”と題して発表されたものがある。この様な従来提案
されている誤り訂正符号を用いた誤り自己訂正回路を有
する半導体装置の構成の概略図を第３図に示す。

第３図において、行アドレス（Ａｏ、Ａ１．・・・。

Ａ　ｎ　）は行アドレスバッファ４１でラッチ増幅され
、行選択駆動装置４２を通ってメモリマトリスク４３の
１本のワード線を選択する。選択されたワード線により
読み出される情報セル及び検査セルの全情報あるいは一
部の情報は、センスアンプで増幅された後、誤り訂正回
路部４４に入力される。また列アドレス（Ｂｏ、Ｂ１．
・・・、Ｂｍ）は列アドレスバッファ４５、列選択駆動
装置４６を油ってメモリマトリスク４３及びエラー訂正
回路部４４に入力される。エラー訂正回路部４４では入
力された情報セルの情報と検査セルの情報を用いて訂正
信号を生成し、行アドレス情報と列アドレス情報から決
定される読み出すべき情報と比較、訂正を行なう。そし
てこの訂正された情報を人出カバラフ７４８に出力する
と同時に情報セルに訂正した情報を再書き込みする。従
来例では、破壊読み出しのため読み出した後の再書き込
みが必要なダイナミック型のメモリを対象としているた
め。

誤り訂正回路を付加したことによるサイクル時間の遅延
は、はぼ付加した誤り訂正回路部の遅延のみとなる。

（発明が解決しようとする問題点） 前述の様な従来技術をスタチック型のメモリに適用する
場合、サイクル時間の大幅な遅延が問題となる。一般に
スタチック型のメモリは非破壊読み出しのメモリである
ので、読み出されたメモリセルは再書き込みする必要が
ないので、スタチック型のメモリに誤り訂正回路を付加
したことによる遅延は、付加した誤り訂正回路部の遅延
と、読み出したデータを再書き込みする時間の和となる
からである。従って、誤り訂正回路を付加したことによ
りメモリ性能の劣化が大きくなり、ユーザに受は入れら
れないものとなる可能性が高い。

そこで、本願発明の目的は、上述の従来技術の欠点を改
善し、誤り訂正回路を付加することによるサイクル時間
の増大を出来る限り抑えた誤り自己訂正回路を有する半
導体メモリ装置を提供することにある。

（問題点を解決するための手段） 本願の第１の発明の符号を用いた誤り訂正回路を有する
スタチック型の半導体メモリ装置は：第１のポートと第
２のポートの２つのポートを有するメモリセルから成る
メモリマトリクスと；外部アドレス情報を入力とする第
１のアドレスバッファと：該アドレスバッファの出力を
入力とし、該入力に対応した前記メモリマトリクスのメ
モリセル群の第１のポート側を選択する第１の選択駆動
装置と；前記第１のアドレスバッファの出力を入力とす
る第２のアドレスバッファと：該アドレスバッファの出
力を入力とし、該入力に対応した前記メモリマトリスク
のメモリセル群の第２のポート側を選択する第２の選択
駆動装置とを備えてなる。

また、本願の第２の発明の符号を用いた誤り訂正回路を
有するスタチック型の半導体メモリの駆動方法は：第１
のポートと第２のポートの２つのポートを有するメモリ
セルから成るメモリマトリクスと；外部アドレス情報を
入力とする第１のアドレスバッファと；該アドレスバッ
ファの出力を入力とし、該入力に対応した前記メモリマ
トリクスのメモリセル群の第１のポート側を選択する第
１の選択駆動装置と；前記第１のアドレスバッファの出
力を入力とする第２のアドレスバッファと；該アドレス
バッファの出力を入力とし、該入力に対応した前記メモ
リマトリスクのメモリセル群の第２のポート側を選択す
る第２の選択駆動装置とを備えた半導体メモリ装置の駆
動方法であって：前記半導体メモリ装置に対する外部か
らの情報読み出し要求及び情報書き込み要求に対し、常
に前記第１のポート側で動作する読み出しサイクルと。

前記第２のポート側で動作する書き込みサイクルとを順
次に行なわせ；前記第２のポート側の書き込み動作によ
り該当するメモリセルの情報が確定゛した後に次のサイ
クルの読み出し動作を前記第１のポート側に行なわせる
ことを特徴とする。

（作用） 本願発明は、上述の構成をとることにより従来技術にお
ける問題点を改善した。

つまり、ダイナミック型のメモリに用いられている従来
技術をそのままスタチック型のメモリに適用するとデー
タの読み出しと、エラー訂正後の再書き込みとを時間的
に直列に行なうことになる為、通常のスタチック型のメ
モリと比較して誤り訂正回路を付加することによる遅延
が増大するわけで、本願発明では読み出し専用ポート、
書き込み専用ポートの２つのポートを持つメモリセルを
用い、読み出しと書き込みを並列に行なうことにより、
実効的に誤り訂正後の再書き込みに要する時間を見えな
くした。

また、読み出しと書き込みを同時に行なう方式では、同
一のメモリセルがアクセスされた時に問題となるが、書
き込みを先に行ない、メモリセルの情報が確定してから
読み出すようにすることにより、この問題を回避した。

（実施例〉 以下、図面を参照しながら本願発明を一層詳しく説明す
る。

第１図に本願の第１の発明の典型的な一実施例における
メモリ構成を示す。本図により本願の第２の発明の一実
施例も併せて説明する。第１図において外部から入力さ
九た行アドレス（Ａ　ｏ　、Ａ　ｊ。

・・・、Ａｎ）は、２ポートのメモリセルから成るメモ
リマトリスク１３の第１のポート側に作用する行アドレ
スバッファＩＩＡにラッチされる６行アドレスバッフア
ＩＩＡにラッチされた行アドレス情報は、メモリマトリ
クス１３の第１のポート側に作用する行選択駆動装置１
２Ａを通ってメモリマトリクス１３の第１のポート側の
１本のワード線を選択する。選択されたワード線により
メモリセルから読み出された情報はセンスアンプで増幅
された後、外部から入力された列アドレス（Ｂｏ。

Ｂ　ｌ　ｊ・・・、Ｂｍ）に応じて必要な情報がエラー
訂正回路部１４に入力される。また列アドレス（Ｂ。、
Ｂ１．・・・、Ｂｍ）は、第１のポート側に作用する列
アドレスバッファ１５Ａを通って第１のポート側に作用
する列選択駆動装置１，６Ａに入力され、メモリマトリ
クス１３の第１のポート側に作用するとともに、符号選
択駆動装置１７を通ってエラー訂正回路部１４にも入力
される。必要な情報がエラー訂正回路部１４に入力され
た段階で第１のポート側はその作業が終了したことにな
るので、第１のポート側はスタンバイ状態に戻され、第
１のポート側のビット線はプリチャージを開始する。

この時、同時に第１のポート側に作用する行アドレスバ
ッファＩＩＡにラッチされている行アドレス情報（Ａ６
　、　Ａｔ　、　−、Ａ　ｎ　）は、第２のポート側に
作用する行アドレスバッファＩＩＢに転送される。また
第１のポート側に作用する列アドレスバッファ１５Ａに
ラッチされている列アドレス情報（Ｂ、、　Ｂ工、・・
・、Ｂｍ）は第２のポート側に作用する列アドレスバッ
ファ１５Ｂに転送される。

エラー訂正回路部１４では入力された読み出したセルの
情報及びアドレス情報を用いて読み出すべき情報の誤り
検出と誤り訂正を行なう、そしてこの誤り訂正された情
報を入出力バッファ１８に出力すると同時に第２のポー
トを用いて、第１のポート側から転送された行アドレス
バッファ１１Ｂ及び列アドレスバッファ１５Ｂのアドレ
ス情報で支持されたメモリセル、つまりもとの読み出し
たメモリセルに再書き込みする。−力筒１のポート側は
、エラー訂正回路部１４の動作中にスタンバイ状態が完
了し、第２のポート側からの再書き込みのタイミングか
ら少しずれて、メモリセルの情報が確定した段階で、次
の読み出しを行ない、以下同様の動作が繰り返される。

ところで、前述の様に第１のポート側のビット線はエラ
ー訂正回路部１４が動作している間にプリチャージが完
了しており、第２のポートへの書き込みと同じタイミン
グで第１のポート側で次の読み出しを行なえる状態とな
っている。従って、第２のポート側の再書き込みと同じ
タイミングで第１のポート側で次の読み出しを行なうこ
とが可能である。ここで問題となるのは、第２のポート
で再書き込みをしようとしているメモリセルに第１のポ
ートから読み出し要求が来た場合、つまりアクセスが競
合した場合である。本発明においては、第２のポート側
から再書き込みされる情報が正しく、メモリセルに貯え
られている情報は誤っている可能性がある。従ってアク
セスが競合した場合、第２のポートを用いて書き込もう
としている情報をそのまま第１のポートから出力すれば
良いことになる。ところが通常ビット線はプリチャージ
状態にあり、メモリセルに貯えられている情報によって
、接地レベルに放電するがプリチャージ状態のまま高電
位レベルにあるかで読み出しを行なう。従ってメモリセ
ルに貯えられている情報と再書き込みする情報とが異な
った場合、全く同時に２つのポートを動作させていると
読み出し側の第１のポートのビット線の電位がいったん
低下し、再びプリチャージレベルに戻ることになる。

従って読み出しに時間がかかり、さらにセンスアンプの
誤動作につながりかねない。そこで本発明においては、
第２のポート側からの情報の再書き込みを先に行ない、
メモリセルの情報が確定した後、第１のポート側からの
情報の読み出しを行なう。こうすることにより、誤動作
を防ぐことが可能となるのである。

以上述べた本願の第２の発明の駆動方法を簡略にブロッ
ク化して示すと第２図の様になる。従来技術の場合、第
２図でいうと、第１ポート読み出しから第２ポートプリ
チヤージまでが１サイクルとなり、この実施例の方法で
は第２ポート書き込みの途中までが１サイクルとなるの
で大幅にサイクル時間が短縮されることになる。また前
述した様に１本発明の駆動方法によれば第２ポートの書
き込みによりメモリセルの情報が安定してから第１ポー
トの読み出しを行なうのでメモリアクセスが競合しても
誤動作の心配はない。

（発明の効果） 以上述べた様に本願の発明によれば、サイクル時間の大
幅な増加のない誤り自己訂正回路を有する半導体メモリ
装置及びメモリアクセスが競合しても誤動作の生じない
半導体メモリ装置の駆動方法が得られる。

【図面の簡単な説明】

第１図は本願の第１の発明の典型的な一実施例を示すブ
ロック図であり、第２図は本願の第２の発明の一実施例
である駆動方法を模式的に示した図である。また第３図
は従来の誤り訂正回路を有する半導体メモリ装置の構成
を示すブロック図である。 １１Ａ、ＩＩＢ、４１・・・行アドレスバッファ、１２
Ａ、１２Ｂ、４２・・・行選択駆動装置、１３？４３・
・・メモリマトリスク、１４．４４・・・エラー訂正回
路部、１５Ａ、１５Ｂ、４５・・・列アドレスバッファ
、１６Ａ、１６Ｂ、４６・・・列選択駆動装置、１７．
４７・・・符号選択駆動装置、１８．４８・・・人出カ
バソファ、２１．２７・・・第１ポート側で読み出し、
２２．２８・・・第１ポート側プリチヤージ、２３．２
９・・・エラー訂正、２４．３０・・・出力、２５．３
１・・・第２ポート側で書き込み、２６．３２・・・第
２ポート側プリチヤージ。 代理人　弁理士　本　庄　伸　介 第１図 一一一−ンーーーノ 第３図

Claims (2)

【特許請求の範囲】
1. （１）符号を用いた誤り訂正回路を有するスタチック型
   の半導体メモリにおいて： 第１のポートと第２のポートの２つのポートを有するメ
   モリセルから成るメモリマトリクスと； 外部アドレス情報を入力とする第１のアドレスバッファ
   と； 該アドレスバッファの出力を入力とし、該入力に対応し
   た前記メモリマトリクスのメモリセル群の第１のポート
   側を選択する第１の選択駆動装置と； 前記第１のアドレスバッファの出力を入力とする第２の
   アドレスバッファと； 該アドレスバッファの出力を入力とし、該入力に対応し
   た前記メモリマトリスクのメモリセル群の第２のポート
   側を選択する第２の選択駆動装置とを備えてなることを
   特徴とする半導体メモリ装置。
2. （２）第１のポートと第２のポートの２つのポートを有
   するメモリセルから成るメモリマトリクスと； 外部アドレス情報を入力とする第１のアドレスバッファ
   と； 該アドレスバッファの出力を入力とし、該入力に対応し
   た前記メモリマトリクスのメモリセル群の第１のポート
   側を選択する第１の選択駆動装置と； 前記第１のアドレスバッファの出力を入力とする第２の
   アドレスバッファと； 該アドレスバッファの出力を入力とし、該入力に対応し
   た前記メモリマトリスクのメモリセル群の第２のポート
   側を選択する第２の選択駆動装置とを備えた符号を用い
   た誤り訂正回路を有するスタチック型の半導体メモリ装
   置の駆動方法において： 前記半導体メモリ装置に対する外部からの情報読み出し
   要求及び情報書き込み要求に対し、常に前記第１のポー
   ト側で動作する読み出しサイクルと、前記第２のポート
   側で動作する書き込みサイクルとを順次に行なわせ；前
   記第２のポート側の書き込み動作により該当するメモリ
   セルの情報が確定した後に次のサイクルの読み出し動作
   を前記第１のポート側に行なわせることを特徴とする半
   導体メモリ装置の駆動方法。