CN101681674B - 具有延迟跟踪以获得经改进时序容限的存储器装置 - Google Patents

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Abstract

本发明描述一种可提供用于读取及写入操作的良好时序容限的存储器装置。在一种设计中，所述存储器装置包括存储器阵列、时序控制电路及地址解码器。所述存储器阵列包括用于存储数据的存储器单元及用以模仿所述存储器单元的虚拟单元。所述时序控制电路产生至少一个控制信号，所述至少一个控制信号用于将数据写入到所述存储器单元且具有基于所述虚拟单元而确定的时序。所述时序控制电路可用具有可配置驱动强度的驱动器及可编程延迟单元在内部时钟信号上产生脉冲。脉冲持续时间可经设定以获得所要的写入时序容限。所述地址解码器基于所述内部时钟信号而激活用于若干行存储器单元的若干字线历时足够长的持续时间，以确保可靠地将数据写入到所述存储器单元。

Description

具有延迟跟踪以获得经改进时序容限的存储器装置
技术领域
本发明大体上涉及电子学，且更具体地说，涉及存储器装置。
背景技术
存储器装置通常用于例如计算机、无线通信装置、个人数字助理(PDA)等许多电子装置中。存储器装置通常包括许多行及列的存储器单元。每一存储器单元可存储通常为二进制“0”或“1”的数据值。为了读取给定行及给定列中的给定存储器单元，激活用于所述行的字线，且存储器单元依据存储于存储器单元中的数据值而使用于所述列的位线充电或放电。读出放大器接着检测位线上的电压，且基于经检测的电压提供逻辑值。为了对给定行及给定列中的给定存储器单元进行写入，激活用于所述行的字线。数据输入驱动器接着依据待写入到存储器单元的数据值而将用于所述列的位线驱动到低或高。用位线上的值盖写当前存储于存储器单元中的数据值。
对于读取操作，应尽可能早地且在最小量的时间内接通读出放大器以便实现高操作速度及低功率消耗。可在已使位线充分充电或放电之后激活读出放大器，使得能可靠地检测存储于存储器单元中的数据值。此充电/放电时间取决于存储器单元中的晶体管的特性及寄生效应，所述两者可由于集成电路(IC)工艺、电源电压及温度的变化而广泛地改变。对于写入操作，数据输入驱动器应接通持续与将数据值写入到存储器单元中所需要的一样长的时间。对存储器单元进行写入所需的时间量取决于晶体管特性及寄生效应。
随着IC制造技术改进且晶体管尺寸收缩，工艺变化通常也更剧烈。分配用于读取操作的时间量可基于最坏情况工艺变化来选择，以便确保位线在感测之前得到充分充电或放电。分配用于写入操作的时间量也可基于最坏情况工艺变化来选择，以便确保将输入数据值适当地写入到存储器单元。然而，用于最坏情况工艺变化的设计可能导致较慢的操作速度及/或较高的功率消耗。
因此，此项技术中需要可有效地解决工艺、电压及温度(PVT)变化的存储器装置。
发明内容
本文中描述可在PVT变化的情况下提供用于读取及写入操作的良好时序容限的存储器装置。在一种设计中，存储器装置包括存储器阵列、时序控制电路及地址解码器。存储器阵列包括用于存储数据的存储器单元及用以模仿存储器单元的某些特征(例如，负载)的虚拟单元。时序控制电路产生至少一个控制信号，所述至少一个控制信号用于将数据写入到存储器单元且具有基于虚拟单元而确定的时序。时序控制电路可基于虚拟单元而产生内部时钟信号，例如基于用于一列虚拟单元的自定时位线上的负载及/或用于一行虚拟单元的虚拟字线上的负载。地址解码器可基于内部时钟信号而激活用于若干行存储器单元的若干字线历时足够长的持续时间，以确保可靠地将数据写入到存储器单元。
时序控制电路可包括具有可配置驱动强度的驱动器及可编程延迟单元。驱动器可用可通过启用一组可选择晶体管的所有或一些晶体管而改变的驱动强度来驱动自定时位线。时序控制电路可针对写入操作在内部时钟信号上产生脉冲。脉冲持续时间可基于自定时位线及/或虚拟字线上的负载、驱动器的驱动强度及由可编程延迟单元提供的延迟来确定。脉冲持续时间可经设定以获得所要的写入时序容限。
时序控制电路可产生针对读取操作具有第一时序且针对写入操作具有第二时序的所述至少一个控制信号。第一时序可基于用于读取操作的读取时序容限来设定，且第二时序可基于用于写入操作的写入时序容限来设定。第一及第二时序可通过控制信号上的不同脉冲宽度、控制信号上的转变沿之间的不同时间差等来量化。举例来说，时序控制电路可产生针对读取操作具有第一脉冲宽度且针对写入操作具有第二脉冲宽度的内部时钟信号。第二脉冲宽度可比第一脉冲宽度长，以便提供较多时间以将数据写入到存储器单元。可针对读取操作激活字线历时第一持续时间且针对写入操作激活字线历时第二持续时间。用于字线的第一及第二活动持续时间可分别通过内部时钟信号的第一及第二脉冲宽度来确定。
下文进一步详细描述本发明的各种方面及特征。
附图说明
图1展示具有延迟跟踪的存储器装置的框图。
图2展示图1中的存储器装置内的存储器阵列、时序控制电路及输入/输出(I/O)电路。
图3A展示DCLK及RESETb信号的时序图。
图3B展示用于读取及写入操作的控制信号的产生。
图4展示具有可配置驱动强度的驱动器。
图5展示具有可编程延迟的电路。
图6展示用于读取及写入操作的控制信号。
图7展示用于将数据写入到存储器阵列中的存储器单元的过程。
图8展示用于从存储器阵列中的存储器单元读取数据及将数据写入到存储器阵列中的存储器单元的过程。
图9展示无线装置的框图。
具体实施方式
本文中描述具有延迟跟踪且具有良好读取及写入时序容限的存储器装置。所述存储器装置可为随机存取存储器(RAM)、静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、视频RAM(VRAM)、同步图形RAM(SGRAM)、只读存储器(ROM)、快闪存储器等。存储器装置可为独立装置或可嵌入在另一装置(例如，处理器)内。
图1展示具有延迟跟踪的存储器装置100的设计的框图。存储器装置100包括地址锁存器110、地址解码器及字线驱动器120、存储器阵列150、时序控制单元160及I/O电路170。
存储器阵列150包括M行及N列存储器单元152，且进一步包括一行及一列虚拟单元154。一般来说，M及N可各自为任何值。存储器单元为可存储数据值且可用各种电路设计来实施的电路。虚拟单元为可存储已知值且/或以特定方式连接以实现所要负载效应的电路。虚拟单元可用与存储器单元相同或类似的电路设计来实施。所述M行存储器单元经由M个字线WL1到WLM来选择。所述行虚拟单元耦合到虚拟字线DWL。所述N列存储器单元耦合到N个差分位线BL1及BL1b到BLN及BLNb。所述列虚拟单元耦合到自定时位线STBL。
地址锁存器110接收待存取的存储器单元或存储器单元块的地址，且基于地址锁存器启用(ALE)信号而锁存地址。地址解码器120接收经锁存的地址，且可基于所接收的地址而产生行地址。地址解码器120接着可对行地址执行预解码，且提供指示待激活或断言的特定字线的经预解码信号。字线驱动器120接收所述经预解码信号且驱动如由经预解码信号指示的特定字线，使得可存取所要行的存储器单元。
时序控制电路160接收时钟信号CLK，且还耦合到自定时位线STBL及虚拟字线DWL。时序控制电路160产生用以控制存储器装置100的操作的控制信号，例如用于读取及写入操作的控制信号。控制信号具有由所述列及行的虚拟单元确定的时序，如下文所描述。I/O电路170包括用于从存储器单元读取数据及将数据写入到存储器单元的各种电路。举例来说，I/O电路170包括用于每一差分位线的用于从耦合到所述位线的存储器单元读取数据的读出放大器及数据输出缓冲器。I/O电路170进一步包括用于每一差分位线的用于将数据写入到耦合到所述位线的存储器单元的数据锁存器及数据输入缓冲器。下文进一步详细描述图1中的一些电路块。
图2展示图1中的存储器阵列150、时序控制电路160及I/O电路170的设计的示意图。出于清晰起见，图2中仅展示存储器阵列150中的一个存储器单元152及一个虚拟单元154。此外，图2中仅展示虚拟字线DWL，但不展示耦合到此字线的虚拟单元。同样出于清晰起见，图2中仅展示用于一个位线的读取/写入电路。
在图2中所展示的设计中，存储器单元152包括一对交叉耦合的反相器210a及210b以及一对通过晶体管212a及212b。每一反相器210可由P沟道场效应晶体管(P-FET)及N沟道场效应晶体管(N-FET)形成，如此项技术中已知的。反相器210a使其输入耦合到节点A，且使其输出耦合到节点B。反相器210b使其输入耦合到节点B，且使其输出耦合到节点A。每一通过晶体管212用N-FET来实施。N-FET 212a使其漏极耦合到节点A，使其栅极耦合到字线WLm，且使其源极耦合到位线BLx，其中m∈{1，...，M}且x∈{1，...，N}。N-FET 212b使其漏极耦合到节点B，使其栅极耦合到字线WLm，且使其源极耦合到互补位线BLxb。
反相器210a及210b经由正反馈存储数据值。如果存储器单元152存储逻辑高(“1”)，则节点A处于逻辑高且节点B处于逻辑低。如果存储器单元152存储逻辑低(“0”)，则节点A处于逻辑低且节点B处于逻辑高。对于存储器读取，最初将线BLx及BLxb预充电到逻辑高，接着将字线WLm断言为逻辑高，且接通N-FET 212a及212b。如果存储器单元152存储逻辑高，则通过反相器210b经由N-FET 212a来对位线BLx充电，且通过反相器210a经由N-FET 212b来使互补位线BLxb放电。如果存储器单元152存储逻辑低，则相反情形成立。读出放大器226检测线BLx与BLxb之间的电压差以确定存储于存储器单元152中的数据值。
对于存储器写入，最初将线BLx及BLxb预充电到逻辑高，接着将字线WLm断言为逻辑高，且接通N-FET 212a及212b。为了将逻辑高(“1”)写入到存储器单元152，将位线BLx驱动为高且经由N-FET 212a迫使节点A为逻辑高，并将互补位线BLxb驱动为低且经由N-FET 212b迫使节点B为逻辑低。如果存储器单元152当前存储逻辑低，则将需要通过线BLx及BLxb将节点A及B“倒转”以便存储逻辑高。倒转节点A及B所需的时间量取决于反相器210a及210b的强度，反相器210a及210b经设计以维持当前逻辑值且因此抵抗驱动器222a及222b驱动线BLx及BLxb。如果反相器210a及210b较强，则可能需要较长的时间周期来倒转节点A及B。反相器210a及210b的强度可由于PVT而广泛改变。当将逻辑低写入到存储器单元152时，上文的相反情形成立。
在图2中所展示的设计中，虚拟单元154包括反相器214a及214b以及N-FET 216a及216b，其如上文针对存储器单元152中的反相器210a及210b以及N-FET 212a及212b所描述而耦合，但具有以下差异。N-FET 216a使其栅极耦合到电路接地，且使其源极耦合到自定时位线STBL。N-FET 216b使其漏极耦合到电源电压Vdd。在此设计中，N-FET216a始终断开，节点A′处于逻辑低，且节点B′处于逻辑高。
存储器阵列150中的虚拟单元154可以与规则存储器单元152相同的结构及尺寸来实施。用于所述列虚拟单元154的自定时位线STBL接着可具有与N个位线BL1到BLN中的每一者相同的负载。用于所述行虚拟单元154的虚拟字线DWL也可具有与M个字线WL1到WLM中的每一者相同的负载。用于读取及写入操作的控制信号可用自定时位线STBL及虚拟字线DWL来产生，且接着可跟踪存储器单元152的时序。
在图2中所展示的设计中，对于每一位线，I/O电路170包括数据锁存器220、数据输入驱动器222a及222b、读取/写入多路复用器(Mux)224、读出放大器226以及输出数据(Dout)缓冲器228。多路复用器224将线BLx及BLxb耦合到驱动器222a及222b以用于写入操作且耦合到读出放大器226以用于读取操作。对于写入操作，锁存器220基于数据锁存器启用(DLE)信号而接收并锁存输入数据值Dinx。当由写入时钟(WCLK)信号启用时，数据输入驱动器222a及222b接收经锁存的数据值且分别驱动线BLx及BLxb。对于读取操作，当由读出放大器启用(SEN)信号启用时，读出放大器226放大线BLx与BLxb之间的电压差，检测经放大电压的逻辑值(例如，逻辑低或高)，且提供经检测的逻辑值。缓冲器228缓冲读出放大器226的输出且提供输出数据值Doutx。
时序控制电路160使用虚拟单元154来产生用于读取及写入操作的控制信号。在图2中所展示的设计中，时序控制电路160针对每一读取及写入操作在内部时钟(DCLK)信号上产生窗口/脉冲。DCLK信号上的窗口的宽度由虚拟单元154确定，且还可经由可编程装置来调整以实现用于读取与写入操作两者的良好时序容限。如下文所述，可基于DCLK信号而产生各种控制信号。
在图2中所展示的设计中，在时序控制电路160内，NOR门240在两个输入处接收经由延迟电路256的CLK信号以及互补芯片选择(CSb)信号。CSb信号在存储器装置100被启用时处于逻辑低，否则处于逻辑高。延迟电路256可用串联耦合的两个或两个以上反相器来实施。N-FET 242及244以及P-FET 246以堆叠配置进行耦合。N-FET 242使其源极耦合到电路接地，使其栅极耦合到NOR门240的输出，且使其漏极耦合到N-FET 244的源极。N-FET 244使其栅极接收CLK信号，且使其漏极耦合到P-FET 246的漏极并提供RCLKb信号。P-FET 246使其栅极接收RESETb信号，且使其源极耦合到电源。反相器252及254串联耦合，其中反相器252的输入接收RCLKb信号，反相器254的输入耦合到反相器252的输出，且反相器254的输出耦合到反相器252的输入。
反相器248接收RCLKb信号且提供DCLK信号。DCLK信号驱动虚拟字线DWL，且因此观测到与正常字线上的负载类似的负载。反相器262也接收RCLKb信号且提供RCLK信号。DCLK与RCLK信号具有相同逻辑值，但由于由这两个信号观测到的不同负载而具有略微不同的时序。可将DCLK及RCLK信号视为内部时钟信号的不同版本。
反相驱动器250接收来自反相器248的DCLK信号，且驱动自定时位线STBL。驱动器250具有可配置驱动强度，所述可配置驱动强度可经设定以在DCLK信号上产生所要的窗口宽度。电路260检测自定时位线上的STBL信号，且产生RESETb信号。电路260还可提供用于RESETb信号的可编程延迟，所述可编程延迟可用于获得DCLK信号上的较长窗口。
NAND门264接收RCLKb信号及RESETb信号且产生ALE信号。预充电电路268接收RCLK信号且产生在每一读取及写入操作之前将线BLx及BLxb预充电到已知值(例如，线BLx与BLxb两者上的逻辑高)的信号。如图2中所展示，预充电电路268可直接驱动线BLx及BLxb。SEN产生器270接收RCLK信号且产生用于读出放大器226的SEN信号。写入信号产生器272接收RCLK及RESETb信号，且产生用于数据输入驱动器222a及222b的WCLK信号以及用于数据锁存器220的DLE信号。
图3A展示说明图2中的DCLK及RESETb信号的产生的时序图。CSb信号处于逻辑低以启用存储器装置100，且RESETb信号最初处于逻辑高。在时间T1之前，CLK信号处于逻辑低，N-FET 242被接通，且N-FET 244被断开。在时间T1处，CLK信号从逻辑低转变到逻辑高。N-FET 242接着被接通且将RCLKb信号拉到逻辑低，这接着致使DCLK信号在时间T2处转变到逻辑高。CLK信号上的上升沿因此产生DCLK信号上的上升沿。N-FET 242在时间T1之后的简短延迟后通过CLK信号上的逻辑高而断开，且反相器252及254充当维持RCLKb信号的逻辑低的保持器。
在读取或写入操作之前，最初将自定时位线STBL预充电到逻辑高。DCLK信号上的上升沿(其因为由于虚拟字线DWL引起的负载而比其它控制信号上升得慢)激活用虚拟单元154实施的自定时延迟跟踪机构。在接收到DCLK信号上的上升沿后，反相驱动器250朝着逻辑低驱动自定时位线STBL。下拉自定时位线STBL的速度/速率由此位线上的负载以及驱动器250的驱动强度确定，驱动器250的驱动强度可如下文所述而改变以实现所要的读取及写入时序容限。自定时位线具有由于所述列虚拟单元154引起的负载且模仿由于一列存储器单元152引起的规则位线BLx上的负载。电路260检测何时自定时位线横越低于时间T3处的第一阈值电压VT1，且在时间T4处在RESETb信号上产生下降沿。电路260可将RESETb信号上的下降沿进一步延迟可编程的量，如下文所述。P-FET 246通过RESETb信号上的逻辑低而接通，且将RCLKb信号拉到逻辑高，这接着致使DCLK信号在时间T5处转变到逻辑低。RESETb信号上的下降沿因此产生DCLK信号上的下降沿。
在接收到DCLK信号上的下降沿后，反相驱动器250朝着逻辑高驱动自定时位线STBL。反相驱动器250使用模仿存储器单元152中的最坏情况晶体管的相对弱的下拉晶体管以缓慢速率下拉自定时位线。反相驱动器250用相对强的上拉晶体管以较快速率上拉自定时位线。电路260检测何时自定时位线横越高于时间T6处的第二阈值电压VT2，且在时间T7处在RESETb信号上产生上升沿。
在图2中所展示的设计中，DCLK信号上的脉冲宽度取决于反相驱动器250的驱动强度，反相驱动器250的驱动强度可通过启用反相驱动器250中的可用下拉晶体管的全部或子组而改变。这些下拉晶体管俘获存储器单元中的晶体管的PVT变化。一般来说，DCLK信号上的脉冲宽度可通过控制反相驱动器250的驱动强度且/或选择电路260中的适当量的延迟而改变以实现用于读取与写入操作两者的良好时序容限。
图3B展示用于读取及写入操作的各种控制信号的产生。NAND门268基于RCLKb及RESETb信号而产生ALE信号。ALE信号具有由RCLKb信号上的低脉冲及RESETb信号上的低脉冲确定的脉冲宽度。ALE信号由图1中的地址锁存器110使用以锁存地址。
RCLK信号可用于断言用于选定行的存储器单元的字线WLm。字线WLm的活动持续时间可由RCLK信号上的窗口确定(例如，设定为等于RCLK信号上的窗口)。举例来说，可通过RCLK信号上的上升沿来断言字线WLm，且通过RCLK信号上的下降沿来解除断言字线WLm。如图2中所示，字线WLm接通存储器单元152中的N-FET 212a及212b。对于读取操作，字线WLm的活动持续时间确定存储器单元152可使线BLx及BLxb放电的时间量。对于写入操作，字线WLm的活动持续时间确定允许将数据写入到存储器单元152的时间量。如下文所述，字线WLm可针对读取及写入操作被断言历时不同持续时间。
对于读取操作，SEN产生器270可基于RCLK信号上的下降沿而在SEN信号上产生脉冲。此脉冲可用于启用读出放大器226以检测线BLx与BLxb之间的电压差。对于写入操作，产生器272可基于RCLK及RESETb信号而产生DLE信号。DLE信号由图2中的数据锁存器220用来锁存输入数据，且可具有与ALE信号类似的时序。产生器272还可基于RCLK信号而产生用于启用数据输入驱动器222a及222b的WCLK信号。
电路228产生在每一读取及写入操作之前将线BLx及BLxb预充电到逻辑高的PRECHARGE(预充电)信号。当线BLx及BLxb在存储器读取期间受选定存储器单元驱动或在存储器写入期间受数据输入缓冲器222a及222b驱动时，停用PRECHARGE信号。PRECHARGE信号可基于RCLK信号而产生，且可具有由RCLK信号上的上升及下降沿确定的上升及下降沿。
图4展示图2中的反相驱动器250的设计的示意图。在反相驱动器250内，反相器410接收DCLK信号且驱动自定时位线STBL。对反相器410的下拉由N-FET 412a到4121来提供。每一N-FET 412使其漏极耦合到用于反相器410的下拉节点Y且使其源极耦合到电路接地。反相器414接收互补读取(READb)信号且驱动N-FET 4121的栅极。N-FET412a到412k的栅极分别接收K个加速器控制信号C1到CK，其中K可为任何整数值，例如K＝16。
可接通每一N-FET 412以提供对反相器410的更多下拉，对反相器410的更多下拉接着将增加反相器410的驱动强度且因此缩短DCLK信号上的窗口。针对每一读取操作而接通N-FET 4121。还可针对每一读取操作而接通N-FET 412a到412k当中的足够数目的N-FET以获得所要的读取时序容限。加速器设定指示针对每一读取操作将接通N-FET412a到412k中的哪些N-FET。可在存储器装置100的设计阶段及/或测试阶段期间确定加速器设定。被启用的N-FET 412可模仿存储器单元152中的最坏情况晶体管。举例来说，可确定最坏情况晶体管在线BLx及BLxb上产生特定电压差(例如，200mV)所需的时间量并将其表示为最小放电时间。接着可选择一组N-FET 412以使得DCLK信号上的脉冲宽度等于或大于最小放电时间。
在一种设计中，单一加速器设定用于读取与写入操作两者，且经选择以实现所要的读取时序容限、所要的写入时序容限或两者。用于将数据值写入到存储器单元的时间量可比用于从存储器单元读取数据值的时间量长。较长的写入持续时间可能由于上文针对图2中的存储器单元152所描述的原因。可针对每一写入操作而断开N-FET 4121，这接着将导致用于反相器410的较小驱动强度。这接着将导致DCLK信号上的窗口在相同加速器设定下针对写入操作具有比读取操作宽的宽度。N-FET 4121可经设计以提供用于写入操作的合适量的额外时间(例如，200微微秒)以实现所要的写入时序容限。如果不需要较长的DCLK脉冲宽度，则还可针对写入操作停用N-FET 4121。
在另一设计中，一个加速器设定用于读取操作且经选择以实现所要的读取时序容限。另一加速器设定用于写入操作且经选择以实现所要的写入时序容限。可依据执行读取操作还是写入操作而对N-FET 412应用适当加速器设定。
图5展示图2中的电路260的设计的示意图。在此设计中，电路260包括反相器510，所述反相器510接收自定时位线上的模拟STBL信号且将对应数字信号提供到多路复用器518。反相器510检测何时STBL信号横越低于VT1阈值，且在其输出处提供下降沿。反相器510还检测何时STBL信号超过VT2阈值，且在其输出处提供上升沿。
还将反相器510的输出提供到可编程延迟单元，所述可编程延迟单元由串联耦合的反相器512a到512p及反相器514a到514q形成。反相器512a接收缓冲器510的输出，且反相器512p及514q将其输出提供到多路复用器516。多路复用器516将反相器512p或514q的输出提供到多路复用器518。多路复用器518提供反相器510或多路复用器516的输出作为RESETb信号。
在图5中所展示的设计中，可针对RESETb信号选择三个不同延迟。通过经由多路复用器518提供反相器510的输出作为RESETb信号而获得最短延迟。通过经由反相器512a到512p以及多路复用器516及518提供反相器510的输出作为RESETb信号而获得中间延迟。通过经由反相器512a到512p、反相器514a到514q以及多路复用器516及518提供反相器510的输出作为RESETb信号而获得最长延迟。当选择反相驱动器250中的最小数目的N-FET 412不会提供DCLK信号上的足够长窗口时，可编程延迟可用于扩展DCLK信号上的窗口。
图6说明用于读取及写入操作的控制信号的产生。可如上文针对图3A及3B所描述而产生CLK、DCLK、STBL、RESETb及WLm信号。对于读取操作，通过加速器设定及N-FET 4121确定反相驱动器250的驱动强度，以由驱动强度确定的速率将STBL信号拉低，且当STBL信号横越VT1阈值时，产生RESETb信号上的下降沿。DCLK信号上的窗口及WLm信号的活动持续时间足够宽以实现所要的读取时序容限。
对于写入操作，反相驱动器250的驱动强度比对于读取操作弱，因为N-FET 4121针对读取而被接通但针对写入而不被接通。以较慢速率将STBL信号拉低，且RESETb信号上的下降沿稍后出现以用于写入操作。因此，对于写入操作，DCLK信号上的窗口及WLm信号的活动持续时间较宽。WLm信号的较宽活动持续时间提供较多时间以将数据写入到存储器单元152。在图6中所展示的实例中，存储器单元152中的节点A最初处于逻辑高，且经由位线BLx而被驱动器222a(驱动器222a对抗反相器210b)下拉到逻辑低。当节点A处的电压达到特定触发阈值时，反相器210a的输出转变到逻辑高，这接着致使反相器210b的输出转变到逻辑低。驱动器222a及反相器210b接着将节点A迅速拉到逻辑低，且节点B也迅速地从逻辑低转变到逻辑高。从节点B倒转的时间到字线WLm的下降沿的时间量为写入时序容限。
本文中所描述的技术可用于抗击由于PVT而引起的时序变化。对于新IC工艺(其可能在各芯片之间的晶体管特性中具有较大变化)来说，时序变化可能尤其剧烈。所述技术可用于在PVT变化的情况下获得所要的读取及写入时序容限且用于各种存储器配置以便实现良好性能及高良率。所要的读取时序容限可用自定时跟踪方案(其跟踪存储器单元延迟)以及可编程加速器及/或延迟(其提供所要量的时序容限)来获得。所要的写入时序容限也可用自定时跟踪方案以及可编程加速器及/或延迟来获得。因为许多存储器故障是由于单一位写入故障引起的，所以改进写入时序容限可改进良率。
图7展示用于将数据写入到存储器阵列中的存储器单元的过程700的设计。产生用于将数据写入到存储器阵列中的存储器单元的至少一个控制信号以具有基于存储器阵列中的虚拟单元而确定的时序(框712)。可通过控制信号上的脉冲宽度、控制信号上的转变沿之间的时间差等来量化所述至少一个控制信号的时序。基于所述至少一个控制信号而将数据写入到存储器单元(框714)。
对于框712，可基于虚拟单元而产生内部时钟信号(例如，RCLK)，例如基于用于存储器阵列中的一列虚拟单元的自定时位线上的负载及/或用于一行虚拟单元的虚拟字线上的负载。可针对写入操作在内部时钟信号上产生脉冲。可基于自定时位线及/或虚拟字线上的负载而确定脉冲持续时间。
可由具有可配置驱动强度的驱动器来驱动自定时位线，所述可配置驱动强度可由驱动器中的一组可选择的晶体管来提供。可针对读取与写入操作两者而选择所述可选择的晶体管的子组来驱动自定时位线。可针对读取操作而启用驱动器中的晶体管来驱动自定时位线。可针对写入操作而停用此晶体管，以获得用于写入操作的较小驱动强度。较小驱动强度可导致字线针对写入操作被激活历时比针对读取操作长的持续时间。可通过检测自定时位线上的电压而产生用于内部时钟信号的复位信号(例如，RESETb)。可用可编程延迟来产生复位信号以获得用于内部时钟信号的所要脉冲宽度。
可基于内部时钟信号而激活用于存储器阵列中的若干行存储器单元的若干字线。可针对读取操作激活字线历时第一持续时间且针对写入操作激活字线历时第二持续时间。第一及第二持续时间可经选择以分别获得所要的读取及写入时序容限。第二持续时间可比第一持续时间长。
图8展示用于从存储器阵列中的存储器单元读取数据及将数据写入到存储器阵列中的存储器单元的过程800的设计。产生具有用于从存储器阵列中的存储器单元读取数据的第一时序的至少一个控制信号，其中用于所述至少一个控制信号的第一时序是基于存储器阵列中的虚拟单元而确定的(框812)。基于具有第一时序的所述至少一个控制信号而从存储器单元读取数据(框814)。产生具有用于将数据写入到存储器单元的第二时序的所述至少一个控制信号，其中用于所述至少一个控制信号的第二时序也是基于虚拟单元而确定的(框816)。基于具有第二时序的所述至少一个控制信号而将数据写入到存储器单元(框818)。可通过控制信号上的不同脉冲宽度、控制信号上的转变沿之间的不同时间差等来量化第一及第二时序。
可产生内部时钟信号，其针对框812中的读取操作具有第一脉冲宽度且针对框816中的写入操作具有第二脉冲宽度。第二脉冲宽度可比第一脉冲宽度长。对于框814，可基于具有第一时序的所述至少一个控制信号而针对读取操作激活用于存储器阵列中的若干行存储器单元的若干字线历时第一持续时间。对于框818，可基于具有第二时序的所述至少一个控制信号而针对写入操作激活所述字线历时第二持续时间。
可(例如)通过针对读取操作用第一驱动强度且针对写入操作用第二驱动强度驱动用于存储器阵列中的一列虚拟单元的自定时位线而获得用于所述至少一个控制信号的第一及第二时序。可基于用于读取操作的读取时序容限设定用于所述至少一个控制信号的第一时序(例如，通过选择驱动器250中的下拉晶体管的子组)。可将第一时序改变预定量(例如，通过停用驱动器250中的下拉晶体管)以获得用于写入操作的第二时序。用于所述至少一个控制信号的第一及第二时序还可针对读取及写入操作而独立设定。
本文中所描述的具有延迟跟踪的存储器装置可用于无线通信、计算、网络连接、个人电子器件等。存储器装置可实施为独立装置或可嵌入在处理器、数字信号处理器(DSP)、精简指令集计算机(RISC)、高级RISC机器(ARM)、图形处理器、图形处理单元(GPU)、控制器、微处理器等内。下文描述用于无线通信装置的存储器装置的示范性用途。
图9展示无线通信系统中的无线装置900的框图。无线装置900可为蜂窝式电话、终端、手持机、PDA、无线调制解调器等。无线通信系统可为码分多址(CDMA)系统、全球移动通信系统(GSM)系统或某种其它系统。
无线装置900能够提供经由接收路径及发射路径的双向通信。在接收路径上，由基站发射的信号由天线912接收且提供到接收器(RCVR)914。接收器914调节并数字化所接收的信号且将样本提供到数字区段920以供进一步处理。在发射路径上，发射器(TMTR)916从数字区段920接收待发射的数据，处理并调节所述数据，且产生经调制信号，所述经调制信号经由天线912发射到基站。
数字区段920包括各种处理、接口及存储器单元，例如调制解调器处理器922、视频处理器924、控制器/处理器926、显示处理器928、ARM/DSP 932、图形处理器934、内部存储器936及外部总线接口(EBI)938。调制解调器处理器922执行用于数据发射及接收的处理，例如编码、调制、解调及解码。视频处理器924针对例如可携式摄像机、视频重放及视频会议等视频应用而对视频内容(例如，静止图像、移动视频及移动文本)执行处理。控制器/处理器926可指导数字区段920内的各种单元的操作。显示处理器928执行处理以促进在显示单元930上显示视频、图形及文本。ARM/DSP 932可针对无线装置900执行各种类型的处理。图形处理器934(例如)对图形、视频游戏等执行图形处理。内部存储器936为数字区段920内的各种单元存储数据及/或指令。EBI 938促进在数字区段920(例如，内部存储器936)与主存储器940之间传送数据。
处理器922到934中的每一者可包括嵌入式存储器，其可如上所描述来实施。内部存储器936及主存储器940也可如上所描述来实施。数字区段920可用一个或一个以上专用集成电路(ASIC)及/或某种其它类型的IC来实施。
本文中所描述的存储器装置可以各种硬件单元来实施，例如存储器IC、ASIC、DSP、数字信号处理装置(DSPD)、可编程逻辑装置(PLD)、现场可编程门阵列(FPGA)、控制器、处理器及其它电子装置。存储器装置还可以例如CMOS、N-MOS、P-MOS、双极CMOS(Bi-CMOS)、双极等各种IC工艺技术来制造。CMOS技术可在同一IC裸片上制造N-FET与P-FET两者，而N-MOS技术仅可制造N-FET且P-MOS技术仅可制造P-FET。存储器装置可用任何装置尺寸技术(例如，130纳米(nm)、65nm、30nm等)来制造。
实施本文中所描述的存储器装置的设备可为独立单元或可为装置的部分。所述装置可为(i)独立IC，(ii)可包括用于存储数据及/或指令的存储器IC的一个或一个以上IC的集合，(iii)例如移动台调制解调器(MSM)等ASIC，(iv)可嵌入在其它装置内的模块，(v)蜂窝式电话、无线装置、手持机或移动单元，(vi)等等。
提供本发明的先前描述以使得所属领域的技术人员能够制作或使用本发明。所属领域的技术人员将容易明白本发明的各种修改，且可在不脱离本发明的精神或范围的情况下将本文所定义的一般原理应用于其它变型。因此，本发明不希望限于本文所描述的实例，而是应符合与本文所揭示的原理及新颖特征一致的最广范围。

Claims (28)

1.一种集成电路，其包含： 
存储器阵列，其包含存储器单元及虚拟单元；以及 
时序控制电路，其经配置以产生控制信号，所述控制信号用于将数据写入到所述存储器单元且具有基于所述虚拟单元而确定的时序，其中所述控制信号包含基于所述虚拟单元而由所述时序控制电路产生的内部时钟信号，且其中所述时序控制电路包括： 
驱动器，其提供驱动器输出；以及 
可编程检测器，其接收所述驱动器输出，且输出用于所述内部时钟信号的复位，其中在基于第一延迟和第二可选择延迟的时间处产生所述复位，其中所述第一延迟取决于所述驱动器的经配置驱动强度，且其中所述第二可选择延迟具有独立于所述驱动器的经配置驱动强度的可编程持续时间。 
2.根据权利要求1所述的集成电路，其中基于所述存储器阵列中的一列所述虚拟单元的位线上的负载而产生内部时钟信号。 
3.根据权利要求1所述的集成电路，其中所述基于所述存储器阵列中的一行所述虚拟单元的字线上的负载，并且进一步基于所述可编程检测器的所述第二可选择延迟的所选择延迟持续时间，而产生所述内部时钟信号。 
4.根据权利要求2所述的集成电路，其中所述内部时钟信号具有基于所述列虚拟单元的所述位线上的所述负载而确定的持续时间。 
5.根据权利要求1所述的集成电路，其中所述驱动器操作以驱动所述存储器阵列中的一列所述虚拟单元的位线。 
6.根据权利要求1所述的集成电路，其中所述驱动器包含多个晶体管，其可选择以提供所述经配置驱动强度。 
7.根据权利要求1所述的集成电路，其中所述第二可选择延迟经选择以获得特定时序 容限。 
8.根据权利要求6所述的集成电路，其中所述多个晶体管包含晶体管，其在读取操作期间被接通且在写入操作期间被断开，以获得所述驱动器的比在所述读取操作期间的驱动强度减小的在所述写入操作期间的驱动强度，且其中基于所述减小的驱动强度，字线在写入操作期间被激活历时比在读取操作期间长的持续时间。 
9.根据权利要求1所述的集成电路，其进一步包含地址解码器，其经配置以基于所述内部时钟信号而激活所述存储器阵列中的多行所述存储器单元的多个字线。 
10.根据权利要求9所述的集成电路，其中所述多个字线在读取操作期间被激活历时第一持续时间，且在写入操作期间被激活历时第二持续时间。 
11.根据权利要求10所述的集成电路，其中所述第二持续时间比所述第一持续时间长。 
12.根据权利要求1所述的集成电路，其中所述第二可选择延迟经由所述可编程检测器内的一组反相器而提供。 
13.根据权利要求1所述的集成电路，其中所述可编程持续时间基于所述可编程检测器内的反相器的数目，且其中所述反相器的数目独立于所述驱动器的所述经配置驱动强度。 
14.根据权利要求1所述的集成电路，其中所述可编程持续时间包含第一延迟、第二延迟、或第三延迟，其中所述第一延迟由第一组反相器提供，其中所述第二延迟由第二组反相器提供，其中所述第三延迟由第三组反相器提供，其中所述第二延迟大于所述第一延迟，且其中所述第三延迟大于所述第二延迟。 
15.一种用于操作存储器的方法，其包含： 
在时序控制电路处产生控制信号，所述时序控制电路包含可编程检测器，所述可编程检测器接收基于驱动器的经配置驱动强度的自定时位线信号，所述控制信号用于将数据写入到存储器阵列中的存储器单元，所述控制信号具有基于所述存储器阵列中包含的虚拟单元而确定的时序，其中所述控制信号包含复位，在基于第一延迟 和第二可选择延迟的时间处产生所述复位，其中所述第一延迟取决于所述驱动器的经配置驱动强度，且其中所述第二可选择延迟具有独立于所述驱动器的经配置驱动强度的可编程持续时间；以及 
基于所述控制信号而将数据写入到一个或多个所述存储器单元。 
16.根据权利要求15所述的方法，其中产生所述控制信号进一步包含： 
用所述经配置驱动强度驱动所述存储器阵列中的一列所述虚拟单元的位线；以及 
至少部分地基于所述位线上的信号而产生内部时钟信号。 
17.根据权利要求16所述的方法，其中用所述经配置驱动强度驱动所述虚拟单元的所述列的所述位线包含在对读取操作期间用晶体管驱动所述位线以及在写入操作期间停用所述晶体管，以获得比在所述读取操作期间的驱动强度减小的在所述写入操作期间的驱动强度，且其中基于所述减小的驱动强度，字线在所述写入操作期间被激活历时比在所述读取操作期间长的持续时间。 
18.根据权利要求15所述的方法，其中通过选择所述可编程检测器内的多个不同组反相器中的一组来确定所述第二可选择延迟。 
19.一种存储器设备，其包含： 
用于产生用于将数据写入到存储器阵列中的存储器单元的控制信号的装置，所述控制信号具有基于所述存储器阵列中的虚拟单元而确定的时序，其中所述控制信号包含内部时钟信号； 
可编程检测器装置，其用于输出用于所述内部时钟信号的复位，其中在基于第一延迟和第二可选择延迟的时间处产生所述复位，其中所述第一延迟取决于驱动器的经配置驱动强度，且其中所述第二可选择延迟具有独立于所述驱动器的经配置驱动强度的可编程持续时间；以及 
用于基于所述控制信号而将数据写入到一个或多个所述存储器单元的装置。 
20.根据权利要求19所述的设备，其中所述用于产生所述控制信号的装置进一步包含用于用所述驱动器的经配置驱动强度来驱动所述存储器阵列中的一列所述虚拟单元的位线的装置，且其中所述用于用所述驱动器的经配置驱动强度驱动所述虚拟单元 的所述列的所述位线的装置包含： 
用于在读取操作期间用晶体管驱动所述位线的装置；以及 
用于在写入操作期间停用所述晶体管以获得在写入操作期间比在所述读取操作期间减小的在所述写入操作期间的驱动强度的装置，其中基于所述减小的驱动强度，字线在所述写入操作期间被激活历时比在所述读取操作期间长的持续时间。 
21.根据权利要求19所述的设备，其中通过选择所述可编程检测器内的多组反相器中的一组来确定所述可编程持续时间，且其中每组反相器包含不同数目的反相器。 
22.一种集成电路，其包含： 
存储器阵列，其包含存储器单元及虚拟单元；以及 
时序控制电路，其经配置以产生控制信号，所述控制信号用于从所述存储器单元读取第一数据且用于将第二数据写入到所述存储器单元，其中所述控制信号包含由所述时序控制电路产生的内部时钟信号，所述内部时钟信号具有基于所述虚拟单元而确定的时序，且其中所述时序控制电路包含； 
驱动器，其提供驱动器输出；以及 
可编程检测器，其接收所述驱动器输出，且输出用于所述内部时钟信号的复位，其中在基于第一延迟和第二可选择延迟的时间处产生所述复位，其中所述第一延迟取决于所述驱动器的经配置驱动强度，且其中所述第二可选择延迟具有独立于所述驱动器的经配置驱动强度的可编程持续时间。 
23.根据权利要求22所述的集成电路，其中所述内部时钟信号在读取操作期间具有第一脉冲宽度且在写入操作期间具有第二脉冲宽度，且其中所述第二脉冲宽度比所述第一脉冲宽度长。 
24.根据权利要求22所述的集成电路，其中驱动器经配置以驱动所述存储器阵列中的一列所述虚拟单元的位线，所述驱动器在读取操作期间具有第一驱动强度且在写入操作期间具有第二驱动强度。 
25.根据权利要求22所述的集成电路，其进一步包含地址解码器，其经配置以激活所述存储器阵列中的多行存储器单元的多个字线，所述多个字线在读取操作期间被激 活历时第一持续时间且在写入操作期间被激活历时第二持续时间。 
26.根据权利要求22所述的集成电路，其中所述控制信号的所述时序针对读取操作及写入操作而分别设定。 
27.根据权利要求22所述的集成电路，其中所述控制信号的所述时序是在读取操作的第一时序值处设定的，所述第一时序值基于读取时序容限，其中所述控制信号的所述时序是在用于写入操作的第二时序值处设定的，且其中所述第二时序值以特定量而不同于所述第一时序值。 
28.根据权利要求22所述的集成电路，其中通过选择所述可编程检测器内的多组反相器中的一组来确定所述可编程持续时间，且其中每组反相器包含不同数目的反相器。 
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