JP5175344B2 - 改善されたタイミングマージンのための遅延トラッキングを有するメモリデバイス - Google Patents

改善されたタイミングマージンのための遅延トラッキングを有するメモリデバイス Download PDF

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Description

本開示は、一般にエレクトロニクスに関し、そしてより詳細には、メモリデバイスに関する。
メモリデバイスは、一般にコンピュータ、ワイヤレス通信デバイス、携帯型個人情報端末(personal digital assistants)（ＰＤＡ）など、多数の電子デバイスの中で使用される。メモリデバイスは、一般的に多数の行および列のメモリセル(memory cell)を含んでいる。各メモリセルは、データ値を記憶することができ、このデータ値は、一般的に２進数「０」または「１」のいずれかである。与えられた行および与えられた列の中の与えられたメモリセルを読み出す(read)ために、その行についてのワード線(word line)が、アクティブにされ、そしてそのメモリセルは、メモリセルに記憶されたデータ値に応じてその列についてのビット線(bit line)を充電するか、または放電する。次いで、センス増幅器は、そのビット線上の電圧を検出し、そして検出された電圧に基づいて論理値を供給する。与えられた行および与えられた列の中の与えられたメモリセルに書き込む(write)ために、その行についてのワード線は、アクティブにされる。次いで、データ入力ドライバは、そのメモリセルに書き込まれるべきデータ値に応じて、その列についてのビット線をロー(low)、またはハイ(high)のいずれかに駆動する。メモリセルに現在記憶されるデータ値は、ビット線上の値によって上書きされる。
リードオペレーション(read operation)では、センス増幅器は、高い動作速度と低い電力消費とを達成するために、できるだけ早く、そして最小の時間にわたって、オンにされるべきである。センス増幅器は、ビット線が、十分に充電され、または放電された後にアクティブにされることができ、その結果、メモリセルに記憶されるデータ値は、信頼できるように検出されることができる。この充電／放電時間は、メモリセルの中のトランジスタの特性と、寄生効果(parasitic effects)とに依存しており、これらの両方は、集積回路(integrated circuit)（ＩＣ）プロセス、電源電圧、および温度における変動に起因して広範囲にわたって変化する可能性がある。ライトオペレーション(write operation)では、データ入力ドライバは、データ値をメモリセルに書き込むために必要とされる間はずっとオンにされるべきである。メモリセルに書き込むために必要とされる時間は、トランジスタ特性と、寄生効果とに依存している。
プロセスの変動は、一般的に、ＩＣ製造技術が改善し、そしてトランジスタサイズが縮小するにつれ、より厳しいものとなる。リードオペレーションのために割り付けるべき時間は、ビット線が、センシング(sensing)に先立って十分に充電され、または放電されることを保証するために、最悪ケースのプロセス変動に基づいて選択されることができる。ライトオペレーションのために割り付けるべき時間もまた、メモリセルが、入力データ値を用いて適切に書き込まれることを保証するために、最悪ケースのプロセス変動に基づいて選択されることができる。しかしながら、最悪ケースのプロセス変動についての設計は、より遅い動作速度、および／またはより高い電力消費をもたらす可能性がある。
したがって、プロセス、電圧、および温度(process, voltage, and temperature)（ＰＶＴ）の変動を効率的に明らかにすることができるメモリデバイスについての必要性が、当技術分野において存在している。
ＰＶＴ変動を通してのリードオペレーションとライトオペレーションとについての良好なタイミングマージンを提供することができるメモリデバイスが、ここにおいて説明される。一設計においては、メモリデバイスは、メモリアレイと、タイミング制御回路と、アドレスデコーダ(address decoder)と、を含む。メモリアレイは、データを記憶するためのメモリセルと、メモリセルのある種の特性（例えば、負荷(loading)）を模倣するダミーセル(dummy cells)と、を含む。タイミング制御回路は、メモリセルにデータを書き込むために使用され、そしてダミーセルに基づいて決定されるタイミングを有する少なくとも１つの制御信号を生成する。タイミング制御回路は、ダミーセルに基づいて、例えば、ダミーセルの列についてのセルフタイムドビット線(self-timed bit line)上の負荷、および／またはダミーセルの行についてのダミーワード線上の負荷に基づいて、内部クロック信号を生成することができる。アドレスデコーダは、メモリセルへのデータの信頼できる書き込みを保証するために、内部クロック信号に基づいて、十分に長い存続時間にわたってメモリセルの行についてのワード線をアクティブにすることができる。
タイミング制御回路は、構成可能なドライブ強度を有するドライバと、プログラマブル遅延ユニットと、を含むことができる。ドライバは、１組の選択可能なトランジスタの全部または一部をイネーブルにすることにより、変化させられることができるドライブ強度でセルフタイムドビット線を駆動することができる。タイミング制御回路は、ライトオペレーションについて内部クロック信号上のパルスを生成することができる。パルス存続時間は、セルフタイムドビット線および／またはダミーワード線上の負荷と、ドライバのドライブ強度と、プログラマブル遅延ユニットによって提供される遅延と、に基づいて決定されることができる。パルス存続時間は、望ましいライトタイミングマージン(write timing margin)を得るように設定されることができる。
タイミング制御回路は、リードオペレーションでは第１のタイミングを用いて、そしてライトオペレーションでは第２のタイミングを用いて、少なくとも１つの制御信号を生成することができる。第１のタイミングは、リードオペレーションではリードタイミングマージン(read timing margin)に基づいて設定されることができ、そして第２のタイミングは、ライトオペレーションではライトタイミングマージンに基づいて設定されることができる。第１のタイミングと、第２のタイミングとは、制御信号上の異なるパルス幅、制御信号上の遷移エッジの間の異なる時間差などによって定量化されることができる。例えば、タイミング制御回路は、リードオペレーションでは第１のパルス幅を有し、そしてライトオペレーションでは第２のパルス幅を有する内部クロック信号を生成することができる。第２のパルス幅は、メモリセルにデータを書き込むためにより多くの時間を提供するために、第１のパルス幅よりも長くすることができる。ワード線は、リードオペレーションでは第１の存続時間にわたって、そしてライトオペレーションでは第２の存続時間にわたって、アクティブにされることができる。ワード線についての第１のアクティブな存続時間と、第２のアクティブな存続時間とは、内部クロック信号についての、それぞれ第１のパルス幅と、第２のパルス幅とによって決定されることができる。
本開示の様々な態様および特徴は、下記にさらに詳細に説明される。
図１は、遅延トラッキングを有するメモリデバイスのブロック図である。 図２は、図１の中のメモリデバイス内のメモリアレイと、タイミング制御回路と、入出力(input/output)（Ｉ／Ｏ）回路と、を示している。 図３Ａは、ＤＣＬＫ信号と、ＲＥＳＥＴｂ信号とについてのタイミング図を示している。 図３Ｂは、リードオペレーションとライトオペレーションとについての制御信号の生成を示している。 図４は、構成可能なドライブ強度を有するドライバを示している。 図５は、プログラマブル遅延を有する回路を示している。 図６は、リードオペレーションとライトオペレーションとについての制御信号を示している。 図７は、メモリアレイの中のメモリセルにデータを書き込むためのプロセスを示している。 図８は、メモリアレイの中のメモリセルからデータを読み出し、そしてメモリセルにデータを書き込むためのプロセスを示している。 図９は、ワイヤレスデバイスのブロック図を示している。
詳細な説明
遅延トラッキングを有し、そして良好なリード（read）およびライト（write）のタイミングマージンを有するメモリデバイスが、ここにおいて説明される。メモリデバイスは、ランダムアクセスメモリ(random access memory)（ＲＡＭ）、スタティックＲＡＭ(static RAM)（ＳＲＡＭ）、ダイナミックＲＡＭ(dynamic RAM)（ＤＲＡＭ）、シンクロナスＤＲＡＭ(synchronous DRAM)（ＳＤＲＡＭ）、ビデオＲＡＭ(video RAM)（ＶＲＡＭ）、シンクロナスグラフィックＲＡＭ(synchronous graphic RAM)（ＳＧＲＡＭ）、リードオンリーメモリ(read only memory)（ＲＯＭ）、フラッシュメモリ(Flash memory)などとすることができる。メモリデバイスは、スタンドアロンデバイスとすることもでき、あるいは別のデバイス、例えば、プロセッサの内部に埋め込まれることもできる。
図１は、遅延トラッキングを有するメモリデバイス１００の一設計のブロック図を示している。メモリデバイス１００は、アドレスラッチ１１０と、アドレスデコーダおよびワード線ドライバ１２０と、メモリアレイ１５０と、タイミング制御ユニット１６０と、Ｉ／Ｏ回路１７０と、を含む。
メモリアレイ１５０は、Ｍ行およびＮ列のメモリセル１５２を含み、そして１行および１列のダミーセル１５４をさらに含んでいる。一般に、ＭとＮとは、おのおの任意の値とすることができる。メモリセルは、データ値を記憶することができる回路であり、そして様々な回路設計を用いてインプリメントされることができる。ダミーセルは、知られている値を記憶することができる回路であり、かつ／または望ましい負荷効果を達成する特定の方法で接続される。ダミーセルは、メモリセルと同じ、または類似した回路設計を用いてインプリメントされることができる。Ｍ行のメモリセルは、Ｍ本のワード線ＷＬ１からＷＬＭを経由して選択される。ダミーセルの行は、ダミーワード線ＤＷＬに結合される。Ｎ列のメモリセルは、Ｎ対の差動ビット線(differential bit lines)ＢＬ１およびＢＬ１ｂからＢＬＮおよびＢＬＮｂに結合される。ダミーセルの列は、セルフタイムビット線(self-time bit line)ＳＴＢＬに結合される。
アドレスラッチ１１０は、アクセスされるべきメモリセル、またはメモリセルのブロックについてのアドレスを受け取り、そしてアドレスラッチイネーブル(address latch enable)（ＡＬＥ）信号に基づいて、そのアドレスをラッチする。アドレスデコーダ１２０は、ラッチされたアドレスを受け取り、そして受け取られたアドレスに基づいて行アドレスを生成することができる。次いで、アドレスデコーダ１２０は、行アドレスに対するプリデコーディング(pre-decoding)を実行し、そしてアクティブにすべき、またはアサートすべき特定のワード線を示すプリデコードされた信号(pre-decoded signals)を供給することができる。ワード線ドライバ１２０は、プリデコードされた信号を受け取り、そしてプリデコードされた信号によって示されるように、特定のワード線を駆動し、その結果、望ましい行のメモリセルは、アクセスされることができる。
タイミング制御回路１６０は、クロック信号ＣＬＫを受け取り、そしてまたセルフタイムドビット線ＳＴＢＬと、ダミーワード線ＤＷＬとに結合される。タイミング制御回路１６０は、メモリデバイス１００のオペレーションを制御するために使用される制御信号を、例えば、リードオペレーションとライトオペレーションとのために使用される制御信号を生成する。制御信号は、下記に説明されるように、ダミーセルの列および行によって決定されるタイミングを有する。Ｉ／Ｏ回路１７０は、メモリセルからデータを読み出し、そしてメモリセルにデータを書き込むための様々な回路を含んでいる。例えば、Ｉ／Ｏ回路１７０は、そのビット線に結合されるメモリセルからデータを読み出すために、センス増幅器と、データ出力バッファとを、各差動ビット線について含む。Ｉ／Ｏ回路１７０は、そのビット線に結合されるメモリセルにデータを書き込むために、データラッチと、データ入力バッファとを、各差動ビット線についてさらに含む。図１の中の回路ブロックのいくつかは、下記でさらに詳細に説明される。
図２は、図１の中のメモリアレイ１５０と、タイミング制御回路１６０と、Ｉ／Ｏ回路１７０との一設計の概略図を示している。明確にするために、メモリアレイ１５０の中の１つのメモリセル１５２と、１つのダミーセル１５４とだけが、図２の中に示される。さらに、ダミーワード線ＤＷＬが、図２の中に示されるが、このワード線に結合されるダミーセルは、示されない。また明確にするために、１つのビット線だけについてのリード／ライト回路が、図２の中に示される。
図２に示される設計においては、メモリセル１５２は、一対の相互結合された(cross-coupled)インバータ２１０ａおよび２１０ｂと、一対のパストランジスタ(pass transistors)２１２ａおよび２１２ｂと、を含む。各インバータ２１０は、当技術分野において知られているように、Ｐ−チャネル電界効果トランジスタ(P-channel field effect transistor)（Ｐ−ＦＥＴ）と、Ｎ−チャネル電界効果トランジスタ(N-channel field effect transistor)（Ｎ−ＦＥＴ）とを用いて形成されることができる。インバータ２１０ａは、その入力が、ノードＡに結合され、そしてその出力が、ノードＢに結合されている。インバータ２１０ｂは、その入力が、ノードＢに結合され、そしてその出力が、ノードＡに結合されている。各パストランジスタ２１２は、Ｎ−ＦＥＴを用いてインプリメントされる。Ｎ−ＦＥＴ２１２ａは、そのドレインが、ノードＡに結合され、そのゲートが、ワード線ＷＬｍに結合され、そしてそのソースが、ビット線ＢＬｘに結合されており、ここで、ｍ∈｛１，...，Ｍ｝であり、そしてｘ∈｛１，...，Ｎ｝である。Ｎ−ＦＥＴ２１２ｂは、そのドレインが、ノードＢに結合され、そのゲートが、ワード線ＷＬｍに結合され、そしてそのソースが、相補ビット線(complementary bit line)ＢＬｘｂに結合されている。
インバータ２１０ａおよび２１０ｂは、正帰還を経由してデータ値を記憶する。メモリセル１５２が、論理ハイ(logic high)（「１」）を記憶する場合、ノードＡは、論理ハイにあり、そしてノードＢは、論理ロー(logic low)にある。メモリセル１５２が、論理ロー（「０」）を記憶する場合には、ノードＡは、論理ローにあり、そしてノードＢは、論理ハイにある。メモリリードの場合、線ＢＬｘおよびＢＬｘｂは、最初に論理ハイにプリチャージされ、次いでワード線ＷＬｍは、論理ハイへとアサートされ、そしてＮ−ＦＥＴ２１２ａおよび２１２ｂが、オンにされる。メモリセル１５２が、論理ハイを記憶する場合、次いでビット線ＢＬｘは、Ｎ−ＦＥＴ２１２ａを経由してインバータ２１０ｂによって充電され、そして相補ビット線ＢＬｘｂは、Ｎ−ＦＥＴ２１２ｂを経由してインバータ２１０ａによって放電される。メモリセル１５２が、論理ローを記憶する場合には、逆が、当てはまる。センス増幅器２２６は、メモリセル１５２に記憶されたデータ値を決定するために、線ＢＬｘとＢＬｘｂとの間の電圧差を検出する。
メモリライトの場合に、線ＢＬｘおよびＢＬｘｂは、最初に論理ハイにプリチャージされ、次いでワード線ＷＬｍは、論理ハイにアサートされ、そしてＮ−ＦＥＴ２１２ａおよび２１２ｂは、オンにされる。論理ハイ（「１」）をメモリセル１５２に書き込むためには、ビット線ＢＬｘは、ハイに駆動され、Ｎ−ＦＥＴ２１２ａを経由してノードＡを論理ハイへと強制し、そして相補ビット線ＢＬｘｂは、ローに駆動され、Ｎ−ＦＥＴ２１２ｂを経由してノードＢを論理ローへと強制する。メモリセル１５２が、現在論理ローを記憶する場合、そのときにはノードＡとＢとは、論理ハイを記憶するために線ＢＬｘとＢＬｘｂとによって「ひっくり返される(flipped)」必要があることになる。ノードＡとＢとをひっくり返す(flip)ために必要とされる時間は、インバータ２１０ａと２１０ｂとの強度に依存しており、これらのインバータは、現在の論理値を保持し、そしてそれ故に線ＢＬｘとＢＬｘｂとを駆動するドライバ２２２ａと２２２ｂとに対抗するように、設計される。インバータ２１０ａと、２１０ｂとが、強い場合、そのときにはより長い期間が、ノードＡとＢとをひっくり返すために必要とされる可能性がある。インバータ２１０ａと、２１０ｂとの強度は、ＰＶＴに起因して広い範囲にわたって変化することができる。論理ローをメモリセル１５２に書き込むときには、上記の逆が、当てはまる。
図２に示される設計においては、ダミーセル１５４は、以下の違いにもかかわらず、メモリセル１５２の中のインバータ２１０ａおよび２１０ｂと、Ｎ−ＦＥＴ２１２ａおよび２１２ｂとについて上記に説明されるように結合されたインバータ２１４ａおよび２１４ｂと、Ｎ−ＦＥＴ２１６ａおよび２１６ｂと、を含む。Ｎ−ＦＥＴ２１６ａは、そのゲートが、回路グラウンドに結合され、そしてそのソースが、セルフタイムドビット線ＳＴＢＬに結合されている。Ｎ−ＦＥＴ２１６ｂは、そのドレインが、電源電圧、Ｖｄｄに結合されている。この設計においては、Ｎ−ＦＥＴ２１６ａは、常にオフにされ、ノードＡ’は、論理ローにあり、そしてノードＢ’は、論理ハイにある。
メモリアレイ１５０の中のダミーセル１５４は、通常のメモリセル１５２と同じ構造およびサイズを用いてインプリメントされることができる。ダミーセル１５４の列についてのセルフタイムドビット線ＳＴＢＬは、そのときにはＮ本のビット線ＢＬ１からＢＬＮのおのおのと同じ負荷を有することができる。ダミーセル１５４の行についてのダミーワード線ＤＷＬはまた、Ｍ本のワード線ＷＬ１からＷＬＭのおのおのと同じ負荷を有することもできる。リードオペレーションとライトオペレーションとのために使用される制御信号は、セルフタイムドビット線ＳＴＢＬと、ダミーワード線ＤＷＬとを用いて生成されることができ、そしてそのときにメモリセル１５２のタイミングを追跡することができる。
図２に示される設計においては、各ビット線について、Ｉ／Ｏ回路１７０は、データラッチ２２０と、データ入力ドライバ２２２ａおよび２２２ｂと、リード／ライトマルチプレクサ(multiplexer)（Ｍｕｘ）２２４と、センス増幅器２２６と、出力データ（Ｄｏｕｔ）バッファ２２８と、を含む。マルチプレクサ２２４は、ライトオペレーションではドライバ２２２ａおよび２２２ｂに、そしてリードオペレーションではセンス増幅器２２６に、線ＢＬｘおよびＢＬｘｂを結合する。ライトオペレーションでは、ラッチ２２０は、データラッチイネーブル(data latch enable)（ＤＬＥ）信号に基づいて入力データ値Ｄｉｎｘを受け取り、そしてラッチする。データ入力ドライバ２２２ａおよび２２２ｂは、ラッチされたデータ値を受け取り、そしてライトクロック(write clock)（ＷＣＬＫ）信号によってイネーブルにされるときにそれぞれ線ＢＬｘおよびＢＬｘｂを駆動する。リードオペレーションでは、センス増幅器２２６は、線ＢＬｘとＢＬｘｂとの間の電圧差を増幅し、センス増幅器イネーブル(sense amplifier enable)（ＳＥＮ）信号によってイネーブルにされるときに増幅された電圧についての論理値（例えば、論理ローまたはハイのいずれか）を検出し、そして検出された論理値を供給する。バッファ２２８は、センス増幅器２２６の出力をバッファし、そして出力データ値、Ｄｏｕｔｘを供給する。
タイミング制御回路１６０は、リードオペレーションとライトオペレーションとについての制御信号を生成するためにダミーセル１５４を使用する。図２に示される設計においては、タイミング制御回路１６０は、リードおよびライトの各オペレーションについての内部クロック（ＤＣＬＫ）信号上でウィンドウ／パルス(window/pulse)を生成する。ＤＣＬＫ信号上のウィンドウの幅は、ダミーセル１５４によって決定され、そしてリードオペレーションとライトオペレーションとの両方についての良好なタイミングマージンを達成するように、プログラマブル手段を経由して調整されることもできる。様々な制御信号は、下記に説明されるように、ＤＣＬＫ信号に基づいて生成される。
図２に示される設計においては、タイミング制御回路１６０内において、ＮＯＲゲート２４０は、２つの入力において、遅延回路２５６を経由したＣＬＫ信号と、相補チップセレクト（ＣＳｂ）信号と、を受け取る。ＣＳｂ信号は、メモリデバイス１００がイネーブルにされるときに論理ローにあり、そしてそうでなければ論理ハイにある。遅延回路２５６は、直列に結合された２つ以上のインバータを用いてインプリメントされることができる。Ｎ−ＦＥＴ２４２および２４４と、Ｐ−ＦＥＴ２４６とは、スタックされたコンフィギュレーションの形で結合される。Ｎ−ＦＥＴ２４２は、そのソースが、回路グラウンドに結合され、そのゲートが、ＮＯＲゲート２４０の出力に結合され、そしてそのドレインが、Ｎ−ＦＥＴ２４４のソースに結合されている。Ｎ−ＦＥＴ２４４は、そのゲートが、ＣＬＫ信号を受け取り、そのドレインが、Ｐ−ＦＥＴ２４６のドレインに結合され、そしてＲＣＬＫｂ信号を供給する。Ｐ−ＦＥＴ２４６は、そのゲートが、ＲＥＳＥＴｂ信号を受け取り、そしてそのソースが、電源に結合されている。インバータ２５２と２５４とは、反転される２５２の入力が、ＲＣＬＫｂ信号を受け取り、反転される２５４の入力が、インバータ２５２の出力に結合され、そしてインバータ２５４の出力が、インバータ２５２の入力に結合されて、直列に結合される。
インバータ２４８は、ＲＣＬＫｂ信号を受け取り、そしてＤＣＬＫ信号を供給する。ＤＣＬＫ信号は、ダミーワード線ＤＷＬを駆動し、そしてそれ故に通常のワード線上の負荷と類似した負荷を観察する。インバータ２６２はまた、ＲＣＬＫｂ信号を受け取り、そしてＲＣＬＫ信号を供給する。ＤＣＬＫ信号とＲＣＬＫ信号とは、同じ論理値を有するが、これらの２つの信号によって観察される異なる負荷に起因して少し異なるタイミングを有する。ＤＣＬＫ信号とＲＣＬＫ信号とは、内部クロック信号の異なるバージョンと考えられることができる。
反転ドライバ２５０は、インバータ２４８からのＤＣＬＫ信号を受け取り、そしてセルフタイムドビット線ＳＴＢＬを駆動する。ドライバ２５０は、ＤＣＬＫ信号上で望ましいウィンドウ幅を生成するように設定されることができる構成可能なドライブ強度を有する。回路２６０は、セルフタイムドビット線上のＳＴＢＬ信号を検出し、そしてＲＥＳＥＴｂ信号を生成する。回路２６０はまた、ＲＥＳＥＴｂ信号についてのプログラマブル遅延を提供することができ、これは、ＤＣＬＫ信号上でより長いウィンドウを得るために使用されることができる。
ＮＡＮＤゲート２６４は、ＲＣＬＫｂ信号と、ＲＥＳＥＴｂ信号とを受け取り、そしてＡＬＥ信号を生成する。プリチャージ回路２６８は、ＲＣＬＫ信号を受け取り、そしてリードおよびライトの各オペレーションに先立って、線ＢＬｘとＢＬｘｂとを知られている値（例えば、線ＢＬｘとＢＬｘｂとの両方の上の論理ハイ）へとプリチャージする信号を生成する。プリチャージ回路２６８は、図２に示されるように、線ＢＬｘとＢＬｘｂとを直接に駆動することができる。ＳＥＮジェネレータ２７０は、ＲＣＬＫ信号を受け取り、そしてセンス増幅器２２６についてのＳＥＮ信号を生成する。ライト信号ジェネレータ２７２は、ＲＣＬＫ信号とＲＥＳＥＴｂ信号とを受け取り、そしてデータ入力ドライバ２２２ａおよび２２２ｂについてのＷＣＬＫ信号と、データラッチ２２０についてのＤＬＥ信号と、を生成する。
図３Ａは、図２におけるＤＣＬＫ信号とＲＥＳＥＴｂ信号との生成を示すタイミング図を示している。ＣＳｂ信号は、メモリデバイス１００をイネーブルにするために論理ローにあり、そしてＲＥＳＥＴｂ信号は、最初に論理ハイにある。時刻Ｔ１に先立って、ＣＬＫ信号は、論理ローにあり、Ｎ−ＦＥＴ２４２は、オンにされ、そしてＮ−ＦＥＴ２４４は、オフにされる。ＣＬＫ信号は、時刻Ｔ１において論理ローから論理ハイへと遷移する。次いで、Ｎ−ＦＥＴ２４２は、オンにされ、そしてＲＣＬＫｂ信号を論理ローへと引き込み、次いでこれは、ＤＣＬＫ信号が、時刻Ｔ２において論理ハイへと遷移するようにさせる。ＣＬＫ信号の立ち上がりエッジは、それ故にＤＣＬＫ信号上の立ち上がりエッジを生成する。Ｎ−ＦＥＴ２４２は、ＣＬＫ信号上の論理ハイによって時刻Ｔ１後に短い遅延でオフにされ、そしてインバータ２５２および２５４は、ＲＣＬＫｂ信号についての論理ローを保持するキーパー(keeper)としての役割を果たす。
セルフタイムドビット線ＳＴＢＬは、リードまたはライトのオペレーションに先立って最初に論理ハイへとプリチャージされる。ダミーワード線ＤＷＬに起因した負荷のために他の制御信号よりも遅く立ち上がる、ＤＣＬＫ信号上の立ち上がりエッジは、ダミーセル１５４を用いてインプリメントされるセルフタイム遅延トラッキングメカニズムをアクティブにする。反転ドライバ２５０は、ＤＣＬＫ信号上の立ち上がりエッジを受け取るとすぐに、セルフタイムドビット線ＳＴＢＬを論理ローに向かって駆動する。セルフタイムドビット線ＳＴＢＬが、プルダウンされる速度／レートは、このビット線上の負荷、ならびにドライバ２５０のドライブ強度によって決定され、このドライブ強度は、望ましいリードおよびライトのタイミングマージンを達成するために、下記に説明されるように変化させられることができる。セルフタイムドビット線は、ダミーセル１５４の列に起因した負荷を有し、そしてメモリセル１５２の列に起因した通常のビット線ＢＬｘ上の負荷を模倣する。回路２６０は、いつセルフタイムドビット線が、時刻Ｔ３において第１のしきい値電圧ＶＴ１を下方に交差するかを検出し、そして時刻Ｔ４においてＲＥＳＥＴｂ信号上の立ち下がりエッジを生成する。回路２６０は、下記に説明されるように、さらにプログラマブルな量だけＲＥＳＥＴｂ信号上の立ち下がりエッジを遅延させることができる。Ｐ−ＦＥＴ２４６は、ＲＥＳＥＴｂ信号上の論理ローによってオンにされ、そしてＲＣＬＫｂ信号を論理ハイへと引き込み、ついでこれは、ＤＣＬＫ信号が、時刻Ｔ５において論理ローへと遷移するようにさせる。ＲＥＳＥＴｂ信号上の立ち下がりエッジは、それ故にＤＣＬＫ信号上の立ち下がりエッジを生成する。
反転ドライバ２５０は、ＤＣＬＫ信号上の立ち下がりエッジを受け取るとすぐにセルフタイムドビット線ＳＴＢＬを論理ハイに向かって駆動する。反転ドライバ２５０は、メモリセル１５２の中の最悪ケース(worst-case)のトランジスタを模倣する比較的弱いプルダウントランジスタ(pull-down transistors)を使用して、セルフタイムドビット線を低速レートでプルダウンする。反転ドライバ２５０は、比較的強いプルアップトランジスタ(pull-up transistors)を用いて、セルフタイムドビット線をより高速レートでプルアップする。回路２６０は、いつセルフタイムドビット線が、時刻Ｔ６において第２のしきい値電圧ＶＴ２を上方に交差するかを検出し、そして時刻Ｔ７においてＲＥＳＥＴｂ信号上の立ち上がりエッジを生成する。
図２に示される設計においては、ＤＣＬＫ信号上のパルス幅は、反転ドライバ２５０のドライブ強度に依存しており、これは、反転ドライバ２５０の中の使用可能なプルダウントランジスタの全部またはサブセットをイネーブルにすることにより、変化させられることができる。これらのプルダウントランジスタは、メモリセルの中のトランジスタのＰＶＴ変動を取り込む(capture)。一般に、ＤＣＬＫ信号上のパルス幅は、リードオペレーションとライトオペレーションとの両方のための良好なタイミングマージンを達成するように、反転ドライバ２５０のドライブ強度を制御することにより、かつ／または回路２６０における適切な量の遅延を選択することにより、変化させられることができる。
図３Ｂは、リードオペレーションとライトオペレーションとのために使用される様々な制御信号の生成を示している。ＮＡＮＤゲート２６８は、ＲＣＬＫｂ信号とＲＥＳＥＴｂ信号とに基づいてＡＬＥ信号を生成する。ＡＬＥ信号は、ＲＣＬＫｂ信号上のローパルス(low pulse)と、またＲＥＳＥＴｂ信号上のローパルスとによって決定されるパルス幅を有する。ＡＬＥ信号は、アドレスをラッチするために、図１の中のアドレスラッチ１１０によって使用される。
ＲＣＬＫ信号は、メモリセルの選択された行についてのワード線ＷＬｍをアサートするために使用されることができる。ワード線ＷＬｍのアクティブな存続時間は、ＲＣＬＫ信号上のウィンドウによって決定される（例えば、ウィンドウに等しく設定される）ことができる。例えば、ワード線ＷＬｍは、ＲＣＬＫ信号上の立ち上がりエッジによってアサートされ、そしてＲＣＬＫ信号上の立ち下がりエッジによってアサート停止される(de-asserted)ことができる。ワード線ＷＬｍは、図２に示されるように、メモリセル１５２の中のＮ−ＦＥＴ２１２ａおよび２１２ｂをオンにする。リードオペレーションでは、ワード線ＷＬｍのアクティブな存続時間は、メモリセル１５２が、線ＢＬｘおよびＢＬｘｂを放電することができる時間を決定する。ライトオペレーションでは、ワード線ＷＬｍのアクティブな存続時間は、メモリセル１５２にデータを書き込むことが可能にされる時間を決定する。ワード線ＷＬｍは、下記に説明されるように、リードオペレーションとライトオペレーションとについての異なる存続時間にわたってアサートされることができる。
リードオペレーションでは、ＳＥＮジェネレータ２７０は、ＲＣＬＫ信号上の立ち下がりエッジに基づいてＳＥＮ信号上のパルスを生成することができる。このパルスは、線ＢＬｘとＢＬｘｂとの間の電圧差を検出するようにセンス増幅器２２６をイネーブルにするために使用されることができる。ライトオペレーションでは、ジェネレータ２７２は、ＲＣＬＫ信号とＲＥＳＥＴｂ信号とに基づいてＤＬＥ信号を生成することができる。ＤＬＥ信号は、入力データをラッチするために図２の中のデータラッチ２２０によって使用され、そしてＡＬＥ信号と類似したタイミングを有することができる。ジェネレータ２７２は、ＷＣＬＫ信号を生成することもでき、このＷＣＬＫ信号は、ＲＣＬＫ信号に基づいてデータ入力ドライバ２２２ａおよび２２２ｂをイネーブルにするために使用される。
回路２２８は、リードおよびライトの各オペレーションに先立って線ＢＬｘおよびＢＬｘｂを論理ハイへとプリチャージするＰＲＥＣＨＡＲＧＥ信号を生成する。ＰＲＥＣＨＡＲＧＥ信号は、線ＢＬｘおよびＢＬｘｂが、メモリリード中の選択されたメモリセル、またはメモリライト中のデータ入力バッファ２２２ａおよび２２２ｂのいずれかによって駆動される間、ディスエーブルにされる。ＰＲＥＣＨＡＲＧＥ信号は、ＲＣＬＫ信号に基づいて生成されることができ、そしてＲＣＬＫ信号上のこれらのエッジによって決定される立ち上がりエッジと、立ち下がりエッジとを有することができる。
図４は、図２の中の反転ドライバ２５０の一設計の概略図を示している。反転ドライバ２５０内において、インバータ４１０は、ＤＣＬＫ信号を受け取り、そしてセルフタイムドビット線ＳＴＢＬを駆動する。インバータ４１０についてのプルダウンは、Ｎ−ＦＥＴ４１２ａから４１２ｌによって提供される。各Ｎ−ＦＥＴ４１２は、そのドレインが、インバータ４１０についてのプルダウンノードＹに結合され、そしてそのソースが、回路グラウンドに結合されている。インバータ４１４は、相補リード（ＲＥＡＤｂ）信号を受け取り、そしてＮ−ＦＥＴ４１２ｌのゲートを駆動する。Ｎ−ＦＥＴ４１２ａから４１２ｋのゲートは、それぞれＫ個のアクセラレータ制御信号Ｃ１からＣＫを受け取り、ここでＫは、任意の整数値、例えば、Ｋ＝１６とすることができる。
各Ｎ−ＦＥＴ４１２は、インバータ４１０についてより多くのプルダウンを提供するようにオンにされることができ、次いでこれは、インバータ４１０のドライブ強度を増大させ、そしてその結果としてＤＣＬＫ信号上のウィンドウを短くすることになる。Ｎ−ＦＥＴ４１２ｌは、各リードオペレーションについてオンにされる。Ｎ−ＦＥＴ４１２ａから４１２ｋのうちの十分な数のＮ−ＦＥＴはまた、望ましいリードタイミングマージンを得るために、各リードオペレーションについてオンにされることもできる。アクセラレータ設定は、Ｎ−ＦＥＴ４１２ａから４１２ｋのうちのどれが、各リードオペレーションについてオンにするべきかを示す。アクセラレータ設定は、メモリデバイス１００についての設計フェーズおよび／またはテストフェーズ中に決定されることができる。イネーブルにされるＮ−ＦＥＴ４１２は、メモリセル１５２の中の最悪ケースのトランジスタを模倣することができる。例えば、線ＢＬｘとＢＬｘｂとの上の特定の電圧差（例えば、２００ｍＶ）を生成するために最悪ケースのトランジスタによって必要とされる時間は、最小の放電時間として決定され、そして示されることができる。次いで、１組のＮ−ＦＥＴ４１２は、ＤＣＬＫ信号上のパルス幅が、最小の放電時間以上になるように選択されることができる。
一設計においては、単一のアクセラレータ設定が、リードオペレーションとライトオペレーションとの両方のために使用され、そして望ましいリードタイミングマージン、望ましいライトタイミングマージン、あるいはその両方を達成するために選択される。メモリセルにデータ値を書き込む時間は、メモリセルからデータ値を読み出す時間よりも長い可能性がある。より長いライト存続時間(write duration)は、図２の中のメモリセル１５２について上記に説明される理由に起因している可能性がある。Ｎ−ＦＥＴ４１２ｌは、各リードオペレーションについてオフにされることができ、次いで、これは、インバータ４１０についてのより小さなドライブ強度をもたらすことになる。次いで、これは、同じアクセラレータ設定の場合に、リードオペレーションよりもライトオペレーションについて広い幅を有するＤＣＬＫ信号上のウィンドウをもたらすことになる。Ｎ−ＦＥＴ４１２ｌは、望ましいライトタイミングマージンを達成するためにライトオペレーションについての適切な量の余分な時間（例えば、２００ピコ秒）を提供するように設計されることができる。Ｎ−ＦＥＴ４１２ｌは、より長いＤＣＬＫパルス幅が、必要とされない場合に、ライトオペレーションについてディスエーブルにされることもできる。
別の設計においては、１つのアクセラレータ設定は、リードオペレーションのために使用され、そして望ましいリードタイミングマージンを達成するために選択される。別のアクセラレータ設定は、ライトオペレーションのために使用され、そして望ましいライトタイミングマージンを達成するために選択される。適切なアクセラレータ設定は、リードオペレーションが実行されるか、またはライトオペレーションが実行されるかに応じてＮ−ＦＥＴ４１２に適用されることができる。
図５は、図２の中の回路２６０の一設計の概略図を示している。この設計においては、回路２６０は、セルフタイムドビット線上でアナログＳＴＢＬ信号を受け取り、そして対応するデジタル信号をマルチプレクサ５１８へと供給するインバータ５１０を含んでいる。インバータ５１０は、いつＳＴＢＬ信号が、ＶＴ１しきい値を下方に交差するかを検出し、そしてその出力において立ち下がりエッジを提供する。インバータ５１０はまた、いつＳＴＢＬ信号が、ＶＴ２しきい値を超過するかを検出し、そしてその出力において立ち上がりエッジを提供する。
インバータ５１０の出力はまた、直列に結合されたインバータ５１２ａから５１２ｐと、インバータ５１４ａから５１４ｑとを用いて形成されるプログラマブル遅延ユニットへと供給される。インバータ５１２ａは、バッファ５１０の出力を受け取り、そしてインバータ５１２ｐと５１４ｑとは、それらの出力をマルチプレクサ５１６へと供給する。マルチプレクサ５１６は、インバータ５１２ｐまたは５１４ｑのいずれかの出力をマルチプレクサ５１８へと供給する。マルチプレクサ５１８は、インバータ５１０、またはマルチプレクサ５１６のいずれかの出力をＲＥＳＥＴｂ信号として供給する。
図５に示される設計においては、３つの異なる遅延が、ＲＥＳＥＴｂ信号について選択されることができる。最も短い遅延は、マルチプレクサ５１８を経由してインバータ５１０の出力をＲＥＳＥＴｂ信号として供給することにより、得られる。中間の遅延は、インバータ５１２ａから５１２ｐと、マルチプレクサ５１６および５１８とを経由してインバータ５１０の出力をＲＥＳＥＴｂ信号として供給することにより、得られる。最も長い遅延は、インバータ５１２ａから５１２ｐと、インバータ５１４ａから５１４ｑと、マルチプレクサ５１６および５１８とを経由してインバータ５１０の出力をＲＥＳＥＴｂ信号として供給することにより、得られる。プログラマブル遅延は、反転ドライバ２５０の中のＮ−ＦＥＴ４１２の最小数を選択することが、ＤＣＬＫ信号上の十分に長いウィンドウを提供しないときに、ＤＣＬＫ信号上のウィンドウを拡大するために使用されることができる。
図６は、リードオペレーションとライトオペレーションとについての制御信号の生成を示している。ＣＬＫ信号と、ＤＣＬＫ信号と、ＳＴＢＬ信号と、ＲＥＳＥＴｂ信号と、ＷＬｍ信号とは、図３Ａおよび３Ｂについて上記に説明されるように生成されることができる。リードオペレーションでは、反転ドライバ２５０のドライブ強度は、アクセラレータ設定と、Ｎ−ＦＥＴ４１２ｌとによって決定され、ＳＴＢＬ信号は、ドライブ強度によって決定されるレートで、ロー(low)へと引き込まれ、そしてＲＥＳＥＴｂ信号上の立ち下がりエッジは、ＳＴＢＬ信号がＶＴ１しきい値を交差するときに生成される。ＤＣＬＫ信号上のウィンドウと、ＷＬｍ信号のアクティブな存続時間とは、望ましいリードタイミングマージンを達成するのに十分に広い。
ライトオペレーションでは、反転ドライバ２５０のドライブ強度は、Ｎ−ＦＥＴ４１２ｌが、リードではオンにされるがライトではオンにされないので、リードオペレーションの場合よりも弱くなる。ＳＴＢＬ信号は、より遅いレートでローへと引き込まれ、そしてＲＥＳＥＴｂ信号上の立ち下がりエッジは、ライトオペレーションでは、より遅れて生ずる。その結果として、ＤＣＬＫ信号上のウィンドウと、ＷＬｍ信号のアクティブな存続時間とは、ライトオペレーションではより広くなる。ＷＬｍ信号についてのより広いアクティブな存続時間は、メモリセル１５２にデータを書き込むためのより多くの時間を提供する。図６に示される例においては、メモリセル１５２の中のノードＡは、最初に論理ハイにあり、そしてドライバ２２２ａによってビット線ＢＬｘを経由して論理ローにプルダウンされ、これは、インバータ２１０ｂに対抗する。ノードＡにおける電圧が、特定のトリガしきい値に到達すると、インバータ２１０ａの出力は、論理ハイへと遷移し、次いでこれは、インバータ２１０ｂの出力が、論理ローへと遷移するようにさせる。次いでドライバ２２２ａと、インバータ２１０ｂとは、ノードＡを論理ローへと急速に引き込み、そしてノードＢはまた、論理ローから論理ハイへと急速に遷移する。ノードＢがひっくり返る時間からワード線ＷＬｍの立ち下がりエッジまでの時間が、ライトタイミングマージンである。
ここにおいて説明される技法は、ＰＶＴに起因したタイミング変動を抑制しようとするために使用されることができる。タイミング変動は、新しいＩＣプロセスでは特に厳しくなる可能性があり、この新しいプロセスは、チップ毎のトランジスタ特性に大きな変動を有する可能性がある。本技法は、良好な性能と、高い歩留まりとを達成するために、ＰＶＴ変動を通しての、そして様々なメモリコンフィギュレーションについての望ましいリードおよびライトのタイミングマージンを得るために使用されることができる。望ましいリードタイミングマージンは、セルフタイムドトラッキングスキーム(self-timed tracking scheme)（これは、メモリセル遅延を追跡する）、プログラマブルアクセラレータ、および／または遅延（これは、望ましい量のタイミングマージンを提供する）を用いて得られることができる。望ましいライトタイミングマージンもまた、セルフタイムドトラッキングスキーム、プログラマブルアクセラレータ、および／または遅延を用いて得られることができる。多くのメモリ障害(memory failure)は、単一のビットライト障害に起因したものであるので、ライトタイミングマージンを改善することは、歩留まりを改善することができる。
図７は、メモリアレイの中のメモリセルにデータを書き込むためのプロセス７００の一設計を示している。メモリアレイの中のメモリセルにデータを書き込むために使用される少なくとも１つの制御信号は、メモリアレイの中のダミーセルに基づいて決定されるタイミングを有するように生成される（ブロック７１２）。少なくとも１つの制御信号のタイミングは、制御信号上のパルス幅、制御信号上の遷移エッジ間の時間差などによって定量化されることができる。データは、少なくとも１つの制御信号に基づいてメモリセルに書き込まれる（ブロック７１４）。
ブロック７１２では、内部クロック信号（例えば、ＲＣＬＫ）は、ダミーセルに基づいて、例えば、メモリアレイの中のダミーセルの列についてのセルフタイムドビット線上の負荷、および／またはダミーセルの行についてのダミーワード線上の負荷に基づいて、生成されることができる。パルスは、ライトオペレーションの場合に内部クロック信号上で生成されることができる。パルス存続時間は、セルフタイムドビット線および／またはダミーワード線の上の負荷に基づいて決定されることができる。
セルフタイムドビット線は、構成可能なドライブ強度を有するドライバによって駆動されることができ、このドライブ強度は、ドライバの中の１組の選択可能なトランジスタによって提供されることができる。選択可能なトランジスタのサブセットは、リードオペレーションとライトオペレーションとの両方についてセルフタイムドビット線を駆動するために選択されることができる。ドライバの中のトランジスタは、リードオペレーションについてセルフタイムドビット線を駆動するようにイネーブルにされることができる。このトランジスタは、ライトオペレーションについてのより小さなドライブ強度を得るために、ライトオペレーションについてディスエーブルにされることができる。より小さなドライブ強度は、ワード線が、リードオペレーションの場合よりもライトオペレーションではより長い存続時間にわたってアクティブにされることをもたらすことができる。内部クロック信号についてのリセット信号（例えば、ＲＥＳＥＴｂ）は、セルフタイムドビット線上の電圧を検出することにより生成されることができる。リセット信号は、内部クロック信号についての望ましいパルス幅を得るためにプログラマブル遅延を用いて生成されることができる。
メモリアレイの中のメモリセルの行についてのワード線は、内部クロック信号に基づいてアクティブにされることができる。ワード線は、リードオペレーションでは第１の存続時間にわたって、そしてライトオペレーションでは第２の存続時間にわたって、アクティブにされることができる。第１および第２の存続時間は、それぞれ望ましいリードおよびライトのタイミングマージンを得るために選択されることができる。第２の存続時間は、第１の存続時間よりも長くすることができる。
図８は、メモリアレイの中のメモリセルからデータを読み出し、そしてメモリセルにデータを書き込むためのプロセス８００の一設計を示している。少なくとも１つの制御信号は、メモリアレイの中のメモリセルからデータを読み出すための第１のタイミングを用いて生成され、その少なくとも１つの制御信号についての第１のタイミングは、メモリアレイの中のダミーセルに基づいて決定される（ブロック８１２）。データは、第１のタイミングを有する少なくとも１つの制御信号に基づいてメモリセルから読み出される（ブロック８１４）。少なくとも１つの制御信号は、メモリセルにデータを書き込むための第２のタイミングを用いて生成され、その少なくとも１つの制御信号についての第２のタイミングもまた、ダミーセルに基づいて決定される（ブロック８１６）。データは、第２のタイミングを有する少なくとも１つの制御信号に基づいてメモリセルに書き込まれる（ブロック８１８）。第１および第２のタイミングは、制御信号上の異なるパルス幅、制御信号上の遷移エッジ間の異なる時間差などによって定量化されることができる。
内部クロック信号は、ブロック８１２の中のリードオペレーションでは、第１のパルス幅を用いて、そしてブロック８１６の中のライトオペレーションでは、第２のパルス幅を用いて、生成されることができる。第２のパルス幅は、第１のパルス幅よりも長くすることができる。ブロック８１４では、メモリアレイの中のメモリセルの行についてのワード線は、第１のタイミングを有する少なくとも１つの制御信号に基づいてリードオペレーションについての第１の存続時間にわたってアクティブにされることができる。ブロック８１８では、ワード線は、第２のタイミングを有する少なくとも１つの制御信号に基づいてライトオペレーションについての第２の存続時間にわたってアクティブにされることができる。
少なくとも１つの制御信号についての第１および第２のタイミングは、例えば、リードオペレーションでは第１のドライブ強度で、そしてライトオペレーションでは第２のドライブ強度で、メモリアレイの中のダミーセルの列についてのセルフタイムドビット線を駆動することにより、得られることができる。少なくとも１つの制御信号についての第１のタイミングは、リードオペレーションについてのリードタイミングマージンに基づいて（例えば、ドライバ２５０の中のプルダウントランジスタのサブセットを選択することにより）設定されることができる。第１のタイミングは、ライトオペレーションについての第２のタイミング得るために（例えば、ドライバ２５０の中のプルダウントランジスタをディスエーブルにすることにより）あらかじめ決定された量だけ変化させられることができる。少なくとも１つの制御信号についての第１のタイミングと第２のタイミングとはまた、リードオペレーションとライトオペレーションとについて独立に設定されることもできる。
ここにおいて説明される遅延トラッキングを有するメモリデバイスは、ワイヤレス通信、コンピューティング、ネットワーキング、パーソナルエレクトロニクス(personal electronics)などのために使用されることができる。メモリデバイスは、スタンドアロンデバイスとしてインプリメントされることもでき、あるいはプロセッサ、デジタル信号プロセッサ(digital signal processor)（ＤＳＰ）、縮小命令セットコンピュータ(reduced instruction set computer)（ＲＩＳＣ）、アドバンスドＲＩＳＣマシン(advanced RISC machine)（ＡＲＭ）、グラフィックスプロセッサ、グラフィックス処理ユニット(graphics processing unit)（ＧＰＵ）、コントローラ、マイクロプロセッサ、などの内部に埋め込まれることもできる。ワイヤレス通信デバイスのためのメモリデバイスの例示の使用は、下記に説明される。
図９は、ワイヤレス通信システムの中のワイヤレスデバイス９００のブロック図を示している。ワイヤレスデバイス９００は、セルラ電話、端末、ハンドセット、ＰＤＡ、ワイヤレスモデムなどとすることができる。ワイヤレス通信システムは、符号分割多元接続(Code Division Multiple Access)（ＣＤＭＡ）システム、移動通信用グローバルシステム(Global System for Mobile Communications)（ＧＳＭ）システム、または何らかの他のシステムとすることができる。
ワイヤレスデバイス９００は、受信経路と送信経路とを経由して双方向通信を提供することができる。受信経路上で、基地局によって送信された信号は、アンテナ９１２によって受信され、そしてレシーバ(receiver)（ＲＣＶＲ）９１４へと供給される。レシーバ９１４は、受信された信号を条件付けし(conditions)、デジタル化し(digitizes)、そしてさらなる処理のためにデジタルセクション９２０へとサンプルを供給する。送信経路上で、トランスミッタ(transmitter)（ＴＭＴＲ）９１６は、デジタルセクション９２０から送信されるべきデータを受け取り、そのデータを処理し条件付けし、そして被変調信号を生成し、この被変調信号は、アンテナ９１２を経由して基地局へと送信される。
デジタルセクション９２０は、例えば、モデムプロセッサ９２２、ビデオプロセッサ９２４、コントローラ／プロセッサ９２６、ディスプレイプロセッサ９２８、ＡＲＭ／ＤＳＰ９３２、グラフィックスプロセッサ９３４、内部メモリ９３６、外部バスインターフェース(external bus interface)（ＥＢＩ）９３８など、様々な処理ユニットと、インターフェースユニットと、メモリユニットと、を含む。モデムプロセッサ９２２は、データの送信および受信のための処理、例えば、符号化、変調、復調、および復号化を実行する。ビデオプロセッサ９２４は、カムコーダ、ビデオ再生、ビデオ会議などのビデオアプリケーションのためにビデオコンテンツ（例えば、静止画(still images)、動画(moving videos)、および動画テキスト(moving texts)）上の処理を実行する。コントローラ／プロセッサ９２６は、デジタルセクション９２０内の様々なユニットのオペレーションを指示することができる。ディスプレイプロセッサ９２８は、ディスプレイユニット９３０上のビデオ、グラフィックス、およびテキストの表示を容易にするために処理を実行する。ＡＲＭ／ＤＳＰ９３２は、ワイヤレスデバイス９００のための様々なタイプの処理を実行することができる。グラフィックスプロセッサ９３４は、例えば、グラフィックス、ビデオゲームなどについてのグラフィックス処理を実行する。内部メモリ９３６は、デジタルセクション９２０内の様々なユニットについてのデータおよび／または命令を記憶する。ＥＢＩ９３８は、デジタルセクション９２０（例えば、内部メモリ９３６）と、メインメモリ(main memory)９４０との間のデータの転送を容易にする。
プロセッサ９２２から９３４のおのおのは、埋め込みメモリ(embedded memory)を含むことができ、この埋め込みメモリは、上記に説明されるようにインプリメントされることができる。内部メモリ９３６と、メインメモリ９４０とはまた、上記に説明されるようにインプリメントされることができる。デジタルセクション９２０は、１つまたは複数の特定用途向け集積回路(application specific integrated circuits)（ＡＳＩＣ）、および／または何らかの他のタイプのＩＣを用いてインプリメントされることができる。
ここにおいて説明されるメモリデバイスは、メモリＩＣ、ＡＳＩＣ、ＤＳＰ、デジタル信号処理デバイス(digital signal processing device)（ＤＳＰＤ）、プログラマブル論理デバイス(programmable logic device)（ＰＬＤ）、フィールドプログラマブルゲートアレイ(field programmable gate array)（ＦＰＧＡ）、コントローラ、プロセッサ、他の電子デバイスなど、様々なハードウェアユニットの形でインプリメントされることができる。メモリデバイスはまた、ＣＭＯＳ、Ｎ−ＭＯＳ、Ｐ−ＭＯＳ、バイポーラ−ＣＭＯＳ(bipolar-CMOS)（Ｂｉ−ＣＭＯＳ）、バイポーラなど、様々なＩＣプロセス技術の形で製造されることもできる。ＣＭＯＳ技術は、同じＩＣダイ上に、Ｎ−ＦＥＴと、Ｐ−ＦＥＴとの両方を製造することができるのに対して、Ｎ−ＭＯＳ技術は、Ｎ−ＦＥＴだけを製造することができ、そしてＰ−ＭＯＳ技術は、Ｐ−ＦＥＴだけを製造することができる。メモリデバイスは、任意のデバイスサイズの技術を用いて、例えば、１３０ナノメートル（ｎｍ）、６５ｎｍ、３０ｎｍなどを用いて製造されることができる。
ここにおいて説明されるメモリデバイスをインプリメントする装置は、スタンドアロンユニットとすることもでき、またはデバイスの一部分とすることもできる。デバイスは、（ｉ）スタンドアロンＩＣ、（ｉｉ）データおよび／または命令を記憶するためのメモリＩＣを含むことができる１組の１つまたは複数のＩＣ、（ｉｉｉ）移動局モデム(mobile station modem)（ＭＳＭ）などのＡＳＩＣ、（ｉｖ）他のデバイス内に埋め込まれることができるモジュール、（ｖ）セルラ電話、ワイヤレスデバイス、ハンドセット、またはモバイルユニット、（ｖｉ）など(etc)とすることができる。
本開示の以上の説明は、任意の当業者(any person skilled in the art)が、本開示を作り、または使用することができるようにするために提供される。本開示に対する様々な修正は、当業者にとって簡単に明らかになり、そしてここにおいて定義される包括的な原理は、本開示の精神または範囲から逸脱することなく、他の変形(variation)に対しても適用されることができる。したがって、本開示は、ここにおいて説明される例だけに限定されるようには意図されず、ここにおいて開示される原理および新規な特徴と整合する最も広い範囲が与えられるべきである。
出願時の請求項１−３５に対応する記載を付記１−３５として下記に表記する。
付記１
メモリセルとダミーセルとを備えるメモリアレイと、
前記メモリセルにデータを書き込むために使用され、そして前記ダミーセルに基づいて決定されるタイミングを有する少なくとも１つの制御信号を生成するように構成されたタイミング制御回路と、
を備える集積回路。
付記２
前記少なくとも１つの制御信号は、前記ダミーセルに基づいて生成される内部クロック信号を備える、付記１に記載の集積回路。
付記３
前記少なくとも１つの制御信号は、前記メモリアレイの中のダミーセルの列についてのビット線上の負荷に基づいて生成される内部クロック信号を備える、付記１に記載の集積回路。
付記４
前記少なくとも１つの制御信号は、前記メモリアレイの中のダミーセルの列についてのビット線上の負荷と、ダミーセルの行についてのワード線上の負荷とに基づいて生成される内部クロック信号を備える、付記１に記載の集積回路。
付記５
前記タイミング制御回路は、ライトオペレーションについての前記内部クロック信号上のパルスを生成するように構成されており、前記パルスは、ダミーセルの前記列についての前記ビット線上の前記負荷に基づいて決定される存続時間を有する、付記３に記載の集積回路。
付記６
前記タイミング制御回路は、
構成可能なドライブ強度を有し、前記メモリアレイの中のダミーセルの列についてのビット線を駆動するように動作するドライバ、
を備える、付記１に記載の集積回路。
付記７
前記ドライバは、
前記ドライバについての前記構成可能なドライブ強度を提供するように選択可能な複数のトランジスタ、
を備える、付記６に記載の集積回路。
付記８
前記複数のトランジスタのサブセットは、特定のタイミングマージンを得るように選択される、付記７に記載の集積回路。
付記９
前記複数のトランジスタは、
ライトオペレーションについて前記ドライバについてのより小さなドライブ強度を得るために、リードオペレーションについてオンにされ、ライトオペレーションについてオフにされるトランジスタ、
を備え、前記のより小さなドライブ強度は、ワード線が、リードオペレーションについてよりもライトオペレーションについて、より長い存続時間にわたってアクティブにされることをもたらす、付記７に記載の集積回路。
付記１０
前記タイミング制御回路は、
前記メモリアレイの中のダミーセルの列についてのビット線上の電圧を検出するように、そして前記内部クロック信号についてのリセット信号を供給するように、構成された検出器、
を備える、付記２に記載の集積回路。
付記１１
前記タイミング制御回路は、
前記リセット信号についてのプログラマブル遅延を提供するように構成された遅延ユニット、
を備える、付記１０に記載の集積回路。
付記１２
前記内部クロック信号に基づいて前記メモリアレイの中の複数の行のメモリセルについての複数のワード線をアクティブにするように構成されたアドレスデコーダ、
をさらに備える付記２に記載の集積回路。
付記１３
前記複数のワード線は、リードオペレーションについては第１の存続時間にわたって、そしてライトオペレーションについては第２の存続時間にわたって、アクティブにされる、付記１２に記載の集積回路。
付記１４
前記第２の存続時間は、前記第１の存続時間よりも長い、付記１３に記載の集積回路。
付記１５
メモリアレイの中のメモリセルにデータを書き込むために使用される少なくとも１つの制御信号を生成することと、なお前記少なくとも１つの制御信号は、前記メモリアレイの中のダミーセルに基づいて決定されるタイミングを有する；
前記少なくとも１つの制御信号に基づいて前記メモリセルにデータを書き込むことと；
を備える方法。
付記１６
前記の前記少なくとも１つの制御信号を生成することは、前記メモリアレイの中のダミーセルの列についてのビット線上の負荷に基づいて内部クロック信号を生成すること、を備える、付記１５に記載の方法。
付記１７
前記の前記少なくとも１つの制御信号を生成することは、
構成可能なドライブ強度を用いて前記メモリアレイの中のダミーセルの列についてのビット線を駆動することと、
前記ビット線上の信号に基づいて内部クロック信号を生成することと、
を備える、付記１５に記載の方法。
付記１８
前記の構成可能なドライブ強度を用いてダミーセルの前記列についての前記ビット線を駆動することは、
リードオペレーションについてトランジスタを用いて前記ビット線を駆動することと、
ライトオペレーションについて、より小さなドライブ強度を得るためにライトオペレーションについて前記トランジスタをディスエーブルにすることと、
を備え、前記のより小さなドライブ強度は、ワード線が、リードオペレーションについてよりもライトオペレーションについて長い存続時間にわたってアクティブにされることをもたらす、付記１７に記載の方法。
付記１９
メモリアレイの中のメモリセルにデータを書き込むために使用される少なくとも１つの制御信号を生成するための手段と、なお前記少なくとも１つの制御信号は、前記メモリアレイの中のダミーセルに基づいて決定されるタイミングを有する；
前記少なくとも１つの制御信号に基づいて前記メモリセルにデータを書き込むための手段と；
を備える装置。
付記２０
前記少なくとも１つの制御信号を生成するための前記手段は、
構成可能なドライブ強度を用いて前記メモリアレイの中のダミーセルの列についてのビット線を駆動するための手段と、
前記ビット線上の信号に基づいて内部クロック信号を生成するための手段と、
を備える、付記１９に記載の装置。
付記２１
構成可能なドライブ強度を用いてダミーセルの前記列についての前記ビット線を駆動するための前記手段は、
リードオペレーションについてトランジスタを用いて前記ビット線を駆動するための手段と、
ライトオペレーションについて、より小さなドライブ強度を得るためにライトオペレーションについて前記トランジスタをディスエーブルにするための手段と、
を備え、前記のより小さなドライブ強度は、ワード線が、リードオペレーションについてよりもライトオペレーションについて長い存続時間にわたってアクティブにされることをもたらす、付記２０に記載の装置。
付記２２
メモリセルとダミーセルとを備えるメモリアレイと、
前記メモリセルからデータを読み出し、そして前記メモリセルにデータを書き込むために使用される少なくとも１つの制御信号を生成するように構成されたタイミング制御回路と、
を備え、前記少なくとも１つの制御信号は、前記ダミーセルに基づいて決定されるタイミングを有する、集積回路。
付記２３
前記少なくとも１つの制御信号は、前記ダミーセルに基づいて生成される内部クロック信号を備え、前記内部クロック信号は、リードオペレーションについての第１のパルス幅と、ライトオペレーションについての第２のパルス幅と、を有する、付記２２に記載の集積回路。
付記２４
前記第２のパルス幅は、前記第１のパルス幅よりも長い、付記２３に記載の集積回路。
付記２５
前記タイミング制御回路は、
前記メモリセルの中のダミーセルの列についてのビット線を駆動するように構成されたドライバを備え、前記ドライバは、リードオペレーションについての第１のドライブ強度と、ライトオペレーションについての第２のドライブ強度と、を有する、付記２２に記載の集積回路。
付記２６
前記メモリアレイの中の複数の行のメモリセルについての複数のワード線をアクティブにするように構成されたアドレスデコーダ、をさらに備え、前記複数のワード線は、リードオペレーションについては第１の存続時間にわたって、そしてライトオペレーションについては第２の存続時間にわたって、アクティブにされる、付記２２に記載の集積回路。
付記２７
前記少なくとも１つの制御信号の前記タイミングは、リードオペレーションとライトオペレーションとについて独立に設定される、付記２２に記載の集積回路。
付記２８
前記少なくとも１つの制御信号の前記タイミングは、リードオペレーションについてはリードタイミングマージンに基づいて設定され、そしてライトオペレーションについてはあらかじめ決定された量だけ変化させられる、付記２２に記載の集積回路。
付記２９
メモリアレイの中のメモリセルからデータを読み出すための第１のタイミングを有する少なくとも１つの制御信号を生成することと、なお前記少なくとも１つの制御信号についての前記第１のタイミングは、前記メモリアレイの中のダミーセルに基づいて決定される；
前記第１のタイミングを有する前記少なくとも１つの制御信号に基づいて前記メモリセルからデータを読み出すことと；
前記メモリセルにデータを書き込むための第２のタイミングを有する前記少なくとも１つの制御信号を生成することと、なお前記少なくとも１つの制御信号についての前記第２のタイミングは、前記ダミーセルに基づいて決定される；
前記第２のタイミングを有する前記少なくとも１つの制御信号に基づいて前記メモリセルにデータを書き込むことと；
を備える方法。
付記３０
前記第１のタイミングを有する前記少なくとも１つの制御信号を生成することは、リードオペレーションについての第１のパルス幅を有する内部クロック信号を生成すること、を備え、そして前記第２のタイミングを有する前記少なくとも１つの制御信号を生成することは、ライトオペレーションについての第２のパルス幅を有する前記内部クロック信号を生成すること、を備え、前記第２のパルス幅は、前記第１のパルス幅よりも長い、付記２９に記載の方法。
付記３１
前記メモリセルからデータを読み出すことは、前記第１のタイミングを有する前記少なくとも１つの制御信号に基づいてリードオペレーションについての第１の存続時間にわたって前記メモリアレイの中のメモリセルの行についてのワード線をアクティブにすること、を備え、そして前記メモリセルにデータを書き込むことは、前記第２のタイミングを有する前記少なくとも１つの制御信号に基づいてライトオペレーションについての第２の存続時間にわたって前記ワード線をアクティブにすること、を備え、前記第２の存続時間は、前記第１の存続時間よりも長い、付記２９に記載の方法。
付記３２
前記第１のタイミングを有する前記少なくとも１つの制御信号を生成することは、リードオペレーションについてのリードタイミングマージンに基づいて前記少なくとも１つの制御信号の前記第１のタイミングを設定すること、を備え、そして前記第２のタイミングを有する前記少なくとも１つの制御信号を生成することは、ライトオペレーションについての前記第２のタイミングを得るためにあらかじめ決定された量だけ前記第１のタイミングを変化させること、を備える、付記２９に記載の方法。
付記３３
メモリアレイの中のメモリセルからデータを読み出すための第１のタイミングを有する少なくとも１つの制御信号を生成するための手段と、なお前記少なくとも１つの制御信号についての前記第１のタイミングは、前記メモリアレイの中のダミーセルに基づいて決定される；
前記第１のタイミングを有する前記少なくとも１つの制御信号に基づいて前記メモリセルからデータを読み出すための手段と；
前記メモリセルにデータを書き込むための第２のタイミングを有する前記少なくとも１つの制御信号を生成するための手段と、なお前記少なくとも１つの制御信号についての前記第２のタイミングは、前記ダミーセルに基づいて決定される；
前記第２のタイミングを有する前記少なくとも１つの制御信号に基づいて前記メモリセルにデータを書き込むための手段と；
を備える装置。
付記３４
前記第１のタイミングを有する前記少なくとも１つの制御信号を生成するための前記手段は、リードオペレーションについての第１のパルス幅を有する内部クロック信号を生成するための手段、を備え、そして前記第２のタイミングを有する前記少なくとも１つの制御信号を生成するための前記手段は、ライトオペレーションについての第２のパルス幅を有する前記内部クロック信号を生成するための手段、を備え、前記第２のパルス幅は、前記第１のパルス幅よりも長い、付記３３に記載の装置。
付記３５
前記メモリセルからデータを読み出すための前記手段は、前記第１のタイミングを有する前記少なくとも１つの制御信号に基づいてリードオペレーションについての第１の存続時間にわたって前記メモリアレイの中のメモリセルの行についてのワード線をアクティブにするための手段、を備え、そして前記メモリセルにデータを書き込むための前記手段は、前記第２のタイミングを有する前記少なくとも１つの制御信号に基づいてライトオペレーションについての第２の存続時間にわたって前記ワード線をアクティブにするための手段、を備え、前記第２の存続時間は、前記第１の存続時間よりも長い、付記３３に記載の装置。

Claims (25)

  1. メモリセルとダミーセルとを備えるメモリアレイと、
    前記メモリセルにデータを書き込むために使用され、そして前記ダミーセルに基づいて決定されるタイミングを有する少なくとも１つの制御信号を生成するように構成されたタイミング制御回路と、
    を備え、
    前記タイミング制御回路は、
    構成可能なドライブ強度を有し、前記メモリアレイの中のダミーセルの列についてのビット線を駆動するように動作するドライバ、
    を備え、
    前記ドライバは、
    前記ドライバについての前記構成可能なドライブ強度を提供するように選択可能な複数のトランジスタ、
    を備え、
    前記複数のトランジスタは、
    ライトオペレーションについて前記ドライバについてのより小さなドライブ強度を得るために、リードオペレーションについてオンにされ、ライトオペレーションについてオフにされるトランジスタ、
    を備え、前記のより小さなドライブ強度は、ワード線が、リードオペレーションについてよりもライトオペレーションについて、より長い存続時間にわたってアクティブにされることをもたらす、集積回路。
  2. 前記少なくとも１つの制御信号は、前記ダミーセルに基づいて生成される内部クロック信号を備える、請求項１に記載の集積回路。
  3. 前記少なくとも１つの制御信号は、前記メモリアレイの中のダミーセルの列についてのビット線上の負荷に基づいて生成される内部クロック信号を備える、請求項１に記載の集積回路。
  4. 前記少なくとも１つの制御信号は、前記メモリアレイの中のダミーセルの列についてのビット線上の負荷と、ダミーセルの行についてのワード線上の負荷とに基づいて生成される内部クロック信号を備える、請求項１に記載の集積回路。
  5. 前記タイミング制御回路は、ライトオペレーションについての前記内部クロック信号上のパルスを生成するように構成されており、前記パルスは、ダミーセルの前記列についての前記ビット線上の前記負荷に基づいて決定される存続時間を有する、請求項３に記載の集積回路。
  6. 前記複数のトランジスタのサブセットは、特定のタイミングマージンを得るように選択される、請求項１に記載の集積回路。
  7. 前記タイミング制御回路は、
    前記メモリアレイの中のダミーセルの列についてのビット線上の電圧を検出するように、そして前記内部クロック信号についてのリセット信号を供給するように、構成された検出器、
    を備える、請求項２に記載の集積回路。
  8. 前記タイミング制御回路は、
    前記リセット信号についてのプログラマブル遅延を提供するように構成された遅延ユニット、
    を備える、請求項７に記載の集積回路。
  9. 前記内部クロック信号に基づいて前記メモリアレイの中の複数の行のメモリセルについての複数のワード線をアクティブにするように構成されたアドレスデコーダ、
    をさらに備える請求項２に記載の集積回路。
  10. 前記複数のワード線は、リードオペレーションについては第１の存続時間にわたって、そしてライトオペレーションについては第２の存続時間にわたって、アクティブにされる、請求項９に記載の集積回路。
  11. 前記第２の存続時間は、前記第１の存続時間よりも長い、請求項１０に記載の集積回路。
  12. メモリアレイの中のメモリセルにデータを書き込むために使用される少なくとも１つの制御信号を生成することと、なお前記少なくとも１つの制御信号は、前記メモリアレイの中のダミーセルに基づいて決定されるタイミングを有する；
    前記少なくとも１つの制御信号に基づいて前記メモリセルにデータを書き込むことと；
    を備え、
    前記の前記少なくとも１つの制御信号を生成することは、
    構成可能なドライブ強度を用いて前記メモリアレイの中のダミーセルの列についてのビット線を駆動することと、
    前記ビット線上の信号に基づいて内部クロック信号を生成することと、
    を備え、
    前記の構成可能なドライブ強度を用いてダミーセルの前記列についての前記ビット線を駆動することは、
    リードオペレーションについてトランジスタを用いて前記ビット線を駆動することと、
    ライトオペレーションについて、より小さなドライブ強度を得るためにライトオペレーションについて前記トランジスタをディスエーブルにすることと、
    を備え、前記のより小さなドライブ強度は、ワード線が、リードオペレーションについてよりもライトオペレーションについて長い存続時間にわたってアクティブにされることをもたらす、方法。
  13. 前記の前記少なくとも１つの制御信号を生成することは、前記メモリアレイの中のダミーセルの列についてのビット線上の負荷に基づいて内部クロック信号を生成すること、を備える、請求項１２に記載の方法。
  14. メモリアレイの中のメモリセルにデータを書き込むために使用される少なくとも１つの制御信号を生成するための手段と、なお前記少なくとも１つの制御信号は、前記メモリアレイの中のダミーセルに基づいて決定されるタイミングを有する；
    前記少なくとも１つの制御信号に基づいて前記メモリセルにデータを書き込むための手段と；
    を備え、
    前記少なくとも１つの制御信号を生成するための前記手段は、
    構成可能なドライブ強度を用いて前記メモリアレイの中のダミーセルの列についてのビット線を駆動するための手段と、
    前記ビット線上の信号に基づいて内部クロック信号を生成するための手段と、
    を備え、
    構成可能なドライブ強度を用いてダミーセルの前記列についての前記ビット線を駆動するための前記手段は、
    リードオペレーションについてトランジスタを用いて前記ビット線を駆動するための手段と、
    ライトオペレーションについて、より小さなドライブ強度を得るためにライトオペレーションについて前記トランジスタをディスエーブルにするための手段と、
    を備え、前記のより小さなドライブ強度は、ワード線が、リードオペレーションについてよりもライトオペレーションについて長い存続時間にわたってアクティブにされることをもたらす、装置。
  15. メモリセルとダミーセルとを備えるメモリアレイと、
    前記メモリセルからデータを読み出し、そして前記メモリセルにデータを書き込むために使用される少なくとも１つの制御信号を生成するように構成されたタイミング制御回路と、
    を備え、前記少なくとも１つの制御信号は、前記ダミーセルに基づいて決定されるタイミングを有し、
    前記メモリアレイの中の複数の行のメモリセルについての複数のワード線をアクティブにするように構成されたアドレスデコーダ、をさらに備え、前記複数のワード線は、リードオペレーションについては第１の存続時間にわたって、そしてライトオペレーションについては第２の存続時間にわたって、アクティブにされ、前記第２の存続時間は、前記第１の存続時間よりも長い、集積回路。
  16. 前記少なくとも１つの制御信号は、前記ダミーセルに基づいて生成される内部クロック信号を備え、前記内部クロック信号は、リードオペレーションについての第１のパルス幅と、ライトオペレーションについての第２のパルス幅と、を有する、請求項１５に記載の集積回路。
  17. 前記第２のパルス幅は、前記第１のパルス幅よりも長い、請求項１６に記載の集積回路。
  18. 前記タイミング制御回路は、
    前記メモリセルの中のダミーセルの列についてのビット線を駆動するように構成されたドライバを備え、前記ドライバは、リードオペレーションについての第１のドライブ強度と、ライトオペレーションについての第２のドライブ強度と、を有する、請求項１５に記載の集積回路。
  19. 前記少なくとも１つの制御信号の前記タイミングは、リードオペレーションとライトオペレーションとについて独立に設定される、請求項１５に記載の集積回路。
  20. 前記少なくとも１つの制御信号の前記タイミングは、リードオペレーションについてはリードタイミングマージンに基づいて設定され、そしてライトオペレーションについてはあらかじめ決定された量だけ変化させられる、請求項１５に記載の集積回路。
  21. メモリアレイの中のメモリセルからデータを読み出すための第１のタイミングを有する少なくとも１つの制御信号を生成することと、なお前記少なくとも１つの制御信号についての前記第１のタイミングは、前記メモリアレイの中のダミーセルに基づいて決定される；
    前記第１のタイミングを有する前記少なくとも１つの制御信号に基づいて前記メモリセルからデータを読み出すことと；
    前記メモリセルにデータを書き込むための第２のタイミングを有する前記少なくとも１つの制御信号を生成することと、なお前記少なくとも１つの制御信号についての前記第２のタイミングは、前記ダミーセルに基づいて決定される；
    前記第２のタイミングを有する前記少なくとも１つの制御信号に基づいて前記メモリセルにデータを書き込むことと；
    を備え、
    前記メモリセルからデータを読み出すことは、前記第１のタイミングを有する前記少なくとも１つの制御信号に基づいてリードオペレーションについての第１の存続時間にわたって前記メモリアレイの中のメモリセルの行についてのワード線をアクティブにすること、を備え、そして前記メモリセルにデータを書き込むことは、前記第２のタイミングを有する前記少なくとも１つの制御信号に基づいてライトオペレーションについての第２の存続時間にわたって前記ワード線をアクティブにすること、を備え、前記第２の存続時間は、前記第１の存続時間よりも長い、方法。
  22. 前記第１のタイミングを有する前記少なくとも１つの制御信号を生成することは、リードオペレーションについての第１のパルス幅を有する内部クロック信号を生成すること、を備え、そして前記第２のタイミングを有する前記少なくとも１つの制御信号を生成することは、ライトオペレーションについての第２のパルス幅を有する前記内部クロック信号を生成すること、を備え、前記第２のパルス幅は、前記第１のパルス幅よりも長い、請求項２１に記載の方法。
  23. 前記第１のタイミングを有する前記少なくとも１つの制御信号を生成することは、リードオペレーションについてのリードタイミングマージンに基づいて前記少なくとも１つの制御信号の前記第１のタイミングを設定すること、を備え、そして前記第２のタイミングを有する前記少なくとも１つの制御信号を生成することは、ライトオペレーションについての前記第２のタイミングを得るためにあらかじめ決定された量だけ前記第１のタイミングを変化させること、を備える、請求項２１に記載の方法。
  24. メモリアレイの中のメモリセルからデータを読み出すための第１のタイミングを有する少なくとも１つの制御信号を生成するための手段と、なお前記少なくとも１つの制御信号についての前記第１のタイミングは、前記メモリアレイの中のダミーセルに基づいて決定される；
    前記第１のタイミングを有する前記少なくとも１つの制御信号に基づいて前記メモリセルからデータを読み出すための手段と；
    前記メモリセルにデータを書き込むための第２のタイミングを有する前記少なくとも１つの制御信号を生成するための手段と、なお前記少なくとも１つの制御信号についての前記第２のタイミングは、前記ダミーセルに基づいて決定される；
    前記第２のタイミングを有する前記少なくとも１つの制御信号に基づいて前記メモリセルにデータを書き込むための手段と；
    を備え、
    前記メモリセルからデータを読み出すための前記手段は、前記第１のタイミングを有する前記少なくとも１つの制御信号に基づいてリードオペレーションについての第１の存続時間にわたって前記メモリアレイの中のメモリセルの行についてのワード線をアクティブにするための手段、を備え、そして前記メモリセルにデータを書き込むための前記手段は、前記第２のタイミングを有する前記少なくとも１つの制御信号に基づいてライトオペレーションについての第２の存続時間にわたって前記ワード線をアクティブにするための手段、を備え、前記第２の存続時間は、前記第１の存続時間よりも長い、装置。
  25. 前記第１のタイミングを有する前記少なくとも１つの制御信号を生成するための前記手段は、リードオペレーションについての第１のパルス幅を有する内部クロック信号を生成するための手段、を備え、そして前記第２のタイミングを有する前記少なくとも１つの制御信号を生成するための前記手段は、ライトオペレーションについての第２のパルス幅を有する前記内部クロック信号を生成するための手段、を備え、前記第２のパルス幅は、前記第１のパルス幅よりも長い、請求項２４に記載の装置。
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