KR101253533B1 - 향상된 타이밍 마진을 위해 지연 추적을 이용한 메모리 디바이스 - Google Patents

향상된 타이밍 마진을 위해 지연 추적을 이용한 메모리 디바이스 Download PDF

Info

Publication number
KR101253533B1
KR101253533B1 KR1020097027456A KR20097027456A KR101253533B1 KR 101253533 B1 KR101253533 B1 KR 101253533B1 KR 1020097027456 A KR1020097027456 A KR 1020097027456A KR 20097027456 A KR20097027456 A KR 20097027456A KR 101253533 B1 KR101253533 B1 KR 101253533B1
Authority
KR
South Korea
Prior art keywords
driver
integrated circuits
timing
drive strength
signal
Prior art date
Application number
KR1020097027456A
Other languages
English (en)
Other versions
KR20100027179A (ko
Inventor
치퀸 첸
창호 정
Original Assignee
퀄컴 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 퀄컴 인코포레이티드 filed Critical 퀄컴 인코포레이티드
Publication of KR20100027179A publication Critical patent/KR20100027179A/ko
Application granted granted Critical
Publication of KR101253533B1 publication Critical patent/KR101253533B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/227—Timing of memory operations based on dummy memory elements or replica circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

판독 및 기록 동작들을 위해 우수한 타이밍 마진들을 제공할 수 있는 메모리 디바이스가 기술된다. 일 설계에서, 메모리 디바이스는 메모리 어레이, 타이밍 제어 회로, 및 주소 디코더를 포함한다. 메모리 어레이는 데이터를 저장하기 위한 메모리 셀들과 메모리 셀들을 모방하기 위한 더미 셀들을 포함한다. 타이밍 제어 회로는 데이터를 메모리 셀들에 기록하고 더미 셀들에 기초하여 결정되는 타이밍을 갖는 적어도 하나의 제어 신호를 생성한다. 타이밍 제어 회로는 구성 가능한 구동 세기를 갖는 구동기 및 프로그램 가능 지연 유닛을 이용하여 내부 클록 신호상의 펄스를 생성할 수 있다. 펄스 듀레이션은 원해지는 기록 타이밍 마진을 획득하기 위해 세팅될 수 있다. 주소 디코더는, 내부 클록 신호에 기초하여, 데이터의 메모리 셀들로의 신뢰성 있는 기록을 보장하기 위해, 충분히 긴 듀레이션(duration) 동안 메모리 셀들의 행들에 대한 워드 라인들을 활성화시킨다.

Description

향상된 타이밍 마진을 위해 지연 추적을 이용한 메모리 디바이스{MEMORY DEVICE WITH DELAY TRACKING FOR IMPROVED TIMING MARGIN}
본 명세서는 일반적으로 전자분야에 관한 것으로, 더욱 상세하게는 메모리 디바이스에 관한 것이다.
메모리 디바이스들은 컴퓨터들, 무선 통신 디바이스들, 개인용 디지털 보조기들(PDA들) 등과 같은 많은 일렉트로닉스 디바이스들에서 공통적으로 사용된다. 메모리 디바이스는 통상적으로 메모리 셀들의 많은 행들 및 열들을 포함한다. 각각의 메모리 셀은 데이터 값을 저장할 수 있고, 상기 데이터 값은 통상적으로 이진 '0'이거나 또는 '1'이다. 주어진 행 및 주어진 열 내의 주어진 메모리 셀을 판독하기 위해, 상기 행에 대한 워드 라인이 활성화되고, 상기 메모리 셀은 상기 메모리 셀 내에 저장된 데이터 값에 따라 상기 열에 대한 비트 라인을 충전시키거나 방전시킨다. 그러면, 감지 증폭기(sense amplifier)가 상기 비트 라인상의 전압을 검출하고 상기 검출된 전압에 기초하여 논리 값을 제공한다. 주어진 행 및 주어진 열 내의 주어진 메모리 셀에 기록하기 위해, 상기 행에 대한 워드 라인이 활성화된다. 그러면, 데이터 입력 구동기가 상기 메모리 셀에 기록될 데이터 값에 따라 상기 열에 대한 비트 라인을 로우(low) 또는 하이(high)로 구동시킨다. 상기 메모리 셀 내에 현재 저장된 데이터 값은 상기 비트 라인상의 값에 의해 덮어 쓰여진다.
판독 동작에 대하여, 높은 동작 속도 및 낮은 전력 소모를 달성하기 위하여 상기 감지 증폭기는 가능한 한 일찍 그리고 최소 시간량 동안 턴 온 되어야 한다. 상기 감지 증폭기는 상기 비트 라인이 충분히 충전되거나 또는 방전된 이후에 활성화될 수 있어서, 상기 메모리 셀 내에 저장된 데이터 값이 신뢰성 있게 검출될 수 있다. 이러한 충전/방전 시간은 메모리 셀들 내의 트랜지스터들의 특성들 및 기생 효과들에 따라 좌우되며, 두 가지 모두 집적회로(IC) 프로세서의 변형(variation)들, 전원 전압, 및 온도 때문에 폭넓게 가변할 수 있다. 기록 동작을 위해, 상기 데이터 입력 구동기는 데이터 값을 상기 메모리 셀 내에 기록하기에 필요한 만큼 길게 턴 온 되어야 한다. 메모리 셀에 기록하기에 필요한 시간량은 트랜지스터 특성들 및 기생 효과들에 따라 좌우된다.
프로세스 변형들은 통상적으로 IC 제작 기술이 향상되고 트랜지스터 사이즈가 축소(shrink)됨에 따라 더욱 극심하다. 판독 동작에 대하여 할당하기 위한 시간량은 비트 라인이 감지에 앞서 충분히 충전되거나 또는 방전됨을 보장하기 위하여 최악의 경우 프로세스 변형들에 기초하여 선택될 수 있다. 기록 동작에 대하여 할당하기 위한 시간량은 또한 메모리 셀이 입력 데이터 값으로 적절하게 기록됨을 보장하기 위하여 최악의 경우의 프로세스 변형들에 기초하여 선택될 수 있다. 그러나, 최악의 경우의 프로세스 변형들을 설계하는 것은 더 느린 동작 속도 및/또는 더 높은 전력 소모를 일으킬 수 있다.
그러므로, 종래 기술에는 프로세스, 전압, 및 온도(PVT) 변형들을 충분히 고 려할 수 있는 메모리 디바이스에 대한 필요성이 존재한다.
PVT 변형들에 걸쳐서 판독 및 기록 동작들을 위해 우수한 타이밍 마진들을 제공할 수 있는 메모리 디바이스가 여기서 기술된다. 일 설계에서, 상기 메모리 디바이스는 메모리 어레이, 타이밍 제어 회로, 및 주소 디코더를 포함한다. 메모리 어레이는 데이터를 저장하기 위한 메모리 셀들과 상기 메모리 셀들의 일정 특성들(예컨대, 로딩)을 모방(mimic)하기 위한 더미 셀들을 포함한다. 상기 타이밍 제어 회로는 데이터를 메모리 셀들에 기록하고 더미 셀들에 기초하여 타이밍이 결정되게 하기 위해 사용되는 적어도 하나의 제어 신호를 생성한다. 상기 타이밍 제어 회로는 더미 셀들에 기초하여, 예컨대 더미 셀들의 열에 대한 자가-타이밍 된 비트 라인상의 로딩 및/또는 더미 셀들의 행에 대한 더미 워드 라인상의 로딩에 기초하여 내부 클록 신호를 생성할 수 있다. 주소 디코더는 데이터의 메모리 셀들로의 신뢰성 있는 기록을 보장하기 위해, 상기 내부 클록 신호에 기초하여, 충분히 긴 듀레이션(duration) 동안 메모리 셀들의 행들에 대한 워드 라인들을 활성화시킬 수 있다.
상기 타이밍 제어 회로는 구성 가능한 구동 세기를 갖는 구동기 및 프로그램 가능 지연 유닛을 포함할 수 있다. 상기 구동기는 일련의 선택될 수 있는 트랜지스터들 중 전부 또는 일부를 인에이블링함으로써 가변될 수 있는 구동 세기를 이용하여 상기 자가-타이밍 된 비트 라인을 구동시킬 수 있다. 상기 타이밍 제어 회로는 기록 동작을 위해 상기 내부 클록 신호상에 펄스를 생성할 수 있다. 펄스 듀레이션은 상기 자가-타이밍 된 비트 라인상의 로딩 및/또는 더미 워드 라인, 상기 구동기의 구동 세기, 및 상기 프로그램 가능 지연 유닛에 의해 제공되는 지연에 기초하여 결정될 수 있다. 상기 펄스 듀레이션은 원해지는 기록 타이밍 마진을 획득하도록 셋팅될 수 있다.
상기 타이밍 제어 회로는 판독 동작들을 위한 제1 타이밍과 기록 동작들을 위한 제2 타이밍을 갖는 상기 적어도 하나의 제어 신호를 생성할 수 있다. 상기 제1 타이밍은 판독 동작들을 위한 판독 타이밍 마진에 기초하여 셋팅될 수 있고, 상기 제2 타이밍은 기록 동작들을 위한 기록 타이밍 마진에 기초하여 셋팅될 수 있다. 상기 제1 및 제2 타이밍은 제어 신호들상의 상이한 펄스 폭들, 제어 신호들 상의 전이 에지들 사이의 상이한 시간차들 등에 의해 정량화될 수 있다. 예컨대, 타이밍 제어 회로는 판독 동작들을 위한 제1 펄스 폭과 기록 동작들을 위한 제2 펄스 폭을 이용하여 상기 내부 클록 신호를 생성할 수 있다. 데이터를 메모리 셀들에 기록하기 위해 더 많은 시간을 제공하기 위하여 제2 펄스 폭은 제1 펄스 폭보다 더 길 수 있다. 워드 라인들은 판독 동작들을 위한 제1 듀레이션 동안 및 기록 동작들을 위한 제2 듀레이션 동안 활성화될 수 있다. 워드 라인들에 대한 상기 제1 및 제2 활성 듀레이션들은 내부 클록 신호를 위해 제1 및 제2 펄스 폭들에 의해 각각 결정될 수 있다.
본 발명의 다양한 양상들 및 특징들이 추가의 상세한 설명에서 하기에 기술된다.
도 1은 지연 추적을 이용한 메모리 디바이스의 블록도를 나타낸다.
도 2는 도 1의 메모리 디바이스 내의 메모리 어레이, 타이밍 제어 회로, 및 입/출력(I/O) 회로를 나타낸다.
도 3A는 DCLK 및 RESETb 신호들을 위한 타이밍 다이어그램을 나타낸다.
도 3B는 판독 및 기록 동작들을 위한 제어 신호들의 생성을 나타낸다.
도 4는 구성 가능한 구동 세기를 갖는 구동기를 나타낸다.
도 5는 프로그램 가능 지연을 이용한 회로를 나타낸다.
도 6은 판독 및 기록 동작들을 위한 제어 신호들을 나타낸다.
도 7은 메모리 어레이 내의 메모리 셀들에 데이터를 기록하기 위한 프로세스를 나타낸다.
도 8은 메모리 어레이 내의 메모리 셀들로부터 데이터를 판독하고 상기 메모리 어레이 내의 메모리 셀들에 데이터를 기록하기 위한 프로세스를 나타낸다.
도 9는 무선 디바이스의 블록도를 나타낸다.
지연 추적을 이용하고 우수한 판독 및 기록 타이밍 마진들을 갖는 메모리 디바이스가 이곳에 기술된다. 메모리 디바이스는 랜덤 액세스 메모리(RAM), 정적 RAM(SRAM), 동적 RAM(DRAM), 동기성 DRAM(SDRAM), 비디오 RAM(VRAM), 동기성 그래픽 RAM(SGRAM), 읽기 전용 메모리(ROM), 플래쉬 메모리 등일 수 있다. 메모리 디바이스는 독립형 디바이스일 수 있거나, 다른 디바이스, 예컨대 프로세서 내에 내장될 수 있다.
도 1은 지연 추적을 이용한 메모리 디바이스(100)의 설계의 블록도를 나타낸 다. 메모리 디바이스(100)는 주소 래치(110), 주소 디코더 및 워드 라인 구동기들(120), 메모리 어레이(150), 타이밍 제어 유닛(160), 및 I/O 회로(170)를 포함한다.
메모리 어레이(150)는 메모리 셀들(152)의 M개 행들 및 N개 열들을 포함하고, 더미 셀들(154)의 하나의 행 및 하나의 열을 더 포함한다. 일반적으로, M 및 N은 각각 임의의 값일 수 있다. 메모리 셀은 데이터 값을 저장할 수 있고 다양한 회로 설계들로 구현될 수 있는 회로이다. 더미 셀은 알려진 값을 저장할 수 있고 및/또는 특히 원해지는 로딩 효과를 달성하기 위한 방식으로 연결되는(connected) 회로이다. 더미 셀은 메모리 셀과 동일하거나 유사한 회로 설계로 구현될 수 있다. 메모리 셀들의 M개 행들은 M개 워드 라인들(WL1 내지 WLM)을 통해 선택된다. 더미 셀들의 행은 더미 워드 라인(DWL)에 결합(coupled)된다. 메모리 셀들의 N개 열들은 N개 상이한 비트 라인들(BL1 및 BL1b 내지 BLN 및 BLNb)에 결합된다. 더미 셀들의 열은 자가-타임 비트 라인(STBL)에 결합된다.
주소 래치(110)는 액세스 될 메모리 셀 또는 메모리 셀들의 블록에 대한 주소를 수신하고, 주소 래치 인에이블(ALE) 신호에 기초하여 상기 주소를 래칭한다. 주소 디코더(120)는 상기 래칭된 주소를 수신하고, 상기 수신된 주소에 기초하여 행 주소를 생성할 수 있다. 그러면, 주소 디코더(120)는 행 주소에 대한 사전(pre)-디코딩을 수행할 수 있고, 활성화시키거나 어서팅(asserting)하기 위해 특정 워드 라인을 지시하는 사전-디코딩된 신호들을 제공할 수 있다. 워드 라인 구동기들(120)은 상기 사전-디코딩된 신호들을 수신하고, 상기 사전-디코딩된 신호들에 의해 지시된 바와 같이 특정 워드 라인을 구동시켜, 메모리 셀들의 원해지는 행이 액세스될 수 있다.
타이밍 제어 회로(160)는 클록 신호(CLK)를 수신하고, 또한 자가-타이밍 된 비트 라인(STBL) 및 더미 워드 라인(DWL)에 결합된다. 타이밍 제어 회로(160)는 메모리 디바이스(100)의 동작을 제어하기 위해 사용되는 제어 신호들, 예컨대 판독 및 기록 동작들을 위해 사용되는 제어 신호들을 생성한다. 제어 신호들은 아래에 기술되는 바와 같이 더미 셀들의 열 및 행에 의해 결정되는 타이밍을 갖는다. I/O 회로(170)는 메모리 셀들로부터 데이터를 판독하고 데이터를 메모리 셀들에 기록하기 위한 다양한 회로들을 포함한다. 예컨대, I/O 회로(170)는 감지 증폭기 그리고 각각의 차분 비트 라인에 결합된 메모리 셀들로부터 데이터를 판독하기 위해 상기 비트 라인을 위한 데이터 출력 버퍼를 포함한다. I/O 회로(170)는 데이터 래치 그리고 각각의 차분 비트 라인에 결합된 메모리 셀들에 데이터를 기록하기 위해 상기 비트 라인을 위한 데이터 입력 버퍼들을 더 포함한다. 도 1의 회로 블록들 중 일부가 아래에서 더 상세하게 기술된다.
도 2는 도 1의 메모리 어레이(150), 타이밍 제어 회로(160), 및 I/O 회로(170)의 설계의 개략도를 나타낸다. 명확성을 위해, 메모리 어레이(150) 내의 단 하나의 메모리 셀(152)과 하나의 더미 셀(154)이 도 2에 도시된다. 또한, 단지 더미 워드 라인(DWL)만이 도 2에 도시되지만, 상기 워드 라인에 결합된 더미 셀들은 도시되지 않는다. 또한 명확성을 위해, 단 하나의 비트 라인에 대한 판독/기록 회로가 도 2에 도시된다.
도 2에 도시된 설계에서, 메모리 셀(152)은 한 쌍의 상호-결합된 인버터들(210a 및 210b)과 한 쌍의 패스 트랜지스터들(212a 및 212b)을 포함한다. 각각의 인버터(210)는 종래에 알려진 바와 같이 P-채널 전계 효과 트랜지스터(P-FET)와 N-채널 전계 효과 트랜지스터(N-FET)로 형성될 수 있다. 인버터(210a)는 노드(A)에 결합된 자신의 입력부 및 노드(B)에 결합된 자신의 출력부를 갖는다. 인버터(210b)는 노드(B)에 결합된 자신의 입력부 및 노드(A)에 결합된 자신의 출력부를 갖는다. 각각의 패스 트랜지스터(212)는 N-FET로 구현된다. N-FET(212a)는 노드(A)에 결합된 자신의 드레인, 워드 라인(WLm)에 결합된 자신의 게이트, 및 비트 라인(BLx)에 결합된 자신의 소스를 갖고, 여기서 m∈{1,...,M} 그리고 x∈{1,...,N}이다. N-FET(212b)는 노드(B)에 결합된 자신의 드레인, 워드 라인(WLm)에 결합된 자신의 게이트, 및 상보 비트 라인(BLxb)에 결합된 자신의 소스를 갖는다.
인버터들(210a 및 210b)은 포지티브 피드백을 통해 데이터 값을 저장한다. 메모리 셀(152)이 논리 하이('1')를 저장하면, 노드(A)는 논리 하이에 있고 노드(B)는 논리 로우에 있다. 메모리 셀(152)이 논리 로우('0')를 저장하면, 노드(A)는 논리 로우에 있고 노드(B)는 논리 하이에 있다. 메모리 판독을 위해, 라인들(BLx 및 BLxb)이 초기에 논리 하이로 사전-충전되고, 그런 다음에 워드 라인(WLm)이 논리 하이에 어서팅되고, N-FET들(212a 및 212b)이 턴 온 된다. 메모리 셀(152)이 논리 하이를 저장하면, 비트 라인(BLx)이 N-FET(212a)를 통해 인버터(210b)에 의해 충전되고, 상보 비트 라인(BLxb)이 N-FET(212b)를 통해 인버 터(210a)에 의해 방전된다. 메모리 셀(152)이 논리 로우를 저장한다면 반대가 정확하다. 감지 증폭기(226)는 메모리 셀(152) 내에 저장된 데이터 값을 결정하기 위해 라인들(BLx 및 BLxb) 사이의 전압차를 검출한다.
메모리 기록을 위해, 라인들(BLx 및 BLxb)은 초기에 논리 하이로 사전-충전되고, 그러면 워드 라인(WLm)은 논리 하이에 어서팅되고, N-FET들(212a 및 212b)이 턴 온 된다. 논리 하이('1')를 메모리 셀(152)에 기록하기 위해, 비트 라인(BLx)이 하이로 구동되고 노드(A)가 N-FET(212a)를 통해 논리 하이가 되도록 강제하고, 상보 비트 라인(BLxb)이 로우로 구동되고 노드(B)가 N-FET(212b)를 통해 논리 로우가 되도록 강제한다. 메모리 셀(152)이 현재 논리 로우를 저장하면, 노드들(A 및 B)은 논리 하이를 저장하기 위하여 라인들(BLx 및 BLxb)에 의해 "플립핑"될 필요가 있을 것이다. 노드들(A 및 B)을 플립핑하는데 필요한 시간량은 인버터들(210a 및 210b)의 세기에 따라 좌우되고, 상기 인버터들은 현재 논리 값을 유지하고 그에 따라 라인들(BLx 및 BLxb)을 구동시키는 구동기들(222a 및 222b)과 경합(fight against)하도록 설계된다. 인버터들(210a 및 210b)이 강하면(strong), 노드들(A 및 B)을 플립핑하기 위해 더 긴 시간 기간이 필요할 수 있다. 인버터들(210a 및 210b)의 세기는 PVT 때문에 폭넓게 가변할 수 있다. 논리 로우를 메모리 셀(152)에 기록할 때 위의 반대가 정확하다.
도 2에 도시된 설계에서, 더미 셀(154)은 하기의 차이점들이 있기는 하지만 메모리 셀(152) 내의 인버터들(210a 및 210b) 그리고 N-FET들(212a 및 212b)에 대하여 위에서 기술된 바와 같이 결합되는 인버터들(214a 및 214b) 그리고 N-FET 들(216a 및 216b)을 포함한다. N-FET(216a)는 회로 접지에 결합된 자신의 게이트와 자가-타이밍 된 비트 라인(STBL)에 결합된 자신의 소스를 갖는다. N-FET(216b)는 전원 전압, 즉 Vdd에 결합된 자신의 드레인을 갖는다. 이러한 설계에서, N-FET(216a)는 항상 턴 오프 되고, 노드(A')는 논리 로우에 있고, 노드(B')는 논리 하이에 있다.
메모리 어레이(150) 내의 더미 셀들(154)은 정규 메모리 셀들(152)과 동일한 구조 및 사이즈로 구현될 수 있다. 더미 셀들(154)의 열에 대한 자가-타이밍 된 비트 라인(STBL)이 그러면 N개 비트 라인들(BL1 내지 BLN)의 각각과 동일한 로딩을 가질 수 있다. 더미 셀들(154)의 행에 대한 더미 워드 라인(DWL)은 또한 M개 워드 라인들(WL1 내지 WLM)의 각각과 동일한 로딩을 가질 수 있다. 판독 및 기록 동작들을 위해 사용되는 제어 신호들은 자가-타이밍 된 비트 라인(STBL) 및 더미 워드 라인(DWL)으로 생성될 수 있고 그러면 메모리 셀들(152)의 타이밍을 추적할 수 있다.
도 2에 도시된 설계에서, 각각의 비트 라인을 위해, I/O 회로(170)는 데이터 래치(220), 데이터 입력 구동기들(222a 및 222b), 판독/기록 다중화기(Mux)(224), 감지 증폭기(226), 및 출력 데이터(Dout) 버퍼(228)를 포함한다. 다중화기(224)는 기록 동작들을 위해 구동기들(222a 및 222b) 및 판독 동작들을 위해 감지 증폭기(226)에 라인들(BLx 및 BLxb)을 결합시킨다. 기록 동작을 위해, 래치(220)는 데이터 래치 인에이블(DLE) 신호에 기초하여 입력 데이터 값(Dinx)을 수신하고 래칭한다. 데이터 입력 구동기들(222a 및 222b)은 상기 래칭된 데이터 값을 수신하고, 기록 클록(WCLK) 신호에 의해 인에이블링될 때 라인들(BLx 및 BLxb)을 각각 구동시킨다. 판독 동작을 위해, 감지 증폭기(226)는 라인들(BLx 및 BLxb) 사이의 전압차를 증폭시키고, 감지 증폭기 인에이블(SEN) 신호에 의해 인에이블링될 때 상기 증폭된 전압에 대하여 논리 값(예컨대, 논리 로우 또는 하이)을 검출하고, 상기 검출된 논리 값을 제공한다. 버퍼(228)는 감지 증폭기(226)의 출력들을 버퍼링하고, 출력 데이터 값, 즉 Doutx를 제공한다.
타이밍 제어 회로(160)는 판독 및 기록 동작들을 위해 제어 신호들을 생성하기 위하여 더미 셀들(154)을 사용한다. 도 2에 도시된 설계에서, 타이밍 제어 회로(160)는 각각의 판독 및 기록 동작을 위해 내부 클록(DCLK) 신호상의 윈도우/펄스를 생성한다. DCLK 신호상의 윈도우의 폭은 더미 셀들(154)에 의해 결정되고 판독 및 기록 동작들 모두를 위해 우수한 타이밍 마진들을 달성하기 위한 프로그램 가능 수단을 통해 조정될 수 있다. 다양한 제어 신호들이 아래에 기술되는 바와 같이 DCLK 신호에 기초하여 생성된다.
도 2에 도시된 설계에서, 타이밍 제어 회로(160) 내에서, NOR 게이트(240)는 지연 회로(256)를 통해 CLK 신호를 수신하고 상보 칩은 두 개의 입력부들에서 (CSb) 신호를 선택한다. 메모리 디바이스(100)가 인에이블링되고 그렇지 않으면 논리 하이에 있을 때 CSb 신호는 논리 로우에 있다. 지연 회로(256)는 직렬로 결합된 둘 이상의 인버터들로 구현될 수 있다. N-FET들(242 및 244)과 P-FET(246)은 스택트 구성으로 결합된다. N-FET(242)는 회로 접지에 결합된 자신의 소스, NOR 게이트(240)의 출력부에 결합된 자신의 게이트, 및 N-FET(244)의 소스에 결합된 자 신의 드레인을 갖는다. N-FET(244)는 CLK 신호를 수신하는 자신의 게이트와 P-FET(246)의 드레인에 결합되고 RCLKb 신호를 제공하는 자신의 드레인을 갖는다. P-FET(246)은 RESETb 신호를 수신하는 자신의 게이트와 전원에 결합된 자신의 소스를 갖는다. 인버터들(252 및 254)은 직렬로 결합되고, 이때 인버티드(252)의 입력부는 RCLKb 신호를 수신하고, 인버티드(254)의 입력부는 인버터(252)의 출력부에 결합되고, 인버터(254)의 출력부는 인버터(252)의 입력부에 결합된다.
인버터(248)가 RCLKb 신호를 수신하고 DCLK 신호를 제공한다. DCLK 신호는 더미 워드 라인(DWL)을 구동시키고 따라서 정상 워드 라인 상의 로딩과 유사한 로딩을 관찰한다. 인버터(262)가 또한 RCLKb 신호를 수신하고 RCLK 신호를 제공한다. DCLK 및 RCLK 신호들은 동일한 논리 값을 갖지만, 이러한 두 신호들에 의해 관찰되는 상이한 로딩 때문에 약간 상이한 타이밍을 갖는다. DCLK 및 RCLK 신호들은 내부 클록 신호의 상이한 버전들로서 고려될 수 있다.
인버팅 구동기(250)가 인버터(248)로부터 DCLK 신호를 수신하고, 자가-타이밍 된 비트 라인(STBL)을 구동시킨다. 구동기(250)는 DCLK 신호 상에서 원해지는 윈도우 폭을 생성하도록 셋팅될 수 있는 구성 가능한 구동 세기를 갖는다. 회로(260)는 자가-타이밍 된 비트 라인 상에서 STBL 신호를 검출하고 RESETb 신호를 생성한다. 회로(260)는 또한 RESETb 신호를 위한 프로그램 가능 지연을 제공할 수 있고, 상기 프로그램 가능 지연은 DCLK 신호 상에서 더 긴 윈도우를 획득하기 위해 사용될 수 있다.
NAND 게이트(264)는 RCLKb 신호 및 RESETb 신호를 수신하고 ALE 신호를 생성 한다. 사전-충전 회로(268)는 RCLK 신호를 수신하고 각각의 판독 및 기록 동작에 앞서 라인들(BLx 및 BLxb)을 알려진 값들(예컨대, 라인들(BLx 및 BLxb) 모두상에서 논리 하이)로 사전-충전하는 신호들을 생성한다. 사전-충전 회로(268)는 도 2에 도시된 바와 같이 라인들(BLx 및 BLxb)을 곧바로 구동시킬 수 있다. SEN 생성기(270)가 RCLK 신호를 수신하고 감지 증폭기(226)를 위해 SEN 신호를 생성한다. 기록 신호 생성기(272)는 RCLK 및 RESETb 신호들을 수신하고 데이터 입력 구동기들(222a 및 222b)을 위한 WCLK 신호와 데이터 래치(220)를 위한 DLE 신호를 생성한다.
도 3A는 도 2의 DCLK 및 RESETb 신호들의 생성을 묘사하는 타이밍 다이어그램을 나타낸다. CSb 신호는 메모리 디바이스(100)를 인에이블링하기 위해 논리 로우에 있고, RESETb 신호는 초기에 논리 하이에 있다. 시간(T1) 이전에, CLK 신호는 논리 로우에 있고, N-FET(242)은 턴 온 되고, N-FET(244)는 턴 오프 된다. CLK 신호는 시간(T1)에서 논리 로우로부터 논리 하이로 전이된다. N-FET(242)는 그러면 턴 온 되고 RCLKb 신호가 논리 로우가 되도록 하며, 그러면 이는 DCLK 신호가 시간(T2)에서 논리 하이로 전이되도록 유발한다. 따라서, CLK 신호상의 상승 에지는 DCLK 신호상의 상승 에지를 생성한다. N-FET(242)는 시간(T1) 이후에 CLK 신호상의 논리 하이에 의해 짧은 지연만큼 턴 오프 되고, 인버터들(252 및 254)은 RCLKb 신호를 위해 논리 로우를 유지하는 유지기로서 동작한다.
자가-타이밍 된 비트 라인(STBL)은 판독 또는 기록 동작에 앞서 초기에 논리 하이로 사전-충전된다. 더미 워드 라인(DWL)으로 인한 로딩 때문에 다른 제어 신호들보다 더 느리게 상승하는 DCLK 신호상의 상승 에지는 더미 셀들(154)로 구현되는 자가-타임 지연 추적 메커니즘을 활성화시킨다. 인버팅 구동기(250)는 DCLK 신호상의 상승 에지를 수신함에 따라 자가-타이밍 된 비트 라인(STBL)을 논리 로우를 향해 구동시킨다. 자가-타이밍 된 비트 라인(STBL)이 풀 다운되는 속도/레이트가 구동기(250)의 구동 세기 뿐만 아니라 상기 비트 라인상의 로딩에 의해 결정되고, 상기 속도/레이트는 하기에 기술되는 바와 같이 원해지는 판독 및 기록 타이밍 마진들을 달성하기 위해 가변될 수 있다. 자가-타이밍 된 비트 라인은 더미 셀들(154)의 열 때문에 로딩을 갖고 메모리 셀들(152)의 열 때문에 정규 비트 라인(BLx)상의 로딩을 모방한다. 회로(260)는 자가-타이밍 된 비트 라인이 시간(T3)에서 제1 임계 전압(VT1) 미만으로 교차할 때를 검출하고 시간(T4)에서 RESETb 신호상의 하강 에지를 생성한다. 회로(260)는 아래에 기술되는 바와 같이 프로그램 가능 양만큼 RESETb 신호상의 하강 에지를 더 지연시킬 수 있다. P-FET(246)은 RESETb 신호상의 논리 로우에 의해 턴 온 되고, RCLKb 신호가 논리 하이가 되도록 하고, 그러면 이는 DCLK 신호가 시간(T5)에서 논리 로우로 전이되도록 유발한다. 따라서, RESETb 신호상의 하강 에지는 DCLK 신호상의 하강 에지를 생성한다.
인버팅 구동기(250)는 DCLK 신호상의 하강 에지를 수신함에 따라 자가-타이밍 된 비트 라인(STBL)을 논리 하이를 향해 구동시킨다. 인버팅 구동기(250)는 메모리 셀들(152) 내의 최악의 경우 트랜지스터들을 모방하는 상대적으로 약한 풀-다 운 트랜지스터들을 사용하여 느린 레이트로 자가-타이밍 된 비트 라인을 풀 다운한다. 인버팅 구동기(250)는 상대적으로 강한 풀-업 트랜지스터들을 이용하여 더 빠른 레이트에서 자가-타이밍 된 비트 라인을 풀 업한다. 회로(260)는 시간(T6)에서 자가-타이밍 된 비트 라인이 제2 임계 전압(VT2)을 초과하여 교차하는 때를 검출하고 시간(T7)에서 RESETb 신호상의 상승 에지를 생성한다.
도 2에 도시된 설계에서, DCLK 신호상의 펄스는 인버팅 구동기(250)의 구동 세기에 따라 좌우되고, 상기 구동 세기는 인버팅 구동기(250) 내의 가용 풀-다운 트랜지스터들의 전부 또는 서브세트를 인에이블링함으로써 가변될 수 있다. 이러한 풀-다운 트랜지스터들은 메모리 셀들 내의 트랜지스터들의 PVT 변형들을 캡쳐한다. 일반적으로, 판독 및 기록 동작들 모두를 위해 양호한 타이밍 마진들을 달성하기 위하여, DCLK 신호상의 펄스 폭은 인버팅 구동기(250)의 구동 세기를 제어하고 및/또는 회로(260) 내의 적당한 지연량을 선택함으로써 가변될 수 있다.
도 3B는 판독 및 기록 동작들을 위해 사용되는 다양한 제어 신호들의 생성을 나타낸다. NAND 게이트(268)는 RCLKb 및 RESETb 신호들에 기초하여 ALE 신호를 생성한다. 상기 ALE 신호는 RCLKb 신호상의 로우 펄스 및 RESETb 신호상의 로우 펄스에 의해 결정되는 펄스 폭을 갖는다. ALE 신호는 주소를 래칭하기 위해 도 1의 주소 래치(110)에 의해 사용된다.
RCLK 신호는 메모리 셀들의 선택된 행을 위해 워드 라인(WLm)을 어서팅하기 위해 사용될 수 있다. 워드 라인(WLm)의 활성 듀레이션은 RCLK 신호상의 윈도우(예컨대, 상기 윈도우에 동등하게 셋팅)에 의해 결정될 수 있다. 예컨대, 워드 라인(WLm)은 RCLK 신호상의 상승 에지에 의해 어서팅될 수 있고 RCLK 신호 상의 하강 에지에 의해 디-어서팅될 수 있다. 워드 라인(WLm)은 도 2에 도시된 바와 같이 메모리 셀(152) 내의 N-FET들(212a 및 212b)을 턴 온 한다. 판독 동작을 위해, 워드 라인(WLm)의 활성 듀레이션은 메모리 셀(152)이 라인들(BLx 및 BLxb)을 방전시킬 수 있는 시간량을 결정한다. 기록 동작을 위해, 워드 라인(WLm)의 활성 듀레이션은 데이터를 메모리 셀(152)에 기록하기 위해 허용되는 시간량을 결정한다. 워드 라인(WLm)은 아래에 기술되는 바와 같이 판독 및 기록 동작들을 위해 상이한 듀레이션들에 대하여 어서팅될 수 있다.
판독 동작을 위해, SEN 생성기(270)는 RCLK 신호상의 하강 에지에 기초하여 SEN 신호상의 펄스를 생성할 수 있다. 이러한 펄스는 라인들(BLx 및 BLxb) 사이의 전압차를 검출하기 위해 감지 증폭기(226)를 인에이블링하기 위하여 사용될 수 있다. 기록 동작을 위해, 생성기(272)는 RCLK 및 RESETb 신호들에 기초하여 DLE 신호를 생성할 수 있다. DLE 신호는 입력 데이터를 래칭하기 위해 도 2의 데이터 래치(220)에 의해 사용되고 ALE 신호와 유사한 타이밍을 가질 수 있다. 생성기(272)는 또한 WCLK 신호를 생성할 수 있고, 상기 WCLK 신호는 RCLK 신호에 기초하여 데이터 입력 구동기들(222a 및 222b)을 인에이블링하기 위해 사용된다.
회로(228)는 각각의 판독 및 기록 동작에 앞서 라인들(BLx 및 BLxb)을 논리 하이로 사전-충전하는 PRECHARGE 신호를 생성한다. PRECHARGE 신호는 라인들(BLx 및 BLxb)이 메모리 판독 동안 선택된 메모리 셀에 의해 또는 메모리 기록 동안 데 이터 입력 버퍼들(222a 및 222b)에 의해 구동되는 동안에 디스에이블링된다. PRECHARGE 신호는 RCLK 신호에 기초하여 생성될 수 있고 RCLK 신호상의 상승 및 하강 에지들에 의해 결정되는 상승 및 하강 에지들을 가질 수 있다.
도 4는 도 2의 인버팅 구동기(250)의 설계의 개략도를 나타낸다. 인버팅 구동기(250) 내에서, 인버터(410)는 DCLK 신호를 수신하고 자가-타이밍 된 비트 라인(STBL)을 구동시킨다. 인버터(410)를 위한 풀-다운은 N-FET들(412a 내지 412l)에 의해 제공된다. 각각의 N-FET(412)은 인버터(410)를 위한 풀-다운 노드(Y)에 결합된 자신의 드레인과 회로 접지에 결합된 자신의 소스를 갖는다. 인버터(414)는 상보 판독 (READb) 신호를 수신하고 N-FET(412l)의 게이트를 구동시킨다. N-FET들(412a 내지 412k)의 게이트들은 K개 가속기 제어 신호들(C1 내지 CK)을 각각 수신하고, 여기서 K는 임의의 정수 값, 예컨대 K=16일 수 있다.
각각의 N-FET(412)은 인버터(410)를 위해 더 이상의 풀-다운을 제공하기 위하여 턴 온 될 수 있고, 그러면 상기 인버터(410)는 인버터(410)의 구동 세기를 증가시킬 것이고 결과적으로 DCLK 신호상의 윈도우를 단축시킬 것이다. N-FET(412l)은 각각의 판독 동작을 위해 턴 온 된다. N-FET들(412a 내지 412k) 중에서 충분한 개수의 N-FET들이 또한 원해지는 판독 타이밍 마진을 획득하기 위하여 각각의 판독 동작을 위해 턴 온 될 수 있다. 가속기 셋팅은 N-FET들(412a 내지 412k) 중 어느 것이 각각의 판독 동작을 위해 턴 온 되는지를 지시한다. 가속기 셋팅은 메모리 디바이스(100)에 대한 설계 단계 및/또는 테스트 단계 동안에 결정될 수 있다. 인에이블링되는 N-FET들(412)은 메모리 셀들(152) 내의 최악의 경우 트랜지스터들을 모방할 수 있다. 예컨대, 라인들(BLx 및 BLxb)상의 특정한 전압차(예컨대, 200㎷)를 생성하기 위해 최악의 경우 트랜지스터들에 의해 필요한 시간량이 결정될 수 있고 최소 방전 시간으로서 지칭될 수 있다. 그러면, 일련의 N-FET들(412)은 DCLK 신호상의 펄스 폭이 최소 방전 시간 이상이 되도록 선택될 수 있다.
일 설계에서, 단일 가속기 셋팅이 판독 및 기록 동작들 모두를 위해 사용되고 원해지는 판독 타이밍 마진, 원해지는 기록 타이밍 마진, 또는 둘다를 달성하기 위해 선택된다. 데이터 값을 메모리 셀에 기록하기 위한 시간량은 데이터를 메모리 셀로부터 판독하기 위한 시간량보다 더 길 수 있다. 더 긴 기록 듀레이션은 도 2의 메모리 셀(152)에 대하여 위에서 기술된 이유 때문일 수 있다. N-FET(412l)은 각각의 기록 동작을 위해 턴 오프 될 수 있고, 그러면 인버터(410)를 위해 더 작은 구동 세기가 도출될 것이다. 그러면, 이는 동일한 가속기 셋팅의 경우에 판독 동작보다 기록 동작을 위해 더 넓은 폭을 갖는 DCLK 신호상의 윈도우를 도출할 것이다. N-FET(412l)은 원해지는 기록 타이밍 마진을 달성하기 위해 기록 동작의 경우 적당한 양의 여분의 시간(예컨대, 200 피코 세컨즈)을 제공하도록 설계될 수 있다. N-FET(412l)은 또한 더 긴 DCLK 펄스 폭이 필요로 되지 않는다면 기록 동작들의 경우에 디스에이블링될 수 있다.
다른 설계에서, 하나의 가속기 셋팅이 판독 동작들을 위해 사용되고 원해지는 판독 타이밍 마진을 달성하기 위해 선택된다. 다른 가속기 셋팅이 기록 동작들을 위해 사용되고 원해지는 기록 타이밍 마진을 달성하기 위해 선택된다. 적절한 가속기 셋팅이 판독 또는 기록 동작이 수행되는지의 여부에 따라 N-FET들(412)에 적용될 수 있다.
도 5는 도 2의 회로(260)의 개략도를 나타낸다. 일 설계에서, 회로(260)는 자가-타이밍 된 비트 라인상의 아날로그 STBL 신호를 수신하고 대응하는 디지털 신호를 다중화기(518)에 제공하는 인버터(510)를 포함한다. 인버터(510)는 STBL 신호가 VT1 임계치 미만으로 교차할 때를 검출하고 자신의 출력부에 하강 에지를 제공한다. 또한, 인버터(510)는 STBL 신호가 VT2 임계치를 초과할 때를 검출하고 자신의 출력부에 상승 에지를 제공한다.
인버터(510)의 출력부는 또한 직렬로 결합되는 인버터들(512a 내지 512p)과 인버터들(514a 내지 514q)로 형성되는 프로그램 가능 지연 유닛에 제공된다. 인버터(512a)는 버퍼(510)의 출력을 수신하고, 인버터들(512p 및 514q)은 자신들의 출력들을 다중화기(516)에 제공한다. 다중화기(516)는 인버터(512p 또는 514q)의 출력을 다중화기(518)에 제공한다. 다중화기(518)는 RESETb 신호로서 인버터(510) 또는 다중화기(516)의 출력을 제공한다.
도 5에 도시된 설계에서, 세 가지 상이한 지연들이 RESETb 신호를 위해 선택될 수 있다. 최단 지연은 RESETb 신호로서 다중화기(518)를 통해 인버터(510)의 출력을 제공함으로써 획득된다. 매체 지연이 RESETb 신호로서 인버터들(512a 내지 512p)과 다중화기들(516 및 518)을 통해 인버터(510)의 출력을 제공함으로써 획득된다. 최장 지연은 RESETb 신호로서 인버터들(512a 내지 512p), 인버터들(514a 내지 514q), 및 다중화기들(516 및 518)을 통해 인버터(510)의 출력을 제공함으로써 획득된다. 프로그램 가능 지연은 인버팅 구동기(250) 내의 최소 개수의 N-FET들(412)이 DCLK 신호상에 충분히 긴 윈도우를 제공하지 않는 경우를 선택할 때 DCLK 신호상의 윈도우를 연장시키기 위해 사용될 수 있다.
도 6은 판독 및 기록 동작들을 위한 제어 신호들의 생성을 나타낸다. CLK, DCLK, STBL, RESETb, 및 WLm 신호들은 도 3A 및 3B에 대하여 위에서 기술된 바와 같이 생성될 수 있다. 판독 동작을 위해, 인버팅 구동기(250)의 구동 세기는 가속기 셋팅 및 N-FET(412l)에 의해 결정되고, STBL 신호는 구동 세기에 의해 결정되는 레이트에서 로우로 풀링되고, RESETb 신호상의 하강 에지는 STBL 신호가 VT1 임계치를 교차할 때 생성된다. DCLK 신호상의 윈도우와 WLm 신호의 활성 듀레이션은 원해지는 판독 타이밍 마진을 달성하기 위해 충분히 넓다.
기록 동작을 위해, 인버팅 구동기(250)의 구동 세기는 판독 동작의 경우보다 더 약해지는데, 그 이유는 N-FET(412l)이 판독을 위해 턴 온 되지만 기록을 위해 턴 온 되지 않기 때문이다. STBL 신호는 더 느린 레이트에서 로우로 풀링되고, RESETb 신호상의 하강 에지가 기록 동작을 위해 나중에 발생한다. 결과적으로, DCLK 신호상의 윈도우와 WLm 신호의 활성 듀레이션이 기록 동작의 경우에 더 넓다. WLm 동작을 위한 더 넓은 활성 듀레이션은 데이터를 메모리 셀(152)에 기록하기 위해 더 많은 시간을 제공한다. 도 6에 도시된 예시에서, 메모리 셀(152) 내의 노드(A)는 초기에 논리 하이에 있고 인버터(210b)와 경합하는 구동기(222a)에 의해 비트 라인(BLx)을 통해 논리 로우로 풀 다운된다. 노드(A)에서의 전압이 특정한 트리거 임계치에 도달할 때, 인버터(210a)의 출력이 논리 하이로 전이되고, 그러면 이는 인버터(210b)의 출력이 논리 로우로 전이되도록 유발한다. 그러면, 구동기들(222a) 및 인버터(210b)는 신속하게 노드(A)를 논리 로우로 풀링하고, 노드(B)는 또한 신속하게 논리 로우로부터 논리 하이로 전이된다. 노드(B)가 워드 라인(WLm)의 하강 에지로 플립핑되는 시간으로부터의 시간량이 기록 타이밍 마진이다.
이곳에 기술되는 기술들은 PVT 때문에 타이밍 변형들을 제거(combat)하기 위해 사용될 수 있다. 타이밍 변형들은 칩 단위로 트랜지스터 특성들의 커다란 변형들을 갖는 새로운 IC 프로세스들의 경우에 특히 극심할 수 있다. 우수한 성능 및 높은 일드(yield)를 달성하기 위하여 PVT 변형들에 걸쳐서 및 다양한 메모리 구성들을 위해 원해지는 판독 및 기록 타이밍 마진들을 획득하기 위한 기술들이 사용될 수 있다. 원해지는 판독 타이밍 마진은 자가-타이밍 된 추적 스킴(메모리 셀 지연을 추적함)과 프로그램 가능 가속기 및/또는 지연(원하는 양의 타이밍 마진을 제공함)에 의해 획득될 수 있다. 원해지는 기록 타이밍 마진은 또한 자가-타이밍 된 추적 스킴과 프로그램 가능 가속기 및/또는 지연에 의해 획득될 수 있다. 많은 메모리 고장들이 단일 비트 기록 실패 때문이므로, 기록 타이밍 마진을 향상시키는 것은 일드를 향상시킬 수 있다.
도 7은 메모리 어레이 내의 메모리 셀들에 데이터를 기록하기 위한 프로세스(700)의 설계를 나타낸다. 메모리 어레이 내의 메모리 셀들에 데이터를 기록하기 위해 사용되는 적어도 하나의 제어 신호는 메모리 어레이 내의 더미 셀들에 기초하여 결정되는 타이밍을 갖도록 생성된다(블록 712). 상기 적어도 하나의 제어 신호의 타이밍은 제어 신호들상의 펄스 폭, 제어 신호들상의 전이 에지들 사이의 시간차 등에 의해 정량화될 수 있다. 데이터는 상기 적어도 하나의 제어 신호에 기초하여 메모리 셀들에 기록된다(블록 714).
블록(712)의 경우, 내부 클록 신호(예컨대, RCLK)가 더미 셀들에 기초하여, 예컨대 메모리 어레이 내의 더미 셀들의 열에 대한 자가-타이밍 된 비트 라인상의 로딩 및/또는 더미 셀들의 행에 대한 더미 워드 라인상의 로딩에 기초하여 생성될 수 있다. 기록 동작을 위해 내부 클록 신호상에서 펄스가 생성될 수 있다. 펄스 듀레이션은 자가-타이밍 된 비트 라인 및/또는 더미 워드 라인상의 로딩에 기초하여 결정될 수 있다.
자가-타이밍 된 비트 라인은 구성 가능한 구동 세기를 갖는 구동기에 의해 구동될 수 있고, 상기 구성 가능한 구동 세기는 구동기 내의 일련의 선택될 수 있는 트랜지스터들에 의해 제공될 수 있다. 일련의 선택될 수 있는 트랜지스터들은 판독 및 기록 동작들 모두를 위해 자가-타이밍 된 비트 라인을 구동시키도록 선택될 수 있다. 구동기 내의 트랜지스터가 판독 동작을 위해 자가-타이밍 된 비트 라인을 구동시키도록 인에이블링될 수 있다. 상기 트랜지스터는 기록 동작들을 위해 더 약한 구동 세기를 획득하기 위해 기록 동작들에 대하여 디스에이블링될 수 있다. 더 약한 구동 세기는 워드 라인들이 판독 동작들의 경우보다 기록 동작들을 위해 더 긴 듀레이션 동안 활성화되도록 야기할 수 있다. 내부 클록 신호를 위한 리셋 신호(예컨대, RESETb)가 자가-타이밍 된 비트 라인상의 전압을 검출함으로써 생성될 수 있다. 리셋 신호는 내부 클록 신호를 위해 원해지는 펄스 폭을 획득하기 위하여 프로그램 가능 지연으로 생성될 수 있다.
메모리 어레이 내의 메모리 셀들의 행들에 대한 워드 라인들은 내부 클록 신호에 기초하여 활성화될 수 있다. 워드 라인들은 판독 동작들을 위한 제1 듀레이션 동안 그리고 기록 동작들을 위한 제2 듀레이션 동안 활성화될 수 있다. 제1 및 제2 듀레이션들은 원해지는 판독 및 기록 타이밍 마진들을 획득하기 위해 각각 선택될 수 있다. 제2 듀레이션은 제1 듀레이션보다 더 길 수 있다.
도 8은 메모리 어레이 내의 메모리 셀들로부터 데이터를 판독하고 메모리 어레이 내의 메모리 셀들에 데이터를 기록하기 위한 프로세스(800)의 설계를 나타낸다. 적어도 하나의 제어 신호가 메모리 어레이 내의 메모리 셀들로부터 데이터를 판독하기 위해 제1 타이밍을 이용하여 생성되고, 이때 상기 적어도 하나의 제어 신호를 위한 제1 타이밍은 메모리 어레이 내의 더미 셀들에 기초하여 결정된다(블록 812). 데이터는 제1 타이밍을 갖는 적어도 하나의 제어 신호에 기초하여 메모리 셀들로부터 판독된다(블록 814). 적어도 하나의 제어 신호는 메모리 셀들에 데이터를 기록하기 위해 제2 타이밍을 이용하여 생성되고, 이때 상기 적어도 하나의 제어 신호를 위한 제2 타이밍은 또한 더미 셀들상에 기초하여 결정된다(블록 816). 데이터는 제2 타이밍을 갖는 상기 적어도 하나의 제어 신호에 기초하여 메모리 셀들에 기록된다(블록 818). 제1 및 제2 타이밍은 제어 신호들상의 상이한 펄스 폭들, 제어 신호들 상의 전이 에지들 사이의 상이한 시간차들 등에 의해 정량화될 수 있다.
내부 클록 신호가 블록(812)에서 판독 동작들을 위한 제1 펄스 폭 및 블록(816)에서 기록 동작들을 위한 제2 펄스 폭을 이용하여 생성될 수 있다. 제2 펄스 폭은 제1 펄스 폭보다 더 길 수 있다. 블록(814)의 경우, 메모리 어레이 내의 메모리 셀들의 행들에 대한 워드 라인들은 제1 타이밍을 갖는 적어도 하나의 제어 신호에 기초하여 판독 동작들을 위한 제1 듀레이션 동안 활성화될 수 있다. 블록(818)의 경우, 워드 라인들은 제2 타이밍을 갖는 적어도 하나의 제어 신호에 기초하여 기록 동작들을 위한 제2 듀레이션 동안 활성화될 수 있다.
적어도 하나의 제어 신호를 위한 제1 및 제2 타이밍은 예컨대 판독 동작들을 위한 제1 구동 세기 및 기록 동작들을 위한 제2 구동 세기를 이용하여 메모리 어레이 내의 더미 셀들의 열에 대한 자가-타이밍 된 비트 라인을 구동시킴으로써 획득될 수 있다. 적어도 하나의 제어 신호를 위한 제1 타이밍은 판독 동작들을 위한 판독 타이밍 마진에 기초하여 (예컨대, 구동기(250) 내의 풀-다운 트랜지스터들의 서브세트를 선택함으로써) 셋팅될 수 있다. 제1 타이밍은 기록 동작들을 위한 제2 타이밍을 획득하기 위해 (예컨대, 구동기(250) 내의 풀-다운 트랜지스터를 디스에이블링함으로써) 미리 결정된 양만큼 가변될 수 있다. 또한, 적어도 하나의 제어 신호를 위한 제1 및 제2 타이밍은 판독 및 기록 동작들에 대하여 무관하게 셋팅될 수 있다.
이곳에 기술된 지연 추적을 이용한 메모리 디바이스는 무선 통신, 컴퓨팅, 네트워킹, 개인용 일렉트로닉스 등을 위해 사용될 수 있다. 메모리 디바이스는 독립형 디바이스로서 구현될 수 있거나 또는 프로세서, 디지털 신호 처리기(DSP), 축소 명령 세트 컴퓨터(RISC), 진보된 RISC 머쉰(ARM), 그래픽 처리기, 그래픽 프로 세싱 유닛(GPU), 제어기, 마이크로프로세서 등 내에 내장될 수 있다. 무선 통신 디바이스를 위한 메모리 디바이스의 예시적 사용이 하기에 기술된다.
도 9는 무선 통신 시스템 내의 무선 디바이스(900)의 블록도를 나타낸다. 무선 디바이스(900)는 셀룰러 폰, 단말, 핸드세트, PDA, 무선 모뎀 등일 수 있다. 무선 통신 시스템은 코드 분할 다중 접속(CDMA) 시스템, 이동 통신을 위한 글로벌 시스템(GSM) 시스템, 또는 다른 임의의 시스템일 수 있다.
무선 디바이스(900)는 수신 경로 및 전송 경로를 통해 양방향 통신을 제공할 수 있다. 수신 경로 상에서, 기지국들에 의해 전송되는 신호들은 안테나(912)에 의해 수신되고 수신기(RCVR)(914)에 제공된다. 수신기(914)는 수신된 신호를 컨디셔닝하고 디지털화하고, 추가 프로세싱을 위해 샘플들을 디지털 섹션(920)에 제공한다. 전송 경로 상에서, 전송기(TMTR)(916)는 디지털 섹션(920)으로부터 전송될 데이터를 수신하고, 데이터를 프로세싱 및 컨디셔닝하고, 변조된 신호를 생성하며, 상기 변조된 신호는 안테나(912)를 통해 기지국들에 전송된다.
디지털 섹션(920)은 예컨대 모뎀 프로세서(922), 비디오 프로세서(924), 제어기/프로세서(926), 디스플레이 프로세서(928), ARM/DSP(932), 그래픽 프로세서(934), 내부 메모리(936), 및 외부 버스 인터페이스(EBI)(938)와 같은 다양한 프로세싱, 인터페이스 및 메모리 유닛들을 포함한다. 모뎀 프로세서(922)는 데이터 전송 및 수신을 위한 프로세싱, 예컨대 인코딩, 변조, 복조, 및 디코딩을 수행한다. 비디오 프로세서(924)는 캠코더, 비디오 플레이백, 및 비디오 컨퍼런싱과 같은 비디오 애플리케이션들을 위해 비디오 콘텐트(예컨대, 스틸 이미지들, 움직이는 비디오들, 및 움직이는 텍스트들)상에 프로세싱을 수행한다. 제어기/프로세서(926)는 디지털 섹션(920) 내에서 다양한 유닛들의 동작을 지시할 수 있다. 디지털 프로세서(928)는 디스플레이 유닛(930)상에 비디오들, 그래픽들, 및 텍스트들을 용이하게 하기 위해 프로세싱을 수행한다. ARM/DSP(934)는 무선 디바이스(900)를 위한 다양한 타입들의 프로세싱을 수행할 수 있다. 그래픽 프로세서(934)는 예컨대, 그래픽들, 비디오 게임들 등을 위한 그래픽 프로세싱을 수행한다. 내부 메모리(936)는 디지털 섹션(920) 내의 다양한 유닛들을 위한 데이터 및/또는 명령어들을 저장한다. EBI(938)는 디지털 섹션(920)(예컨대, 내부 메모리(936))과 메인 메모리(940) 사이의 데이터의 전달을 용이하게 한다.
프로세서들(922 내지 934)의 각각은 위에서 기술된 바와 같이 구현될 수 있는 임베디드 메모리를 포함할 수 있다. 내부 메모리(936)와 메인 메모리(940)는 또한 위에서 기술된 바와 같이 구현될 수 있다. 디지털 섹션(920)은 하나 이상의 주문형 반도체(ASIC들) 및/또는 일부 다른 타입의 IC들로 구현될 수 있다.
이곳에 기술되는 메모리는 메모리 IC, ASIC, DSP, 디지털 신호 프로세싱 디바이스(DSPD), 프로그램 가능 논리 디바이스(PLD), 현장 프로그램 가능 게이트 어레이(FPGA), 제어기, 프로세서, 및 다른 전자 디바이스들과 같은 다양한 하드웨어 유닛들 내에 구현될 수 있다. 메모리 디바이스는 또한 CMOS, N-MOS, P-MOS, 바이폴라-CMOS(Bi-CMOS), 바이폴라 등과 같은 다양한 IC 프로세스 기술들에 제작될 수 있다. CMOS 기술은 동일한 IC 다이상에서 N-FET들 및 P-FET들 모두를 제작할 수 있고, 그 반면에 N-MOS 기술은 N-FET들만을 제작할 수 있고 P-MOS 기술은 P-FET들 만을 제작할 수 있다. 메모리 디바이스는 임의의 디바이스 사이즈 기술, 예컨대 130 나노미터(㎚), 65㎚, 30㎚ 등으로 제작될 수 있다.
이곳에 기술되는 메모리 디바이스를 구현시키는 장치는 독립형 유닛일 수 있거나 디바이스의 일부분일 수 있다. 디바이스는 (ⅰ) 독립형 IC, (ⅱ) 데이터 및/또는 명령어들을 저장하기 위한 메모리 IC들을 포함할 수 있는 하나 이상의 IC들의 세트, (ⅲ) 이동국 모뎀(MSM)과 같은 ASIC, (ⅳ) 다른 디바이스들 내에 내장될 수 있는 모듈, (ⅴ) 셀룰러 폰, 무선 디바이스, 핸드세트, 또는 이동 유닛, (ⅵ) 등등일 수 있다.
본 명세서의 위의 기술은 당업자가 명세서를 만들거나 사용하도록 하기 위해 제공된다. 상기 명세서에 대한 다양한 수정들은 당업자에게 매우 명백할 것이고, 이곳에 정의된 일반 원리들이 본 명세서의 사상 또는 범위로부터 벗어남 없이 다른 변형들에 적용될 수 있다. 따라서, 본 명세서는 이곳에 기술된 예시들로 제한되는 것으로 의도되지 않으나, 이곳에 개시되는 원리들 및 신규한 특징들과 일관되는 최광의 범위를 따르는 것으로 의도된다.

Claims (41)

  1. 집적회로로서,
    메모리 셀들 및 더미 셀들을 포함하는 메모리 어레이; 및
    상기 더미 셀들에 기초하여 결정되는 타이밍을 가지고 데이터를 상기 메모리 셀들에 기록하기 위한 제어 신호를 생성하도록 구성되는 타이밍 제어 회로를 포함하고,
    상기 제어 신호는 상기 더미 셀들에 기초하여 생성되는 내부 클록 신호를 포함하고, 상기 타이밍 제어 회로는,
    구동기 출력을 제공하는 구동기; 및
    상기 구동기 출력을 수신하고 상기 내부 클록 신호에 대한 리셋을 출력하는 프로그램가능한 검출기를 포함하고, 상기 리셋은 상기 구동기의 구성된 구동 세기에 종속하는 제 1 지연 및 상기 구동기의 구성된 구동 세기에 독립적인 프로그램가능한 듀레이션(duration)을 갖는 제 2 선택가능한 지연에 기초하는 시간에서 생성되는,
    집적회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 내부 클록 신호는 상기 메모리 어레이 내의 더미 셀들의 열에 대한 비트 라인상의 로딩에 기초하여 생성되는,
    집적회로.
  4. 제 1 항에 있어서,
    상기 내부 클록 신호는 상기 메모리 어레이 내의 더미 셀들의 행에 대한 워드 라인 상의 로딩에 기초하고 그리고 상기 프로그램가능한 검출기의 제 2 선택가능한 지연의 선택된 지연 듀레이션에 더 기초하여 생성되는,
    집적회로.
  5. 제 3 항에 있어서,
    상기 내부 클록 신호는 상기 더미 셀들의 열에 대한 상기 비트 라인 상의 로딩에 기초하여 결정되는 듀레이션을 갖는,
    집적회로.
  6. 제 1 항에 있어서,
    상기 구동기는 상기 메모리 어레이 내의 더미 셀들의 열에 대한 비트 라인을 구동시키도록 동작하는,
    집적회로.
  7. 제 1 항에 있어서,
    상기 구동기는 상기 구동기의 제어 노드에 병렬로 결합되고(coupled) 상기 구성된 구동 세기를 제공하기 위해 선택가능한 다수의 트랜지스터들을 포함하는,
    집적회로.
  8. 제 1 항에 있어서,
    상기 제 2 선택가능한 지연은 특정한 타이밍 마진을 획득하기 위해 선택되는,
    집적회로.
  9. 제 7 항에 있어서,
    상기 다수의 트랜지스터들은,
    판독 동작들 동안보다 기록 동작들 동안 상기 구동기에 대하여 더 약한 구동 세기를 획득하기 위해 판독 동작들 동안 턴 온 되고, 기록 동작 동안 턴 오프 되는 트랜지스터를 포함하고,
    상기 더 약한 구동 세기는 워드 라인들이 판독 동작들 동안보다 기록 동작들 동안에 더 긴 듀레이션에 대하여 활성화되도록 하는,
    집적회로.
  10. 삭제
  11. 삭제
  12. 제 1 항에 있어서,
    상기 내부 클록 신호에 기초하여 상기 메모리 어레이 내의 메모리 셀들의 다수의 행들에 대한 다수의 워드 라인들을 활성화시키도록 구성되는 주소 디코더를 더 포함하는,
    집적회로.
  13. 제 12 항에 있어서,
    상기 다수의 워드 라인들은 판독 동작들 동안 제 1 듀레이션에 대하여 그리고 기록 동작들 동안 제 2 듀레이션에 대하여 활성화되는,
    집적회로.
  14. 제 13 항에 있어서,
    상기 제 2 듀레이션은 상기 제 1 듀레이션보다 더 긴,
    집적회로.
  15. 방법으로서,
    구동기의 구성된 구동 세기에 기초하여 셀프 타이밍된 비트 라인 신호를 수신하는 프로그램가능한 검출기를 포함하는 타이밍 제어 회로에서 적어도 하나의 제어 신호를 생성하는 단계 ― 상기 제어 신호는 메모리 어레이 내의 메모리 셀들에 데이터를 기록하기 위해 사용되고, 상기 제어 신호는 상기 메모리 어레이 내의 더미 셀들에 기초하여 결정되는 타이밍을 가지고, 상기 제어 신호는 내부 클록 신호를 포함하고, 상기 제어 신호는 상기 구동기의 구성된 구동 세기에 종속하는 제 1 지연 및 상기 구동기의 구성된 구동 세기에 독립적인 프로그램가능한 듀레이션을 갖는 제 2 선택가능한 지연에 기초하는 시간에서 생성되는 리셋을 포함함 ―; 및
    상기 적어도 하나의 제어 신호에 기초하여 데이터를 상기 메모리 셀들에 기록하는 단계를 포함하는,
    방법.
  16. 제 15 항에 있어서,
    상기 내부 클록 신호는 상기 메모리 어레이 내의 더미 셀들의 열에 대한 비트 라인상의 로딩에 기초하여 생성되는,
    방법.
  17. 제 15 항에 있어서,
    상기 적어도 하나의 제어 신호를 생성하는 단계는,
    상기 구성된 구동 세기로 상기 메모리 어레이 내의 더미 셀들의 열에 대한 비트 라인을 구동시키는 단계; 및
    상기 비트 라인상의 신호에 적어도 일부 기초하여 상기 내부 클록 신호를 생성하는 단계를 더 포함하는,
    방법.
  18. 제 17 항에 있어서,
    상기 구성된 구동 세기로 상기 더미 셀들의 열에 대한 상기 비트 라인을 구동시키는 단계는,
    판독 동작들 동안 트랜지스터로 상기 비트 라인을 구동시키는 단계; 및
    상기 판독 동작들 동안보다 기록 동작들 동안 더 약한 구동 세기를 획득하기 위해 상기 기록 동작들 동안 상기 트랜지스터를 디스에이블링하는 단계 ― 워드 라인들이 상기 판독 동작들 동안보다 상기 기록 동작들 동안 더 긴 듀레이션에 대하여 활성화되도록 함 ―
    를 포함하는,
    방법.
  19. 장치로서,
    데이터를 메모리 어레이 내의 메모리 셀들에 기록하기 위한 제어 신호를 생성하기 위한 수단 ― 상기 제어 신호는 상기 메모리 어레이 내의 더미 셀들에 기초하여 결정되는 타이밍을 가지고, 상기 제어 신호는 내부 클록 신호를 포함함 ―;
    상기 내부 클록 신호에 대하여 리셋을 출력하기 위한 프로그램가능한 검출기 수단; 및
    상기 제어 신호에 기초하여 상기 메모리 셀들에 데이터를 기록하기 위한 수단을 포함하고,
    상기 리셋은 구동기의 구성된 구동 세기에 종속하는 제 1 지연 및 상기 구동기의 구성된 구동 세기에 독립적인 프로그램가능한 듀레이션을 갖는 제 2 선택가능한 지연에 기초하는 시간에서 생성되는,
    장치.
  20. 제 19 항에 있어서,
    상기 제어 신호를 생성하기 위한 수단은,
    상기 구동기의 구성된 구동 세기로 상기 메모리 어레이 내의 더미 셀들의 열에 대한 비트 라인을 구동시키기 위한 수단을 더 포함하는,
    장치.
  21. 제 20 항에 있어서,
    상기 구동기의 구성된 구동 세기로 상기 더미 셀들의 열에 대한 상기 비트 라인을 구동시키기 위한 수단은,
    판독 동작들을 위해 트랜지스터로 상기 비트 라인을 구동시키기 위한 수단; 및
    상기 판독 동작들 동안보다 기록 동작들에 대하여 더 약한 구동 세기를 획득하기 위하여 상기 기록 동작들 동안 상기 트랜지스터를 디스에이블링하기 위한 수단 ― 상기 더 약한 구동 세기는 워드 라인들이 상기 판독 동작들 동안보다 상기 기록 동작들 동안에 더 긴 듀레이션에 대하여 활성화되도록 함 ―
    을 포함하는,
    장치.
  22. 집적회로로서,
    메모리 셀들 및 더미 셀들을 포함하는 메모리 어레이; 및
    데이터를 상기 메모리 셀들로부터 판독하고 데이터를 상기 메모리 셀들에 기록하기 위한 내부 클록 신호를 포함하는 제어 신호를 생성하도록 구성되는 타이밍 제어 회로를 포함하고,
    상기 제어 신호는 상기 더미 셀들에 기초하여 결정되는 타이밍을 가지는 내부 클록 신호를 포함하고, 상기 타이밍 제어 회로는,
    구동기 출력을 제공하는 구동기; 및
    상기 구동기 출력을 수신하고 상기 내부 클록 신호에 대한 리셋을 출력하도록 구성되는 프로그램가능한 검출기를 포함하고, 상기 리셋은 상기 구동기의 구성된 구동 세기에 종속하는 제 1 지연 및 상기 구동기의 구성된 구동 세기에 독립적인 프로그램가능한 듀레이션을 갖는 제 2 선택가능한 지연에 기초하는 시간에서 생성되는,
    를 포함하는,
    집적회로.
  23. 제 22 항에 있어서,
    상기 내부 클록 신호는 판독 동작들을 위한 제 1 펄스 폭과 기록 동작들을 위한 제 2 펄스 폭을 갖는,
    집적회로.
  24. 제 23 항에 있어서,
    상기 제2 펄스 폭은 상기 제1 펄스 폭보다 더 긴,
    집적회로.
  25. 제 22 항에 있어서,
    상기 구동기는 상기 메모리 어레이 내의 더미 셀들의 열에 대한 비트 라인을 구동시키도록 구성되고,
    상기 구동기는 판독 동작들 동안 제 1 구동 세기 및 기록 동작들 동안 제 2 구동 세기를 갖는,
    집적회로.
  26. 제 22 항에 있어서,
    상기 메모리 어레이 내의 메모리 셀들의 다수의 행들에 대한 다수의 워드 라인들을 활성화시키도록 구성되는 주소 디코더를 더 포함하고,
    상기 다수의 워드 라인들은 판독 동작들 동안 제1 듀레이션 및 기록 동작들 동안 제 2 듀레이션에 대하여 활성화되는,
    집적회로.
  27. 제 22 항에 있어서,
    상기 제어 신호의 타이밍은 판독 동작 및 기록 동작들에 대하여 독립적으로 설정되는,
    집적회로.
  28. 제 22 항에 있어서,
    상기 제어 신호의 타이밍은 판독 동작들에 대한 판독 타이밍 마진에 기초하여 설정되고, 상기 제어 신호의 타이밍은 기록 동작들에 대해 미리 결정된 양만큼 가변되는,
    집적회로.
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 제 1 항에 있어서,
    상기 제 2 선택가능한 지연은 상기 프로그램가능한 검출기 내의 인버터들의 세트를 통해 제공되는,
    집적회로.
  37. 제 1 항에 있어서,
    상기 프로그램가능한 듀레이션은 상기 프로그램가능한 검출기 내의 인버터들의 수에 기초하고, 상기 인버터들의 수는 상기 구동기의 구성된 구동 세기에 독립적인,
    집적회로.
  38. 제 1 항에 있어서,
    상기 프로그램가능한 듀레이션은 인버터들의 제 1 세트에 의해 제공되는 제 1 지연, 상기 제 1 지연보다 더 크고 인버터들의 제 2 세트에 의해 제공되는 제 2 지연, 및 상기 제 2 지연보다 더 크고 인버터들의 제 3 세트에 의해 제공되는 제 3 지연 중 하나인,
    집적회로.
  39. 제 15 항에 있어서,
    상기 제 2 선택가능한 지연은 상기 프로그램가능한 검출기 내의 다수의 인버터들의 별개(distinct) 세트들 중 선택된 하나에 의해 결정되는,
    방법.
  40. 제 19 항에 있어서,
    상기 프로그램가능한 듀레이션은 상기 프로그램가능한 검출기 수단에서 다수의 인버터들의 세트들 중 하나를 선택함으로써 결정되고, 각각의 인버터들의 세트는 별개의 개수의 인버터들을 갖는,
    장치.
  41. 제 22 항에 있어서,
    상기 프로그램가능한 듀레이션은 상기 프로그램가능한 검출기에서 다수의 인버터들의 세트들 중 하나를 선택함으로써 결정되고, 각각의 인버터들의 세트는 별개의 개수의 인버터들을 갖는,
    집적회로.
KR1020097027456A 2007-05-31 2008-05-31 향상된 타이밍 마진을 위해 지연 추적을 이용한 메모리 디바이스 KR101253533B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/756,029 2007-05-31
US11/756,029 US7646658B2 (en) 2007-05-31 2007-05-31 Memory device with delay tracking for improved timing margin
PCT/US2008/065450 WO2008151100A1 (en) 2007-05-31 2008-05-31 Memory device with delay tracking for improved timing margin

Publications (2)

Publication Number Publication Date
KR20100027179A KR20100027179A (ko) 2010-03-10
KR101253533B1 true KR101253533B1 (ko) 2013-04-11

Family

ID=39864916

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097027456A KR101253533B1 (ko) 2007-05-31 2008-05-31 향상된 타이밍 마진을 위해 지연 추적을 이용한 메모리 디바이스

Country Status (7)

Country Link
US (1) US7646658B2 (ko)
EP (1) EP2168128B1 (ko)
JP (1) JP5175344B2 (ko)
KR (1) KR101253533B1 (ko)
CN (2) CN101681674B (ko)
TW (1) TW200908005A (ko)
WO (1) WO2008151100A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101586850B1 (ko) * 2015-06-05 2016-01-19 주식회사 써니아이씨 스태틱 랜덤 액세스 메모리
KR101586848B1 (ko) * 2015-06-05 2016-01-19 주식회사 써니아이씨 스태틱 랜덤 액세스 메모리

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7881147B2 (en) * 2007-05-31 2011-02-01 Qualcomm Incorporated Clock and control signal generation for high performance memory devices
US7646658B2 (en) * 2007-05-31 2010-01-12 Qualcomm Incorporated Memory device with delay tracking for improved timing margin
KR100913330B1 (ko) * 2007-12-27 2009-08-20 주식회사 동부하이텍 메모리 소자의 테스트 장치
US7859920B2 (en) * 2008-03-14 2010-12-28 Qualcomm Incorporated Advanced bit line tracking in high performance memory compilers
US7929356B2 (en) * 2008-09-05 2011-04-19 Atmel Corporation Method and system to access memory
US8000165B2 (en) * 2008-09-09 2011-08-16 Qualcomm Incorporated Self reset clock buffer in memory devices
US8199556B2 (en) 2009-09-22 2012-06-12 Micron Technology, Inc. Methods of reading and using memory cells
US7977977B1 (en) * 2010-02-05 2011-07-12 Advanced Micro Devices, Inc. Dynamic logic circuit with device to prevent contention between pull-up and pull-down device
US8284622B2 (en) 2010-09-29 2012-10-09 Lsi Corporation Memory device with phase distribution circuit for controlling relative durations of precharge and active phases
US8976614B2 (en) * 2011-02-11 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking scheme for memory
US8816718B1 (en) 2011-03-01 2014-08-26 Lattice Semiconductor Corporation Variable response mode for synchronous data read
US8319521B1 (en) 2011-03-30 2012-11-27 Lattice Semiconductor Corporation Safe programming of key information into non-volatile memory for a programmable logic device
US8913440B2 (en) * 2011-10-05 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking mechanisms
US8934308B2 (en) 2011-10-14 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking bit cell
ITTO20111080A1 (it) * 2011-11-23 2013-05-24 St Microelectronics Pvt Ltd Dispositivo di memoria sram perfezionato e relativo metodo di test
US8581224B2 (en) 2012-01-20 2013-11-12 Micron Technology, Inc. Memory cells
US9142274B2 (en) * 2012-01-30 2015-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Tracking for write operations of memory devices
US8780652B2 (en) * 2012-03-13 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Signal tracking in write operations of memory cells
US20130258794A1 (en) * 2012-03-29 2013-10-03 Lsi Corporation Memory device having control circuitry for sense amplifier reaction time tracking
US8830771B2 (en) 2012-05-17 2014-09-09 Lsi Corporation Memory device having control circuitry configured for clock-based write self-time tracking
US8923069B2 (en) * 2012-06-01 2014-12-30 Lsi Corporation Memory having self-timed edge-detection write tracking
US8964492B2 (en) * 2012-07-27 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking mechanism for writing to a memory cell
US9384790B2 (en) 2012-07-30 2016-07-05 Avago Technologies General Ip (Singapore) Pte. Ltd. Memory device with separately controlled sense amplifiers
US9105328B2 (en) * 2012-07-31 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking signals in memory write or read operation
TWI474336B (zh) * 2012-08-17 2015-02-21 Etron Technology Inc 可雙向追蹤時序參數之記憶裝置
US8730750B1 (en) 2012-10-28 2014-05-20 Lsi Corporation Memory device with control circuitry for generating a reset signal in read and write modes of operation
US9389786B2 (en) * 2014-03-31 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with tracking mechanism
CN103871461B (zh) * 2014-03-31 2016-09-14 西安紫光国芯半导体有限公司 一种适用于静态随机存储器的写复制电路
CN104134457B (zh) * 2014-07-17 2018-01-09 北京航空航天大学 一种利用非易失性元器件的电阻特性实现片上信号延时的电路
US9460803B1 (en) * 2015-09-25 2016-10-04 Micron Technology, Inc. Data path with clock-data tracking
US9865316B2 (en) 2016-01-21 2018-01-09 Qualcomm Incorporated Memory with a word line assertion delayed by a bit line discharge for write operations with improved write time and reduced write power
US10373665B2 (en) * 2016-03-10 2019-08-06 Micron Technology, Inc. Parallel access techniques within memory sections through section independence
US9858988B1 (en) * 2016-07-08 2018-01-02 Qualcomm Incorporated Timing circuit for memories
US9978442B2 (en) * 2016-09-07 2018-05-22 Qualcomm Incorporated Lower power high speed decoding based dynamic tracking for memories
JP6637872B2 (ja) * 2016-10-28 2020-01-29 ルネサスエレクトロニクス株式会社 マルチポートメモリおよび半導体装置
CN108074609B (zh) * 2016-11-14 2020-09-11 中芯国际集成电路制造(上海)有限公司 写追踪跟随性检测方法和电路以及包括该电路的存储器
JP6784626B2 (ja) * 2017-03-24 2020-11-11 キヤノン株式会社 記録装置、制御方法、及びプログラム
CN108806744B (zh) * 2017-05-05 2020-11-27 中芯国际集成电路制造(上海)有限公司 一种延时产生电路及非易失性存储器读时序产生电路
US10277435B2 (en) * 2017-08-07 2019-04-30 Micron Technology, Inc. Method to vertically align multi-level cells
US10530617B2 (en) 2017-08-07 2020-01-07 Micron Technology, Inc. Programmable channel equalization for multi-level signaling
US10446198B2 (en) 2017-10-02 2019-10-15 Micron Technology, Inc. Multiple concurrent modulation schemes in a memory system
US11403241B2 (en) 2017-10-02 2022-08-02 Micron Technology, Inc. Communicating data with stacked memory dies
US10725913B2 (en) 2017-10-02 2020-07-28 Micron Technology, Inc. Variable modulation scheme for memory device access or operation
KR102531863B1 (ko) * 2018-03-28 2023-05-11 삼성전자주식회사 반도체 메모리 장치의 홀드-마진을 제어하는 방법 및 시스템
CN110634518B (zh) * 2018-06-25 2021-07-13 中芯国际集成电路制造(上海)有限公司 Sram写操作追踪电路
US10878867B2 (en) * 2018-06-26 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell distance tracking circuits and methods
US10438650B1 (en) * 2018-07-20 2019-10-08 Micron Technology, Inc. Memory device with a signal control mechanism
US11694745B1 (en) 2019-10-18 2023-07-04 Gigajot Technology, Inc. SRAM with small-footprint low bit-error-rate readout
US11200927B2 (en) * 2020-04-08 2021-12-14 Micron Technology, Inc. Timing signal delay compensation in a memory device
US11626159B2 (en) * 2020-06-12 2023-04-11 Korea University Research And Business Foundation Computing in-memory device supporting arithmetic operations and method of controlling the same
US11900995B2 (en) * 2021-04-06 2024-02-13 Arm Limited Wordline modulation techniques

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0163081A1 (en) * 1984-05-02 1985-12-04 GTE Products Corporation Method of making encapsulated IC chip
JPH09128958A (ja) * 1995-11-01 1997-05-16 Sony Corp 半導体メモリ装置
JP2000516008A (ja) * 1995-12-28 2000-11-28 エルエスアイ ロジック コーポレーション 低電力セルフタイミングメモリ装置およびその制御方法ならびに装置
US20060050572A1 (en) * 2004-08-24 2006-03-09 Vincent Gouin Memory circuit with supply voltage flexibility and supply voltage adapted performance

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6392957B1 (en) * 2000-11-28 2002-05-21 Virage Logic Corporation Fast read/write cycle memory device having a self-timed read/write control circuit
JP2002216481A (ja) * 2001-01-19 2002-08-02 Hitachi Ltd 半導体集積回路装置
JP2002298586A (ja) * 2001-04-02 2002-10-11 Nec Corp 半導体記憶装置のデータ書き込み方法及び半導体記憶装置
JP2003030991A (ja) * 2001-07-12 2003-01-31 Sanyo Electric Co Ltd メモリ
KR100615597B1 (ko) * 2004-05-27 2006-08-25 삼성전자주식회사 데이터 입력회로 및 방법
JP2006323950A (ja) * 2005-05-20 2006-11-30 Matsushita Electric Ind Co Ltd 半導体記憶装置
US7403433B2 (en) * 2005-12-30 2008-07-22 Stmicroelectronics Pvt. Ltd. Self timing write architecture for semiconductor memory and method for providing the same
US7376032B2 (en) * 2006-06-01 2008-05-20 Qualcomm Incorporated Method and apparatus for a dummy SRAM cell
US7394682B2 (en) * 2006-10-25 2008-07-01 Infineon Technologies Ag Bit line dummy core-cell and method for producing a bit line dummy core-cell
JP4992494B2 (ja) * 2007-03-15 2012-08-08 富士通セミコンダクター株式会社 半導体記憶装置
US7646658B2 (en) * 2007-05-31 2010-01-12 Qualcomm Incorporated Memory device with delay tracking for improved timing margin

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0163081A1 (en) * 1984-05-02 1985-12-04 GTE Products Corporation Method of making encapsulated IC chip
JPH09128958A (ja) * 1995-11-01 1997-05-16 Sony Corp 半導体メモリ装置
JP2000516008A (ja) * 1995-12-28 2000-11-28 エルエスアイ ロジック コーポレーション 低電力セルフタイミングメモリ装置およびその制御方法ならびに装置
US20060050572A1 (en) * 2004-08-24 2006-03-09 Vincent Gouin Memory circuit with supply voltage flexibility and supply voltage adapted performance

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101586850B1 (ko) * 2015-06-05 2016-01-19 주식회사 써니아이씨 스태틱 랜덤 액세스 메모리
KR101586848B1 (ko) * 2015-06-05 2016-01-19 주식회사 써니아이씨 스태틱 랜덤 액세스 메모리

Also Published As

Publication number Publication date
WO2008151100A1 (en) 2008-12-11
CN103886892A (zh) 2014-06-25
KR20100027179A (ko) 2010-03-10
CN103886892B (zh) 2017-01-18
US20080298143A1 (en) 2008-12-04
TW200908005A (en) 2009-02-16
EP2168128A1 (en) 2010-03-31
JP5175344B2 (ja) 2013-04-03
CN101681674A (zh) 2010-03-24
EP2168128B1 (en) 2017-06-21
JP2010529583A (ja) 2010-08-26
CN101681674B (zh) 2014-05-07
US7646658B2 (en) 2010-01-12

Similar Documents

Publication Publication Date Title
KR101253533B1 (ko) 향상된 타이밍 마진을 위해 지연 추적을 이용한 메모리 디바이스
KR101093336B1 (ko) 고성능 메모리 디바이스들에 대한 클록 및 제어 신호 생성
US7755964B2 (en) Memory device with configurable delay tracking
US7499347B2 (en) Self-timing circuit with programmable delay and programmable accelerator circuits
US7986571B2 (en) Low power, single-ended sensing in a multi-port SRAM using pre-discharged bit lines
US9478269B2 (en) Tracking mechanisms
US11527282B2 (en) SRAM with burst mode operation
US7170805B2 (en) Memory devices having bit line precharge circuits with off current precharge control and associated bit line precharge methods

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160330

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170330

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180329

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190327

Year of fee payment: 7