KR100402880B1 - 반도체 기억 장치 - Google Patents

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KR100402880B1
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오노데라타다시
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닛폰 덴키 가부시끼 가이샤
엔이씨 일렉트로닉스 코포레이션
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Abstract

메모리 셀 에레이가 대용량화되더라도, 버스트로 판독되는 최초의 시리얼 데이터를 가능한 한 빠른 시기에 출력 가능한 반도체 기억 장치로서, 메모리 셀 어레이(11Uo, 11Ue) 또는 메모리 셀 어레이(11Le, 11Lo)로 구성되는 메모리 서브 어레이로부터는 1회의 어드레스 액세스로 복수 비트의 시리얼 데이터가 버스트적으로 판독된다. 반도체 기억 장치의 동작 모드에 의하지 않고서 최초에 판독되는 시리얼 데이터는 비트(O)로부터, 개개의 메모리 서브 어레이를 even용(짝수용)/odd용(홀수용)으로 분할하고, 비트(0)의 데이터가 기억되는 even측의 메모리 셀 어레이(11Ue, 11Le)를 odd측의 메모리 셀 에레이(11Uo, 11Lo)보다도 데이터 증폭기의 근방에 배치한다. 이로써, even측 데이터의 판독에 사용되는 I/O선의 최대 길이가 odd측의 데이터 판독에 사용되는 I/O선의 최대 길이의 반 정도로 된다.

Description

반도체 기억 장치{Semiconductor memory device}
1. 발명의 배경본 발명은 메모리 셀과의 사이에서 데이터를 버스트적으로 입출력하는 반도체 기억 장치에 관한 것으로, 특히, 메모리 셀로부터 판독한 데이터를 래치하지 않고 그대로 외부로 출력하는 동작 모드를 구비한 반도체 기억 장치에 관한 것이다.
2. 관련 기술의 설명최근에 있어서의 LSI(대규모 집적 회로)의 미세화에 따라 CPU(중앙 처리 장치)의 동작 속도는 해마다 향상해 오고 있다. 이에 대해, DRAM(Dynamic Random Access Memory) 등의 반도체 기억 장치에서는 기억 용량 자체는 늘어나고 있지만, 대용량화에 따라 워드선이나 비트선의 배선 길이가 길어지기 때문에, 이들 배선의 충방전에 기인하는 지연 때문에 CPU 정도의 고속화가 도모되고 있지 않은 것이 실상이다.
이러한 것으로부터 반도체 기억 장치의 외관 상의 고속화를 실현하기 위해 각종 연구가 이루어지고 있다. 예를 들면, 반도체 기억 장치 내부에서는 메모리 셀과 다른 회로와의 사이에서 데이터를 패럴렐로 주고 받으면서, 반도체 기억 장치 외부와의 사이에서는 데이터를 시리얼로 교환하는 것이 생각되고 있다. 또, 반도체 기억 장치를 사용하는 시스템 내에 있어서의 기본 클록의 상승/하강 쌍방에서 데이터를 입출력하는 DDR(Double Data Rate) 기술을 적용함으로써, 입출력 데이터를 2상으로 나누어 각 상의 입출력 동작을 반도체 기억 장치 내부에서 병행 처리시켜, 각 상의 입출력 데이터에 대해서 데이터의 입출력 주기의 배에 상당하는 내부 처리 주기를 확보하는 것 등도 생각되고 있다.
또, 이 종류의 반도체 기억 장치에서는 시리얼 데이터를 반도체 기억 장치 외부로 판독하는 데 있어서 몇개의 모드를 구비하고 있는 것도 있다. 이들 모드로서는, 메모리 셀로부터 동시에 판독한 패럴렐 데이터의 모든 비트를 일단 래치한 후, 래치된 패럴렐 데이터를 시리얼로 외부로 출력해 가는 모드(이하, 「래치 모드」라 부르는 것으로 한다)가 있다. 이와 더불어, 액세스 타임을 래치 모드보다도 짧게 하기 위해, 판독된 패럴렐 데이터 중, 반도체 기억 장치 외부로 최초로 출력되는 비트만을 래치하지 않고 스루(through)에서 출력하는 모드(이하, 「스루 모드」라 부르는 것으로 한다) 등도 있다.
도 1은 이러한 종래의 반도체 기억 장치에서 채용되어 있는 내부 구성예에대해서 그 개략을 도시한 것이다. 여기서, 동일 도면에 도시되어 있는 메모리 셀 어레이로부터 버스트 판독을 행할 경우의 동작에 대해서 개설한다. 지금, 반도체 기억 장치 외부로부터 공급되는 판독 어드레스가 예를 들면 메모리 셀 어레이(101U) 내의 메모리 셀에 대응하고 있다고 하자. 이 경우, 지정된 판독 어드레스에 대응하는 예를 들면 8비트(비트 O 내지 비트 7)의 데이터가 메모리 셀 어레이(101U)로부터 패럴렐로 판독되고 데이터 증폭기(107U)로 동시에 공급된다. 데이터 증폭기(107U)는 4비트의 even(짝수) 데이터, odd(홀수) 데이터를 각각 패럴렐 시리얼 변환(parallel-serial-convert) 회로(108Ue, 108Uo)로 공급한다.
패럴렐 시리얼 변환 회로(108Ue)는 입력된 even 데이터를 기본 클록(CLK)의 하강에 동기시켜 셀렉터(109e)로 순차 출력해 감으로써, even 데이터를 4비트의 시리얼 데이터로 변환한다. 마찬가지로 하여, 패럴렐 시리얼 변환 회로(108Uo)는 입력된 odd 데이터를 기본 클록(CLK)의 상승에 동기시켜 셀렉터(109o)로 순차 출력해 감으로써, odd 데이터를 4비트의 시리얼 데이터로 변환한다. 여기서는 상술한 바와 같이 메모리 셀(101U)로부터의 판독이기 때문에, 셀렉터(109e, 109o)는 선택 신호(U/L)에 따라서 각각 패럴렐 시리얼 변환 회로(1O8Ue, 108Uo)로부터 공급되는 시리얼 데이터를 선택한다.
멀티플렉서(110)는 기본 클록(CLK)의 상승, 하강으로 각각 셀렉터(109e, 1O9o)의 출력을 선택하여 even 데이터 및 odd 데이터를 교대로 출력한다. 이렇게 하여 비트 0에서 비트 7까지의 8비트의 시리얼 데이터가 도시하지 않는 출력 버퍼, 입출력 패드(1O0)를 통해 버스트적으로 외부로 출력된다. 또, 메모리 셀어레이(101L)로부터의 판독 동작도 상술한 동작에 준해 행해지며, 이 경우에는, 데이터 증폭기(1O7L), 패럴렐 시리얼 변환 회로(1O8Le 및 108Lo)를 통해 셀렉터(109e, 109o)로부터 멀티플렉서(110)에 데이터가 보내진다. 또한, 메모리 셀 어레이에 대한 기록 동작은 해결해야 할 과제와 직접 관계하지 않기 때문에 여기서는 설명을 생략한다.
이상과 같이, 1회의 판독 또는 기록 동작으로 8개의 데이터를 외부에 출력 또는 외부로부터 입력할 수 있기 때문에, 반도체 기억 장치의 외부가 고속 클록으로 동작하는 경우라도, 반도체 기억 장치 내부는 그 8배의 주기로 판독 또는 기록 처리가 가능해진다. 판독계 구성의 경우에 대해서 구체적으로 말하면, 메모리 셀 어레이(101U, 101L) 및 데이터 증폭기(107U, 107L)는 저속으로 구성하고, 패럴렐 시리얼 변환 회로(108Ue, 108Uo, 108Le, 108Lo) 및 셀렉터(1O9e, 1O9o) 및 멀티플렉서(110) 및 입출력 패드(1O0)는 고속으로 구성하면 된다. 여기서, 후자의 경로는 전자의 경로에 비해 배선 길이가 짧고, 또, 후자의 경로 상의 구성 요소는 전자의 경로 상의 구성 요소에 비해 소자 수도 적기 때문에 사이즈가 큰 트랜지스터를 사용해도 칩 사이즈로의 영향은 적어, 고속 동작에 대응할 수 있도록 하는 것은 용이하다.
그런데, 일반적인 범용 클록 동기형 DRAM 등에서는, 메모리 셀 어레이로부터 패럴렐로 판독되어 오는 데이터 개개의 비트가 메모리 셀 어레이 상의 어느 위치에 대응하고 있는지는 가지 각색이다. 즉, 패럴렐 데이터 중에서 가장 빨리 판독되는 비트나 가장 늦게 판독되는 비트와는 관계 없이, 어느 비트도 메모리 셀 어레이 전체에 분포하여 배치되어 있다. 이 때문에 종래는 DRAM의 처리 속도에 합쳐 CPU 측을 기다리게 하는 처리를 행하고 있다. 예를 들면 CAS(Column Address Strobe) 레이턴시(latency)를 "3"에 설정한 경우, CPU는 CAS 신호를 DRAM에 주고 나서 "3사이클" 기다린 후에 DRAM으로부터의 판독 데이터를 받아들이도록 하고 있다. 즉, 종래는 판독에 가장 시간이 걸리는 비트에 의해 판독 시간이 규정되어 있기 때문에, 이에 합쳐 DRAM의 규격을 결정함과 동시에 DRAM을 사용한 시스템 설계를 행하고 있다. 따라서, 예를 들면 8비트의 데이터를 메모리 셀 어레이로부터 패럴렐로 판독할 경우에는, 비트 0에서 비트 7까지의 모든 비트에 대해서 동일 정도의 고속 액세스가 요구되게 된다.
한편, 본 발명이 대상으로 하고 있는 종류의 반도체 기억 장치는 상술한 바와 같은 고정 버스트 출력인 것으로, 메모리 셀 어레이로부터의 판독 데이터는 예를 들면 비트 0에서 비트 7까지의 8비트분이 버스트적으로 순차 출력되어 온다. 이러한 비트 출력 순서는 상술한 래치 모드나 스루 모드를 포함한 각종 동작 모드에 의존하고 있어 변하지 않고, 가장 최초에 출력해야 할 비트는 항상 비트 0인 것이 사양으로서 미리 정해져 있다.
따라서, 고정 버스트 출력의 반도체 기억 장치에서는 비트 0의 판독에 대한 요구가 타이밍적으로 가장 엄해져, 이 비트 0을 어떻게 하여 고속으로 판독할지가 반도체 기억 장치의 성능을 좌우해버린다. 특히, 반도체 기억 장치를 스루 모드에서 동작시킬 경우에는, 메모리 셀 어레이로부터 판독된 비트 O의 데이터를 래치하지 않고 입출력 패드(1O0) 근방에 배치된 멀티플렉서(110)까지 스루에서 전달해야만 한다. 이 때문에, 판독 경로가 길어져 그만큼 타이밍적인 요구가 더욱 엄격해진다.
그렇지만, 종래의 반도체 기억 장치에서는 범용 DRAM 등과 동일하게 패럴렐 데이터의 모든 비트를 동일 정도의 시간 내에 액세스하는 것 밖에 고려되어 있지 않으며, 비트 0만을 특별히하여 고속으로 액세스하는 것을 의식한 설계로 되어 있지 않다. 즉, 종래의 반도체 기억 장치에서는 각 메모리 셀 어레이에 있어서의 비트마다의 배치 조건이 조금도 고려되어 있지 않으며, even 데이터 및 odd 데이터를 각 메모리 셀 어레이 중에 혼재하여 기억하는 구성으로 되어 있다. 종래의 반도체 기억 장치에서는, 예를 들면 데이터 증폭기(107U)에 대해 가장 먼 단(최원단)에 배치되어 있는 메모리 셀(도 1에 도시한 메모리 셀(Cf) 등)의 액세스 타임이 소정의 허용 시간을 상회하지 않는 것을 보증하고 있는 것에 불과하다.
이상과 같이, 종래의 반도체 기억 장치에서는, 버스트 판독으로 가장 최초에 출력해야 할 비트 0의 메모리 셀이 도 1에 도시한 메모리 셀(Cf)과 같이 데이터 증폭기로부터 가장 먼 장소에 배치되어버릴 가능성이 있다. 이 때문에, 비트 0의 메모리 셀이 동일 도면의 메모리 셀(Cn)과 같이 데이터 증폭기(107U) 근방에 배치된 경우에 비하면, 판독 데이터가 데이터 증폭기(107U)에 도달하기까지에 의해 많은 시간을 요하게 되어, 그것이 액세스 시간 증대에 기인한 동작 속도 특성 상의 문제가 되어 나타난다.
게다가, 도 1에서는 도시한 상황으로부터 메모리 셀 어레이를 좌우 방향으로 넓어진 형상으로 그리고 있지만, 실물인 메모리 셀 어레이는 오히려 도면의 상하방향으로 넓어진 형상을 보이고 있다. 게다가, 금후 점점 반도체 기억 장치가 대용량화해 감에 따라서 세로 길이의 정도도 보다 현저해져 가는 것은 필수하다. 예를 들면, 메모리 셀 어레이(101U) 또는 메모리 셀 어레이(101L)의 도면의 상하 방향의 길이(바꾸어 말하면, 도 1의 메모리 셀(Cn)과 메모리 셀(Cf) 사이에 거의 같은 거리)는 현시점에 있어서도 밀리 오더에 이르고 있다. 따라서, 지금 메모리 셀 어레이의 상하 방향의 길이를 예를 들면 2mm(=2O00μm)로 하고, 또, 도시하지 않은 센스 증폭기와 데이터 증폭기 사이를 접속하는 I/O(입출력)선의 특성으로서 그 용량치가 1밀리미터당 1pF, 폭이 1μm, 도전율이 단위 면적당 0.05Ω이라 가정한다.
이러한 조건에 의하면 2mm분의 배선이 갖는 저항치는 100Ω 정도가 되며, 그 때 정수(CR)는 200ps 정도이다. 게다가, 이 200ps는 I/O선의 부하만을 고려하여 어림했을 때의 최소 지연에 지나지 않으며, 조건에 따라서는 이것이 5O0ps 정도로 된다. 또, 반도체 기억 장치의 대용량화에 따라 개개의 메모리 셀 어레이 규모가 커지면, 그만큼 I/O선의 부하도 무거워져 지연 시간이 증대하게 된다. 더욱이, I/O선의 부하 이외에도 어드레스계 지연이나 데이터 증폭기(107U)로부터 입출력 패드(100)에 이르기까지의 선택 패스 지연과 같은 각종 요인도 고려하면, 토탈 지연은 1ns 가까워지는 것을 충분히 생각할 수 있다. 따라서, 현재 상황에서의 반도체 기억 장치의 액세스 타임이 수 ns인 것에 비추어 보면, 1ns 빠듯하게 이르는 지연은 무시할 수 없을 정도로 크다고 할 수 있다.
또한, 도 1에 도시한 구성예에서는 각 메모리 셀 어레이 중에 even 데이터, odd 데이터를 혼재하여 기억시켰었지만, 이외의 구성예로서, 예를 들면 메모리 셀어레이(101U)에는 even 데이터만을 기억시키는 한편, 메모리 셀 어레이(1O1L)에는 odd 데이터만을 기억시키는 것도 생각할 수 있다. 이러한 구성을 채용한 경우라도, 데이터 증폭기, 라이트 증폭기, 시리얼 패럴렐 변환 회로, 패럴렐 시리얼 변환 회로 등의 구성이 약간 달라질 뿐으로, 상술한 문제가 발생하는 것에 변함은 없다. 라고 하는 것도, 비트 0을 포함하는 even 데이터가 기억되는 메모리 셀 어레이(101U) 상에는, 메모리 셀(Cf)과 같이 데이터 증폭기(107U)로부터 보아 최원단에 배치된 메모리 셀이 존재하기 때문이다.
또, 이상과 같은 구성 이외에 다음과 같은 구성예도 이론적으로는 생각할 수 있다. 즉, I/O선의 부하를 경감시키기 위해 각 메모리 셀 어레이를 더욱 세분화하여 구성하도록 하여, 세분화된 개개의 메모리 셀 어레이에 대해서 각각 라이트 증폭기, 데이터 증폭기, 시리얼 패럴렐 변환 회로 및 패럴렐 시리얼 변환 회로 등의 주변 회로를 설치하는 것도 생각할 수 있다. 그렇지만, 시리얼 패럴렐 변환 회로나 패럴렐 시리얼 변환 회로 등은 거대한 회로 블록이기 때문에, 지금 서술한 바와 같은 구성으로 해버리면 셀 점유율 저하를 초래해버리기 때문이라도 현실적인 해결책이라고는 할 수 없다.
본 발명은 상술한 사정에 비추어 이루어진 것으로, 그 목적은 반도체 기억 장치의 대용량화에 따라 개개의 메모리 셀 어레이가 커져도, 버스트적으로 판독되는 시리얼 데이터 중 최초의 데이터를 외부로 고속 출력하는 것이 가능하여, 소비전력을 저감할 수 있는 반도체 기억 장치를 제공함에 있다.
도 1은 종래 기술에 의한 반도체 기억 장치의 구성을 도시한 블록도.
도 2는 본 발명의 한 실시예에 의한 반도체 기억 장치의 구성을 도시한 블록도.
도 3은 종래 기술에 의한 반도체 기억 장치에 있어서, 단일 메모리 셀 어레이로부터 even 데이터 및 odd 데이터가 판독되는 모양을 도시한 설명도.
도 4는 본 실시예에 의한 반도체 기억 장치에 있어서, 단일 메모리 서브 어레이를 분할한 2개의 메모리 셀 어레이로부터 even 데이터, odd 데이터가 각각 판독되는 모양을 도시한 설명도.
도 5는 본 실시예에 의한 반도체 기억 장치에 있어서의 I/O선과 메모리 셀 플레이트와의 관계를 도시한 설명도.
도 6은 본 실시예에 의한 반도체 기억 장치에 있어서의 I/O선의 배선 양태를 도시한 제 1 설명도.
도 7은 본 실시예에 의한 반도체 기억 장치에 있어서의 I/O선의 배선 양태를 도시한 제 2 설명도.
도 8은 본 실시예에 의한 반도체 기억 장치에 있어서의 시리얼 패럴렐 변환 회로의 상세 구성을 도시한 회로도.
도 9는 본 실시예에 의한 반도체 기억 장치에 있어서의 시리얼 패럴렐 변환 회로의 동작을 도시한 타이밍 챠트.
도 10은 본 실시예에 의한 반도체 기억 장치에 있어서의 패럴렐 시리얼 변환 회로의 구체적인 구성을 도시한 회로도.
도 11은 본 실시예에 의한 반도체 기억 장치에 있어서의 패럴렐 시리얼 변환 회로를 구성하는 even 측 회로 블록의 상세 구성을 도시한 회로도.
도 12는 본 실시예에 의한 반도체 기억 장치에 있어서의 패럴렐 시리얼 변환 회로를 구성하는 odd 측 회로 블록의 상세 구성을 도시한 회로도.
도 13은 본 실시예에 의한 반도체 기억 장치에 있어서의 패럴렐 시리얼 변환 회로의 스루 모드에 있어서의 동작을 도시한 타이밍 챠트.
도 14는 본 실시예에 의한 반도체 기억 장치에 있어서의 패럴렐 시리얼 변환 회로의 래치 모드에 있어서의 동작을 도시한 타이밍 챠트.
도 15는 본 실시예에 의한 반도체 기억 장치에 있어서의 멀티플렉서 및 셀렉터의 제 1 상세 구성을 도시한 회로도.
도 16은 본 실시예에 의한 반도체 기억 장치에 있어서의 멀티플렉서 및 셀렉터의 제 2 상세 구성을 도시한 회로도.
도 17은 본 실시예에 의한 반도체 기억 장치에 있어서, 동시에 활성화되는 센스 증폭기의 수를 반으로 하는 변형예 구성을 도시한 블록도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 입출력 패드
11Ue, 11Uo, 11Le, 11Lo: 메모리 셀 에레이
13, 14e, 14o: 디멀티플렉서
15Ue, 15Uo, 15Le, 15Lo: 시리얼 패럴렐 변환회로
16Ue, 16Uo, 16Le, 16Lo: 라이트 증폭기
17Ue, 17Uo, 17Le, 17Lo: 데이터 증폭기
18Ue, 18Uo, 18Le, 18Lo: 패럴렐 시리얼 변환회로
19e, 19o: 셀렉터
20: 멀티플렉서
31: 메모리 셀 플레이트
41, 42: 센스 증폭기군
본 발명의 반도체 기억 장치는 복수의 메모리 셀을 갖는 메모리 서브 어레이로부터 판독된 복수 비트의 데이터를 소정 순서로 정렬시켜 연속하여 외부로 출력하는 출력 수단을 구비한 반도체 기억 장치로, 최초에 출력해야 할 비트의 데이터가 동시에 출력하는 비트의 데이터보다도 단시간에 출력 수단에 출력할 수 있도록, 최초에 출력해야 할 비트의 데이터가 기억된 메모리 셀이 배치되어 있다.
제 1 양태에서는 메모리 서브 어레이는 복수의 메모리 셀 어레이로 분할되어 있으며, 복수 비트의 데이터 중, 최초에 출력해야 할 비트의 데이터는 복수의 메모리 셀 어레이 중 제 1 메모리 셀 어레이에 기억되며, 그 제 1 메모리 셀 어레이는 다른 메모리 셀 어레이보다도 출력 수단 근방에 배치되어 있다.
메모리 서브 어레이는 제 1 메모리 셀 어레이 및 제 2 메모리 셀 어레이로 구성되어 있으며, 동시에 판독되는 복수 비트의 데이터는 최초에 출력해야 할 비트의 데이터가 제 1 메모리 셀 어레이에 기억되고, 이하 소정 순서로 교대로 2개의 메모리 셀 어레이에 기억되며, 판독 시에는 최초에 출력해야 할 비트의 데이터가 기억된 제 1 메모리 셀 어레이를 선두로 하여, 제 1 메모리 셀 어레이 및 제 2 메모리 셀 어레이로부터 각 비트의 데이터가 교대로 판독되어 외부로 연속 출력되어도 되며, 제 1 메모리 셀 어레이 및 제 2 메모리 셀 어레이로부터 교대로 판독된 각 비트의 데이터는 클록의 상승 및 하강에 동기하여 교대로 외부로 출력되어도 되며, 최초에 출력해야 할 비트의 데이터는 제 1 메모리 셀 어레이로부터 판독되어출력 단자까지 스루에서 전송되어도 된다.
제 2 양태에서는, 복수 비트의 데이터 중, 최초에 출력해야 할 비트의 데이터를 메모리 서브 어레이로부터 판독 출력 수단에 전송하기 위한 제 1 출력선의 길이가 동시에 출력하는 다른 비트의 데이터를 출력 수단에 전송하기 위한 다른 출력선의 길이보다도 짧다.
제 1 출력선 및 다른 출력선은 메모리 셀에 기억된 비트의 데이터가 판독되는 로컬 출력선과, 그 로컬 출력선 상에 판독된 비트의 데이터를 출력 수단까지 전송하는 글로벌 출력선으로 구성되는 계층화된 출력선으로, 제 1 출력선을 구성하는 글로벌 출력선의 길이가 다른 출력선을 구성하는 글로벌 출력선의 길이보다도 짧아도 된다.
또, 메모리 서브 어레이는 복수의 메모리 셀 어레이로 구성되고, 더욱이 각 메모리 셀 어레이는 복수의 메모리 셀 플레이트로 구성되며, 서로 인접하여 배치된 소정수의 메모리 셀 플레이트를 그룹으로서 각각 로컬 출력선이 설치되며, 글로벌 출력선은 그룹마다의 로컬 출력선으로부터 각각 인출되어 출력 수단까지 배선되어 있어도 되며, 각 메모리 셀 플레이트마다 로컬 출력선이 설치되며, 글로벌 출력선은 그룹마다의 로컬 출력선으로부터 각각 인출되어 출력 수단까지 배선되어 있어도 되며, 동시에 출력하는 비트의 데이터를 글로벌 출력선에 전송하기 위한 복수의 로컬 출력선 중, 최초에 출력해야 할 비트의 데이터를 전송하기 위한 로컬 출력선이 출력 수단의 가장 가깝게 배선되어 있는 것이 바람직하다.
제 3 양태에서는, 메모리 서브 어레이는 복수의 메모리 셀 어레이로 분할되어 있으며, 판독되는 복수 비트의 데이터 판독 시는 그 복수 비트의 데이터가 기억되어 있는 영역만이 활성화되어 소정 비트의 데이터가 판독된다.
반도체 기억 장치는 복수 개의 메모리 서브 어레이를 구비하며, 판독되는 복수 비트의 데이터는 복수 개의 메모리 서브 어레이의 메모리 셀 어레이에 기억되어 있으며, 그 복수 비트의 데이터 판독 시는 그 복수 비트의 데이터가 기억되어 있는 메모리 서브 어레이만이 동시에 활성화되어 소정 비트의 데이터가 판독되어도 되며, 판독되는 복수 비트의 데이터는 1개의 메모리 서브 어레이의 메모리 셀 어레이에 기억되어 있으며, 그 복수 비트의 데이터 판독 시는 그 복수 비트의 데이터가 기억되어 있는 메모리 셀 어레이만이 동시에 활성화되어 소정 비트의 데이터가 판독되어도 되며, 복수의 메모리 셀 어레이 각각이 더욱 서로 독립하여 활성화되는 복수의 영역으로 분할되어 있으며, 그 복수 비트의 데이터 판독 시는 그 복수 비트의 데이터가 기억되어 있는 메모리 셀 어레이 영역만이 동시에 활성화되어 소정 비트의 데이터가 판독되어도 된다.
본 발명의 상술한 및 다른 목적, 특징, 이점은 본 발명의 바람직한 실시예를 설명하는 첨부된 도면에 기초하여 다음의 상세한 설명으로부터 분명해진다.
이하, 도면을 참조하여 본 발명의 한 실시예에 대해서 설명한다.
[회로 구성 설명]
도 2는 본 실시예에 의한 반도체 기억 장치 구성을 도시하는 블록도로, 입출력 패드 1개분(1DQ)에 대한 구성을 도시하고 있다. 동일 도면에 있어서, 입출력 패드(도면 중 「PAD」)(10)는 시리얼 데이터를 입출력하기 위한 단자이다. 이 입출력 패드(10)를 개재시켜, 이 반도체 기억 장치에 적용되는 시스템 내의 기본 클록(CLK)에 동기하여, 1회의 어드레스 액세스당 예를 들면 8비트의 시리얼 데이터를 반도체 기억 장치 외부와의 사이에서 버스트(burst)로 연속적으로 주고 받는다. 따라서, 반도체 기억 장치를 DDR(double data rate)로 동작시킨 경우에는, 예를 들면 비트 0, 2, 4, 6으로 구성되는 짝수 비트번째의 데이터(이하 「even 데이터」라 한다)가 기본 클록의 상승에 동기하여 수수되며, 비트 1, 3, 5, 7로 구성되는 홀수 비트번째의 데이터(이하 「odd 데이터」라 한다)가 기본 클록의 하강에 동기하여 수수된다. 또한, 입출력 패드(10)에서는 비트 0, 1, 2, ···, 7의 순서로 데이터가 수수된다.
또한, 지금 서술한 동작은 어디까지나 반도체 기억 장치 외부에서 규정된 사양으로, 반도체 기억 장치 내부에서는 even 데이터, odd 데이터를 기본 클록(CLK)의 상승/하강 중 어느 하나에 동기시킬지에 대해서 아무 제약 없이, 논리 설계 상 내지는 레이아웃 설계 상의 용이성 등을 고려한 가운에 적당히 결정하면 된다. 즉, 반도체 기억 장치 내부에 있어서의 타이밍을 반도체 기억 장치 외부에서 규정되어 있는 타이밍과 정반대로 해도 전혀 지장없다는 것이다. 그래서, 본 실시예에서는 반도체 기억 장치 외부와의 사이에서는 상승/하강의 각 타이밍으로 각각 even 데이터/odd 데이터를 주고받는 데 대해, 반도체 기억 장치 내부에서는 상승/하강의 각 타이밍으로 각각 odd 데이터/even 데이터를 주고받는 것으로서 이야기를 진행시킨다.
종래 예의 메모리 셀 어레이(1O1U, 101L)는 본 실시예에서는 각각 2개의 메모리 셀 어레이(11Ue, 11Uo 및 11Le, 11Lo)로 구성되어 있다. 메모리 셀 어레이(11Ue, 11Uo, 11Le, 11Lo)는 어느 것도 워드선과 비트선 쌍과의 교점에 다수의 메모리 셀이 매트릭스 형상으로 배치된 것이다. 지금 예를 들면 메모리 셀 어레이(11Ue, 11Uo)로부터 판독을 행할 경우, 반도체 기억 장치 외부로부터 공급되는 어드레스 신호에 포함되는 행 어드레스에 따라 X디코더(행 디코더)(12U)가 워드선을 활성화시켜, 동일 어드레스 신호에 포함되는 열 어드레스에 따라 도시하지 않은 Y디코더(열 디코더)가 비트선 쌍을 선택하며, 도시하지 않은 센스 증폭기 및 컬럼 스위치를 통해 선택된 비트선 쌍으로부터 소정의 메모리 셀의 데이터가 판독된다.
메모리 셀 어레이(11Le, 11Lo)의 경우도 마찬가지로, 이 경우에는 X디코더(12U) 대신 X디코더(12L)가 사용된다. 또한, 각 부호 중의 문자 「U」,「L」은 각각 Upper(상부), Lower(하부)를 의미하고 있으며, 이것은 메모리 셀 어레이(11Ue, 11Uo)가 도면 중 위쪽에 배치되며, 메모리 셀 어레이(11Le, 11Lo)가 도면 중 아래쪽에 배치되어 있는 것에 의한다. 또한, 도시한 4개의 메모리 셀 어레이 모두에 대해 동시에 액세스가 이루어지지 않고, 어느 시점에서는 even용 중 어느 한 메모리 셀 어레이와 odd용 중 어느 한 메모리 셀 어레이(즉, 2개의 메모리 셀 어레이)에 대해 액세스가 행해진다.
도시한 바와 같이, 본 실시예에서는 종래 기술에서 설명한 개개의 메모리 셀 어레이에 상당하는 구성이 2개의 메모리 셀 어레이로 분할되어 있다. 분할된 메모리 셀 어레이 중 한쪽이 odd 데이터를 기억하기 위한 odd용 메모리 셀 어레이이고, 다른쪽이 even 데이터를 기억하는 even용 메모리 셀 어레이이다. 또, 본 실시예에서는 버스트 데이터 중에서 가장 먼저 출력되는 비트 0의 데이터를 가능한 한 고속으로 판독할 수 있도록, 비트 0을 포함하는 even용 메모리 셀 어레이를 odd용 메모리 셀 어레이보다도 데이터 증폭기 근방에 배치하도록 구성되어 있다. 또한, 데이터 증폭기는 지연 시간 단축을 위해 입출력 패드(10) 근방에 배치되기 때문에, even용 메모리 셀 어레이는 odd용 메모리 셀 어레이보다도 입출력 패드에 가까운 위치로 배치되어 있다고 말해도 된다.
더욱 상술하면, Upper 측 메모리 셀 어레이는 even용 메모리 셀 어레이(11Ue)와 odd용 메모리 셀 어레이(11Uo)로 분할되고, 메모리 셀 어레이(11Ue)는 메모리 셀 어레이(11Uo)보다도 데이터 증폭기 근방에 배치되어 있다. 마찬가지로 하여, Lower 측 메모리 셀 어레이도 even용 메모리 셀 어레이(11Le)와 odd용 메모리 셀 어레이(11Lo)로 분할되며, 메모리 셀 어레이(11Le)는 메모리 셀 어레이(11Lo)보다도 데이터 증폭기 근방에 배치되어 있다. 또한, 이하에서는, 메모리 셀 어레이(11Ue, 11Uo)로 이루어지는 블록을 「메모리 서브 어레이」라 부르는 경우가 있으며, 메모리 셀 어레이(11Le, 11Lo)로 이루어지는 블록에 대해서도 마찬가지로 메모리 서브 어레이라 칭하는 경우가 있다.
여기서, 1회의 어드레스 액세스에서 사용되는 메모리 셀 어레이는 Upper 측/Lower 측이 동일 블록인 경우와 Upper 측/Lower 측이 다른 블록인 경우의 2가지이다. 전자의 경우는, 종래 기술에서 설명한 것과 마찬가지로, 메모리 셀 어레이(11Ue, 11Uo)로부터 even 데이터, odd 데이터가 각각 동시에 판독되든지 혹은 메모리 셀 어레이(11Le, 11Lo)로부터 각각 even 데이터, odd 데이터가 동시에판독된다. 이 경우, X디코더(12U)로부터 메모리 셀 어레이(11Ue와 11Uo)로 공급되는 행 디코드 신호는 동일해지며, X디코더(12L)로부터 메모리 셀 어레이(11Le와 11Lo)로 공급되는 행 디코드 신호도 또 동일해진다. 견해를 바꾸면, X디코더(12U)로부터는 1개의 행 디코드 신호가 메모리 셀 어레이(11Ue, 11Uo) 쌍방에 공급되고, 또, X디코더(12L)로부터는 1개의 행 디코드 신호가 메모리 셀 어레이(11Le, 11Lo) 쌍방에 공급되게 된다.
이 때문에, 후술하는 셀렉터(19e, 19o)의 동작을 각각 제어하는 선택 신호(U/Le, U/Lo)는 Upper 측/Lower 측을 전환하기 위한 신호가 된다. 예를 들면 16비트분의 데이터를 반도체 기억 장치로부터 판독할 경우에는, 상위 8비트가 우선 Upper 측 메모리 셀 어레이(11Ue, 11Uo)로부터 동시에 판독되고, 그 후에, 하위 8비트가 Lower 측 메모리 셀 어레이(11Le, 11Lo)로부터 동시에 판독되게 된다. 또한, 본 실시예에서는 다른 메모리 서브 어레이로 동시에 액세스할 경우를 생각할 수 있기 때문에, 선택 신호를 Upper 측/Lower 측에서 서로 독립시키고 있다.
이에 대해, 후자의 경우는 2개의 메모리 셀 어레이에 걸쳐 액세스가 이루어지기 때문에, 메모리 셀 어레이(11Ue, 11Lo)로부터 각각 even 데이터, odd 데이터가 동시에 판독되든지 혹은 메모리 셀 어레이(11Le, 11Uo)로부터 각각 even 데이터, odd 데이터가 동시에 판독되게 된다. 이 경우에 각 메모리 셀 어레이로 공급되는 행 디코드 신호는 X디코더(12U)로부터 메모리 셀 어레이(11Ue)로 공급되는 것과 X디코더(12L)로부터 메모리 셀 어레이(11Lo)로 공급되는 것이 동일해진다. 혹은, X디코더(12U)로부터 메모리 셀 어레이(11Uo)로 공급되는 것과 X디코더(12L)로부터 메모리 셀 어레이(11Le)로 공급되는 것이 동일해진다.
따라서, 후자의 경우에 있어서의 선택 신호(U/Le, U/Lo)는 상술한 바와 같은 Upper 측/Lower 측의 단순한 전환 신호는 아니라, 각 메모리 서브 어레이를 구성하고 있는 2개의 메모리 셀 어레이를 액세스 어드레스에 따라서 절단하기 위한 선택 신호가 된다. 예를 들면, 상기와 마찬가지로 16비트분의 데이터를 판독한다고 한 경우, 최초의 8비트가 예를 들면 메모리 셀 어레이(11Ue, 11Lo)로부터 동시에 판독되고, 그리고나서 나머지 8비트가 메모리 셀 어레이(11Uo, 11Le)로부터 동시에 판독된다.
시리얼 패럴렐 변환 회로, 라이트 증폭기, 데이터 증폭기 및 패럴렐 시리얼 변환 회로는 even/odd에서 독립하여 동작할 경우가 있기 때문에, 각각을 even용/odd용으로 분리하고 있다. 즉, 시리얼 패럴렐 변환 회로에 대해서는 even용 시리얼 패럴렐 변환 회로(15Ue)와 odd용 시리얼 패럴렐 변환 회로(15Uo)로 분할됨과 동시에, even용 시리얼 패럴렐 변환 회로(15Le)와 odd용 시리얼 패럴렐 변환 회로(15Lo)로 분할되어 있다. 또, 라이트 증폭기에 대해서는 even용 라이트 증폭기(16Ue)와 odd용 라이트 증폭기(16Uo)로 분할됨과 동시에, even용 라이트 증폭기(16Le)와 odd용 라이트 증폭기(16Lo)로 분할되어 있다. 더욱이, 데이터 증폭기에 대해서도 even용 데이터 증폭기(17Ue)와 odd용 데이터 증폭기(17Uo)로 분할됨과 동시에, even용 데이터 증폭기(17Le)와 odd용 데이터 증폭기(17Lo)로 분할되어 있다. 그리고, 패럴렐 시리얼 변환 회로에 대해서는 even용 패럴렐 시리얼 변환 회로(18Ue)와 odd용 패럴렐 시리얼 변환 회로(18Uo)로 분할됨과 동시에, even용패럴렐 시리얼 변환 회로(18Le)와 odd용 패럴렐 시리얼 변환 회로(18Lo)로 분할되어 있다.
다음으로, 기록계 회로에 대해서 설명한다. 우선, 디멀티플렉서(13)(도면 중 「DEMUX」)는 입출력 패드(1O)를 통해 시리얼로 입력되는 기록 데이터를 기본 클록(CLK)에 따라서 even 데이터 및 odd 데이터(도면 중 「Write_even」 및 「Write_odd」)로 분리한다. 그리고, 전자가 입력된 경우는 이것을 디멀티플렉서(14e)에 공급하고, 후자가 입력된 경우에는 이것을 디멀티플렉서(14o)에 공급한다. 즉, 디멀티플렉서(13)는 반도체 기억 장치 내부의 사양에 합쳐, 각 비트의 even 데이터를 기본 클록(CLK)의 하강으로부터 출력하기 시작하여 다음 하강까지 보존함과 동시에, odd 데이터를 기본 클록(CLK)의 상승로부터 출력하기 시작하여 다음 상승까지 보존한다.
디멀티플렉서(14e)는 선택 신호(U/Le)의 레벨에 따라서, 메모리 셀 어레이(11Ue)에 대한 기록(예를 들면 선택 신호(U/Le)가 "H"레벨)이면 even 데이터를 시리얼 패럴렐 변환 회로(15Ue)에 공급하고, 메모리 셀 어레이(11Le)에 대한 기록(예를 들면 선택 신호(U/L)가 "L"레벨)이면 even 데이터를 시리얼 패럴렐 변환 회로(15Le)에 공급한다. 디멀티플렉서(14o)도 마찬가지로, 선택 신호(U/Lo)의 레벨에 따라서, 메모리 셀 어레이(11Uo)에 대한 기록이면 odd 데이터를 시리얼 패럴렐 변환 회로(15Uo)에 공급하고, 메모리 셀 어레이(11Lo)에 대한 기록이면 odd 데이터를 시리얼 패럴렐 변환 회로(15Lo)에 공급한다.
시리얼 패럴렐 변환 회로(15Ue, 15Le)는 디멀티플렉서(14e)로부터 시리얼로입력되는 4비트의 even 데이터를 패럴렐 데이터로 변환하여 각각 라이트 증폭기(16Ue, 16Le)에 공급한다. 시리얼 패럴렐 변환 회로(15Uo, 15Lo)도 마찬가지로, 디멀티플렉서(140)로부터 입력되는 4비트의 odd 데이터를 패럴렐 데이터로 변환하여 각각 라이트 증폭기(16Uo, 16Lo)에 공급한다.
라이트 증폭기(16Ue, 16Le)는 각각 메모리 셀 어레이(11Ue, 11Le) 상에서 선택된 4비트분의 메모리 셀에 대해, 디멀티플렉서(14e)로부터 시리얼 패럴렐 변환 회로(15Ue, 15Le)를 통해 공급되는 4비트의 패럴랠 데이터를 동시에 기록한다. 라이트 증폭기(16Uo, 16Lo)도 마찬가지로, 메모리 셀 어레이(11Uo, 11Lo) 상에서 선택된 4비트분의 메모리 셀에 대해, 디멀티플렉서(14o)로부터 시리얼 패럴렐 변환 회로(15Uo, 15Lo)를 통해 공급되는 4비트의 패럴렐 데이터를 동시에 기록한다.
다음으로, 판독계 회로에 대해서 설명한다. 우선, 데이터 증폭기(17Ue)는 메모리 셀 어레이(11Ue)로부터 동시에 판독되는 4비트의 even 데이터에 대해서 각각의 레벨을 증폭하여 패럴렐 시리얼 변환 회로(18Ue)로 공급한다. 또, 데이터 증폭기(17Uo)는 메모리 셀 어레이(11Uo)로부터 동시에 판독되는 4비트의 odd 데이터에 대해서 그들 레벨을 증폭하여 패럴렐 시리얼 변환 회로(18Uo)로 공급한다. 데이터 증폭기(17Le, 17Lo)도 마찬가지로, 각각 메모리 셀 어레이(11Le, 11Lo)로부터 동시에 판독되는 even 데이터, odd 데이터의 레벨을 증폭하여 각각 패럴렐 시리얼 변환 회로(18Le, 18Lo)로 공급한다.
여기서, 동일 메모리 서브 어레이로부터 판독을 행할 경우에는, 데이터 증폭기(17Ue, 17Uo)로부터 출력되는 합계 8비트의 패럴렐 데이터 또는 데이터증폭기(17Le, 17Lo)로부터 출력되는 합계 8비트의 패럴렐 데이터가 1회의 버스트 판독 대상이 되는 데이터이다. 한편, 2개의 메모리 서브 어레이에 걸쳐 판독을 행할 경우에는, 데이터 증폭기(17Ue, 17Lo)로부터 출력되는 합계 8비트의 패럴렐 데이터 또는 데이터 증폭기(17Le, 17Uo)로부터 출력되는 합계 8비트의 패럴렐 데이터가 1회의 버스트 판독 대상이 되는 데이터이다.
패럴렐 시리얼 변환 회로(18Ue, 18Uo)는 각각 데이터 증폭기(17Ue, 17Uo)로부터 공급되는 even 데이터, odd 데이터를 시리얼 데이터로 변환하여 각각 셀렉터(19e, 190)에 공급한다. 패럴렐 시리얼 변환 회로(18Le, 18Lo)도 마찬가지로, 각각이 데이터 증폭기(17Le, 17Lo)로부터 공급되는 even 데이터, odd 데이터를 시리얼 데이터로 변환하여 셀렉터(19e, 19o)에 공급한다.
셀렉터(19e)는 선택 신호(U/Le)에 따라서 판독 대상이 메모리 셀 어레이(11Ue, 11Le) 중 어느 하나를 판별하여, 각각의 경우에 대해서 패럴렐 시리얼 변환 회로(18Ue, 18Le)로부터 시리얼로 공급되는 even 데이터를 선택하여 멀티플렉서(20)의 한쪽 입력단에 출력한다. 셀렉터(19o)도 마찬가지로, 선택 신호(U/Lo)에 따라서 판독 대상이 메모리 셀 어레이(11Uo, 11Lo) 중 하나를 판별하여, 각각의 경우에 대해서 패럴렐 시리얼 변환 회로(18U, 18Lo)로부터 시리얼로 공급되는 odd 데이터를 선택하여 멀티플렉서(20)의 다른쪽 입력단에 출력한다.
멀티플렉서(2O)(도면 중 「MUX」)는 반도체 기억 장치 외부 사양에 합쳐, 셀렉터(19e, 19o)로부터 시리얼로 공급되는 even 데이터, odd 데이터(도면 중 「Read_even」,「Read_odd」)를 각각 기본 클록(CLK)의 상승/하강에 동기하여 선택한다. 이로써, even 데이터, odd 데이터가 출력 버퍼(도시 생략)를 개재시켜 입출력 패드(10)로 교대로 출력되게 된다. 그리고, 이 멀티플렉서(20)의 출력은 입출력 패드(10)를 통해 반도체 기억 장치 외부에 출력되게 된다.
또한, 상술한 설명에서는 데이터를 수수하기 위한 입출력 패드 1개분의 구성에 대해서 설명해 왔다. 그러나, 실제의 반도체 기억 장치에서는 입출력 패드가 예를 들면 16개(16DQ) 설치되어 있으며, 16비트의 데이터를 동시에 입출력하는 것이 가능하다. 따라서, 반도체 기억 장치 외부와의 사이에서는 1회의 버스트 동작에 대해, 16×8=128비트분의 데이터를 수수하게 된다.
또, 반도체 기억 장치에는 데이터를 입출력하기 위한 입출력 패드 이외에 어드레스 신호, 반도체 기억 장치 외부에 있어서의 클록 신호인 외부 클록, 제어 신호 등을 입력하기 위한 패드도 당연하지만 설치되어 있지만, 번잡해지기 때문에 도시를 생략하고 있다. 덧붙여 말하면, 기본 클록(CLK)은 외부 클록과 동일해도 되고, 위상 조정하기 위해 외부 클록을 바탕으로 반도체 기억 장치 내부에서 생성해도 된다. 통상은 위상 조정을 행하기 때문에 후자와 같이 하는 경우가 많다.
또, 메모리 서브 어레이의 개수도 도 2에 도시한 바와 같이 2개로 한정되는 것이 아니라, 반도체 기억 장치의 용량에 따른 임의 개수의 메모리 서브 어레이가 설치되게 된다. 따라서, Upper 측만의 메모리 서브 어레이를 사용한 구성이나 Lower 측 메모리 서브 어레이만을 사용한 구성이어도 되며, 그러한 경우에는 디멀티플렉서(14e, 14o) 및 셀렉터(19e, 19o)가 불필요해진다. 덧붙여 말하면, 이 이후의 설명에서는 도 2에 도시한 바와 같은 입출력 패드 1개분, 메모리 서브 어레이2개분에 대응한 구성을 전제로 하여 설명을 행해 간다.
또, 도 2에 도시한 시리얼 패럴렐 변환 회로, 패럴렐 시리얼 변환 회로, 멀티플렉서가 구체적인 구성예와 그들 상세 동작은 반도체 기억 장치의 전체적인 동작을 설명한 후에 상술하게 한다.
또한, 메모리 서브 어레이에 대한 판독/기록에 있어서는, 필요 최소한의 회로만을 동작시키는 제어가 이루어진다. 예를 들면, Upper 측 2개의 메모리 셀 어레이로부터 동시에 판독을 행할 경우에는, Lower 측 판독계 회로를 동작시키지 않도록 하고 있다. 한편, Lower 측 2개의 메모리 셀 어레이로부터 동시에 판독을 행할 경우에는, Upper 측 판독계 회로를 동작시키지 않도록 하고 있다. 한편, UPPer 측/Lower 측으로부터 각각 even 데이터/odd 데이터를 판독할 경우에는, Upper 측 odd 데이터에 관련된 회로와 Lower 측 even 데이터에 관련된 회로는 동작하지 않도록 되어 있으며, Upper 측/Lower 측으로부터 각각 odd 데이터/even 데이터를 판독할 경우도 마찬가지이다.
덧붙여 말하면, 당연하지만 판독의 경우는 기록계 회로는 동작하지 않도록 되어 있다. 또, 이상 서술한 것은 메모리 서브 어레이에 대한 기록의 경우도 완전히 동일하다. 더욱이, 이러한 동작 제어는 반도체 기억 장치 내에 설치된 도시하지 않은 제어 회로가 생성하는 제어 신호에 따라서 이루어진다. 도 2에 도시한 선택 신호(U/Le, U/Lo) 등도 이러한 제어 신호의 일종으로 이 제어 회로에 의해 생성되는 신호이다. 다만, 번잡해지기 때문에 도 2에서는 제어 신호로서 선택 신호(U/Le, U/Lo)만을 도시하고 있다.
[레이아웃 설명]
본 실시예에 의한 반도체 기억 장치에서는 I/O선의 접속 형태에도 특징이 있다. 우선 I/O선의 길이에 착안하면, 종래의 반도체 기억 장치에서는 even 데이터를 수수하기 위한 I/O선의 최대 길이와 odd 데이터를 수수하기 위한 I/O선의 최대 길이는 동일하다. 도 3은 도 1에 도시한 종래 기술에 의한 반도체 기억 장치에 있어서의 메모리 셀 어레이(101U) 및 데이터 증폭기(107U)만을 추출한 것이다. 지금, X디코더(1O2U)가 1회의 어드레스 액세스에 따라 활성화시키는 메모리 셀 어레 상의 영역을 도면 중에 부호(CA)로 도시한 영역인 것으로 한다. 이 경우, 어느 한 입출력 패드(1DQ)를 통해 1회의 버스트에 상당하는 8비트분의 데이터를 동시에 입출력하기 위해서는 8개의 I/O선이 사용되게 된다. 덧붙여 말하면, I/O선은 True/Not의 패어로 되어 있는 경우가 있으며, 이 경우에는 8개의 I/O선이 아니라 8쌍의 I/O선이 된다. 이하에서는 I/O선이 쌍으로 되어 있는 것을 상정하여 이야기를 진행시킨다.
도시한 바와 같이, 이들 8쌍의 I/O선의 길이는 even 데이터, odd 데이터별에 의하지 않고 모든 비트에 대해서 동일하다. 또, 그 최대 길이는 데이터 증폭기(1O7U)가 배치된 위치로부터 메모리 셀 어레이(1O1U)의 상단(데이터 증폭기로부터 보아 최원단)까지의 거리가 되며, 예를 들면 상술한 수치예로 말하면 그 최대 길이는 약 2mm가 된다. 또한, 도 3에서는 판독용 신호선(출력선)만을 도시하고 있지만, 지금 서술한 것은 판독용 신호선(출력선)과 기록용 신호선(입력선)이 분리되어 있는 경우라도, 판독용/기록용으로 I/O선이 공유되어 있는 경우라도 동일하다.
한편, 본 실시예의 반도체 기억 장치에서는 even 데이터의 액세스에 사용되는 I/O선의 길이가 odd 데이터의 액세스에 사용되는 I/0선의 길이보다도 짧게 되어 있다. 도 4는 이 모양을 도시한 도면으로, 도 2에 도시한 Upper 측 메모리 셀 어레이(11Ue, 11Uo)로 이루어지는 메모리 서브 어레이와 이들에 대응하는 데이터 증폭기(17Ue, 17Uo)만을 도시한 것이다. 도시한 바와 같이, X디코더(12U)가 1회의 어드레스 액세스에 따라 활성화시키는 메모리 셀 어레이는 even 측이 부호(CAe)로 도시한 영역이고, odd 측이 부호(CAo)로 도시한 영역이 된다. 이 경우, 1개의 입출력 패드(1DQ)에 대해 1회의 버스트분의 입출력을 행한다. even 측, odd 측 각각 4쌍씩의 I/O선이 사용되게 된다.
그리고, 도시한 바와 같이 메모리 셀 어레이(11Ue)와 메모리 셀 어레이(11Uo)가 접하는 경계선을 A-A'로 했을 때, even 데이터 판독용 I/O선의 최대 길이는 데이터 증폭기(17Ue)가 배치된 위치로부터 경계선 A-A'까지의 연직 방향 거리가 된다. 즉, 상술한 수치예로 말하면 그 최대 길이는 1mm 정도가 된다. 한편, odd 데이터 판독용 I/O선의 최대 길이는 데이터 증폭기(17Uo)가 배치된 위치로부터 메모리 셀 어레이(11Uo)의 상단까지의 거리가 된다. 이것은 종래 기술의 반도체 기억 장치와 동일하며 상술한 수치예로 말하면 약 2mm가 된다. 즉, even 측 I/O선의 길이는 odd 측 I/O선의 길이의 반정도가 된다. 또한, 도 4에 도시한 구성예는 동일 메모리 서브 어레이로부터 even 데이터 및 odd 데이터를 동시에 판독하는 구성에 대해서였지만, I/O선의 최대 길이에 대해서 말하면, 2개의 메모리 서브어레이에 걸쳐 even 데이터 및 odd 데이터를 동시에 판독하는 구성이라도 완전히 동일하다.
다음으로, 도 5는 I/O선의 배치를 도 2나 도 4보다도 약간 상세하게 그린 것으로, 메모리 셀 어레이(11Ue, 11Uo) 구성 중, 데이터 증폭기(17Ue, 17Uo)가 배치되어 있는 부분 근방만을 도시한 것이다. 도면 중, 부호(31, 31, ······ 31,)는 각 메모리 셀 어레이(11Ue, 11Uo)를 더욱 균등하게 세분화한 메모리 셀 플레이트로, 일부의 메모리 셀 플레이트만을 도시하고 있다. 여기서, 반도체 기억 장치의 대용량화에 따라 I/O선이 길어지면, I/O선의 용량 증가에 의해 배선 지연이 증대한다는 문제가 생겨난다. 이러한 배선 지연 증대를 저감시키기 위해, 본 실시예에서는 계층화된 I/O선 구조가 채용되며, I/O선이 로컬 I/O선과 복수의 로컬 I/O가 접속된 글로벌 I/O선으로 구성되도록 되어 있다.
도시한 글로벌 I/O선(GIOe, GIOo)은 각각 even 데이터, odd 데이터를 수수하기 위한 I/O선으로, 각각이 데이터 증폭기(17Ue, 17Uo)에 접속되어 있다. 상술한 설명으로부터 이해되는 바와 같이, 글로벌 I/O선(GIOe)의 길이는 글로벌 I/O선(GIOo)의 길이의 반 정도로 되어 있는 것을 간파할 수 있다. 또, 글로벌 I/O선(GIOe, GIOo)은 어느 것도 서로 평행한 4쌍의 I/O선으로 구성되어 있으며, 예를 들면 글로벌 I/O선 GI/Oe를 구성하는 4쌍의 I/O선은 각각 데이터 증폭기(17Ue)를 구성하는 개개의 데이터 증폭기에 접속되어 있다.
한편, 로컬 I/O선(LIOe, LIOo)은 도시하지 않은 센스 증폭기나 컬러 스위치 등을 통하여 각 메모리 셀 플레이트내의 메모리 셀과 글로벌 I/O 선과의 사이를 접속하는 I/O 선이다. 도시한 예에서는 좌우방향에 인접하는 2개의 메모리 셀 플레이트(31, 31)사이에서 로컬 I/O 선을 공유시키고 있기 때문에, 로컬 I/O 선이 이들 메모리 셀 플레이트에 걸쳐 통하고 있다. 로컬 I/O 선(LIOe, LIOo)은 각각 even 데이터, odd 데이터의 비트수에 대응하는 4쌍의 로컬 I/O 선으로 구성되어 있다. 또한, 예를 들면 로컬 I/O 선(LIOe)을 구성하는 개개의 로컬 I/O 선은 글로벌 I/O 선(GI/Oe)을 구성하는 개개의 글로벌 I/O선에 접속되어 있다. 그리고, 이상과 같은 2개의 메모리 셀 플레이트와 로컬 I/O 선으로 이루어지는 구성이 도면 중의 상하방향, 좌우방향에 각각 복수 배치됨으로써 각 메모리 셀 어레이(11Uo, 11Ue)가 구성되어 있다.
다음에, 도 6은 도 5에 도시한 구성을 더욱 자세히 도시한 것으로, 로컬 I/O 선을 공유하는 2개의 메모리 셀 플레이트만을 메모리 셀 어레이(11Ue, 11Uo)로부터각각 추출하여 도시한 것이다. 각 메모리 셀 플레이트(31)는 예를 들면 512 비트(행)× 256 비트(열)= 128k 비트의 용량을 가지고 있다. 각 메모리 셀 플레이트 (31)에는 하변 근방 및 상변 근방에 각각 센스 증폭기군(41, 42)이 분할 배치되어 있다. 이들 센스 증폭기군이 메모리 셀 플레이트(31)의 상하로 분할하여 배치되어 있는 것은, 메모리 셀 플레이트(31)내의 메모리 셀에 접속되는 디지트선(도시생략)의 피치로 센스 증폭기를 일렬로 배치할 수 없기 때문이다.
메모리 셀 플레이트(31)내의 메모리 셀을 센스하기 위해서는 메모리 셀 플레이트(31)의 열방향의 비트수에 대응한 256개의 센스 증폭기가 필요하게 되기 때문에, 센스 증폭기군(41, 42)에 각각 128개의 센스 증폭기(도면 중의「128 S/A」)를설치하고 있다. 또한, 센스 증폭기군(41, 42)에는 「×」로 나타내는 64개의 센스 증폭기(도면 중의「64 S/A」)가 2쌍 존재하고 있고, 각각의 쌍이 도시를 생략한 컬럼 스위치를 통해 각각의 로컬 I/O 선에 접속된다. 또한, 도시로부터 메모리 셀 플레이트(31)에 대하여 센스 증폭기군(41, 42)이 왼쪽에 도시되어 있지만, 실제로는 메모리 셀 플레이트(31)의 하변 및 상변을 따라서 개개의 센스 증폭기가 등간격으로 배치되어 있다.
다음에, 부호(LIO0 내지 LIO7)는 어느 것이나 로컬 I/O 선으로서 각각 1회의 버스트 동작으로 사용되는 비트(0 내지 7)의 데이터를 수수하기 위한 I/O 선이다. 상술한 바와 같이, 각 로컬 I/O 선은 각각 2개의 메모리 셀 플레이트로 공유되어 있기 때문에, 각 로컬 I/O 선에는 64대의 센스 증폭기가 2쌍 접속되어지게 된다. 바꿔 말하면, 64대×2의 센스 증폭기에서 1개의 로컬 I/O 선을 공유하고 있는 것으로 된다. 또한, 로컬 I/O 선이 반드시 2개의 메모리 셀 플레이트에서 공유되어 있지 않아도 되고, 3개 이상의 메모리 셀 플레이트시이에서 공유되어 있어도 된다.
로컬 I/O 선(LIO0, LIO2)은 메모리 셀 어레이(11Ue) 내의 메모리 셀 플레이트(31)의 하변측을 좌우방향으로 통하고 있고, 마찬가지로 하여, 로컬 I/O 선 (LIO4, LIO6)은 메모리 셀 어레이(11Ue) 내의 메모리 셀 플레이트(31)의 상변측을 좌우방향으로 통하고 있다. 그리고, 가장 고속의 액세스가 요구되는 비트(0)에 대응한 로컬 I/O 선(LIO0)이 데이터 증폭기(17Ue)에 가장 가까운 위치에 배선되어 있다. 이밖에, 로컬 I/O 선(LIO1, LIO3)은 메모리 셀 어레이(11Uo) 내의 메모리 셀 플레이트(31)의 하변측을 통하고 있고, 로컬 I/O 선(LIO5, LIO7)은 동 메모리 셀플레이트(31)의 상변측을 통하고 있다.
그리고, 메모리 셀 어레이(11Ue) 상에서 좌측에 위치하는 메모리 셀 플레이트(31)에서는, 로컬 I/O 선(LIO0, LIO2, LIO4, LIO6)과 글로벌 I/O 선(GIOe)을 구성하는 4쌍의 I/O 선이 서로 교차하고 있다. 마찬가지로, 메모리 셀 어레이(1lUo) 상에서 우측에 위치하는 메모리 셀 플레이트(31)에서는, 로컬 I/O 선(LIO1, LIO3, LIO5, LIO7)과 글로벌 I/O 선(GIOo)을 구성하는 4쌍의 I/O 선이 서로 교차하고 있다. 이와 같이, 도 6에 도시한 레이아웃 구성예에서는, 각 메모리 셀 어레이(11Ue, 11Uo) 상에서 로컬 I/O 선을 공유하는 2개의 메모리 셀 플레이트마다, even측, odd측에서 각각 4쌍의 글로벌 I/O 선이 인출된다. 또한, 예를 들면 even 데이터측에 관해서는 도면 중 좌측에 위치하는 메모리 셀 플레이트측에 글로벌 I/O 선이 배선되고, odd 측에 대해서는 이것과 반대로 도면 중 오른쪽에 위치하는 메모리 셀 플레이트측에 글로벌 I/O 선이 배선된다.
한편, 도 7은 도 6과 마찬가지로 도 5에 도시한 구성을 보다 자세하게 도시한 것으로, 도 6에 도시한 것과는 다른 양태로 글로벌 I/O 선을 배선한 레이아웃 구성예이다. 상기 레이아웃에서는 인접하는 2개의 메모리 셀 플레이트사이에서 로컬 I/O 선을 공유하는 구성으로는 되어 있지 않다. 즉, 도 6에 도시한 레이아웃 에서는 1DQ이 4개의 메모리 셀 플레이트(31)에 대응하고 있는 데 반해, 도 7에 도시한 레이아웃 예에서는 1DQ가 2개의 메모리 셀 플레이트(31)에 대응하고 있다. 그러므로, 메모리 셀 어레이(11Uo) 상의 특정한 메모리 셀 플레이트(31)와, 상기 메모리 셀 플레이트와 좌우방향의 위치를 동일하게 하는 메모리 셀 어레이(1lUe)상의 특정의 메모리 셀 플레이트(31)가 쌍으로 되어 글로벌 I/O 선이 배선되도록 하고 있다.
또한, 도 7의 레이아웃 예에서는, 메모리 셀 어레이(11Ue) 상에 배선된 로컬 I/O 선(LIO0, LIO2, LIO4, LIO6)으로부터 4쌍의 글로벌 I/O 선(도 5에 도시한 글로벌 I/O 선(GIOe)에 상당)이 도면 중 상하방향으로 데이터 증폭기(17Ue/17Uo)까지 인출되어 있다. 마찬가지로 하여, 메모리 셀 어레이(11Uo) 상에 배선된 로컬 I/O 선(LIO1, LI03, LIO5, LIO7)으로부터 4쌍의 글로벌 I/O 선(도 5에 도시한 글로벌 I/O 선(GIOo)에 상당)이 도면 중 상하방향으로 데이터 증폭기(17Ue/17Uo)까지 인출되어 있다.
또한, 도 6이나 도 7에 도시한 레이아웃 이외에도 몇개의 레이아웃을 고려할 수 있지만, 여기서는 상술한 2종류의 레이아웃 구성을 예시한다.
[동작의 설명]
다음에, 상기 구성에 의한 반도체 기억 장치의 전체 동작에 대해서 설명한다.
(1) 판독 동작
① 동일의 메모리 서브어레이로부터 even 데이터, odd 데이터를 판독하는 경우:
우선, 버스트 판독의 대상이 되는 메모리 셀의 선두의 판독 어드레스를 반도체 기억 장치의 외부에서 도시하지 않은 어드레스 단자로 공급한다. 또한, 여기서는 판독 어드레스가 Upper 측의 메모리 서브어레이 상의 메모리 셀군을 지정하고 있는 것을 상정한다. 또한, 여기서는 반도체 기억 장치가 스루 모드로 동작하는경우에 대해서 설명한다. 그리고 판독 어드레스의 공급을 받으면, X 디코더(12U)는 메모리 셀 어레이(11Ue, 11Uo)의 각각에 관해서, 판독 어드레스에 포함된 행 어드레스로 지정되는 워드선을 활성화시킨다(도 4 참조). 이에 따라서, 센스 증폭기는 활성화된 워드선에 접속되어 있는 메모리 셀의 데이터를 감지하고, Y 디코더는 판독 어드레스에 포함된 열 어드레스에 따라서 컬럼 스위치의 온 오프를 제어하여 열 선택을 행한다.
이러한 일련의 동작에 의해서, 판독 어드레스에 대응한 8개의 센스업 출력이 선택되고, even 데이터, odd 데이터가 각각 데이터 증폭기(17Ue, 17 Uo)에 공급된다. 그 때, 메모리 셀로부터의 판독은 메모리 셀 어레이(11Ue, 11Uo) 에 대하여 동시에 개시되지만, even 측, odd 측의 I/O 선의 길이의 상위로부터 even 데이터가 먼저 데이터 증폭기(17Ue)로 공급되고, odd 데이터가 이것에 지연되어 데이터 증폭기(17Uo)로 공급된다. 여기서, 도 5 내지 도 7을 참조하여 상술한 바와 같이, 메모리 셀의 데이터는 센스 증폭기로부터 컬럼 스위치, 로컬 I/O선, 글로벌 I/O 선을 순차로 경유하여 데이터 증폭기까지 전송되어 간다.
예를 들면 도 6의 경우에 설명하면, 메모리 셀 어레이(11Ue) 상에서 좌측에 위치하는 메모리 셀 플레이트(31)로부터는, 비트(0, 2)의 데이터가 센스 증폭기군(41) 및 도시하지 않은 컬럼 스위치를 통하여 각각 로컬 I/O 선(LIO0, LIO2)상에 판독됨과 동시에, 비트(4, 6)의 데이터가 센스 증폭기군(42) 및 도시하지 않은 컬럼 스위치를 통하여 로컬 I/O 선(LIO4, LIO6)상에 판독된다. 그리고, 이들 4개의 로컬 I/O 선상에 판독된 even 데이터는 글로벌 I/O 선(GIOe)을 통하여데이터 증폭기(17Ue)에 공급된다.
한편, 메모리 셀 어레이(1lUo) 상에서 오른쪽에 위치하는 메모리 셀 플레이트(31)로부터는, 비트(1, 3)의 데이터가 센스 증폭기군(41) 및 도시하지 않은 컬럼 스위치를 통하여 로컬 I/O 선(LIO1, LIO3)에 판독됨과 동시에, 비트(5, 7)의 데이터가 센스 증폭기군(42) 및 도시하지않은 컬럼 스위치를 통하여 로컬 I/O 선(LIO5, LIO7)에 판독된다. 그리고, 이들 4개의 로컬 I/O 선상에 판독된 odd 데이터는 글로벌 I/O 선(GIOo)을 통하여 메모리 셀 어레이(11Ue)의 영역을 거쳐 데이터 증폭기(17Uo)에 공급된다. 또한, 도 7의 레이아웃의 경우도 이상과 같은 데이터의 판독 동작에 준한 것으로 된다.
이상과 같이 하여 even 데이터, odd 데이터가 공급되면, 데이터 증폭기(17Ue, 17Uo)는 공급된 데이터의 레벨을 증폭하여 각각 패러렐 시리얼 변환 회로(18Ue, 18Uo)에 출력한다. 패러렐 시리얼 변환 회로(18Ue)는, 공급된 even 데이터 중, 가장 최초에 판독되어야 할 비트(0)의 데이터를 그대로 통과하여 셀렉터에 출력함과 동시에, 4 비트의 even 데이터를 내부로 받아들인다. 이 때 선택 신호(U/Le)는 "H" 레벨로 되어 있기 때문에, 셀렉터는 패러렐 시리얼 변환 회로(18Ue, 18Le) 중 전자의 출력을 선택하고, 비트(0)의 데이터를 멀티플렉서(20)의 한쪽의 입력단에 공급한다. 멀티플렉서(20)는, 반도체 기억 장치 외부의 타이밍에 맞추어, 기본 클록(CLK)이 상승 시점에서 셀렉터로부터 공급되는 비트(0)의 데이터를 입출력 패드(10)를 통하여 반도체 기억 장치의 외부로 출력한다.
이러한 동작과 병행하여, 패러렐 시리얼 변환 회로(18Uo)는 데이터증폭기(17Uo)에서 증폭된 odd 데이터를 내부에 받아들임과 동시에, 그 후에 기본 클록(CLK)이 하강한 시점에서 비트(1)의 데이터를 셀렉터(19o)에 출력한다. 때로는 선택 신호(U/Lo)도 "H" 레벨로 되어 있기 때문에, 셀렉터(19o)는 패러렐 시리얼 변환 회로(18Uo, 18Lo) 중 전자의 출력을 선택하여, 비트(1)의 데이터를 멀티플렉서(20)의 다른쪽의 입력단에 공급한다.
멀티플렉서(20)는 기본 클록(CLK)이 다시 하강한 시점에서 셀렉터(19o)로부터 공급되어 있는 비트(1)의 데이터를 입출력 패드(10)를 통하여 반도체 기억 장치의 외부로 출력한다. 이와 같이, 멀티플렉서(20)가 비트(1)의 데이터를 선택하여 입출력 패드(10)로 출력하는 것은, 비트(0)의 데이터가 통과하여 입출력 패드(10)로 출력된 시점에서 적게 어림하더라도 기본 클록(CLK)의 반주기에 상당하는 시간이 경과한 시점이 된다. 즉, 비트(1)의 데이터는 상기 시점까지 멀티플렉서(20)로 도달하고 있으면 되고, 상술한 바와 같이 odd 데이터가 even 데이터보다도 지연되어 데이터 증폭기에 도달하더라도 문제없다.
이후는, 기본 클록(CLK)의 상승/하강에 동기하여 비트(2)로부터 비트(7)까지의 각 비트가 상기 순으로 반도체 기억 장치 외부로 출력된다. 그 때, 패러렐 시리얼 변환 회로(18Ue)는 기본 클록(CLK)의 하강에 동기하여 자신의 유지 내용을 도면 중의 왼쪽으로부터 오른쪽을 향해 1 비트씩 시프트시키면서, 비트(2, 4, 6)의 데이터를, 순차 셀렉터로 공급한다. 또한, 패러렐 시리얼 변환 회로(18Uo)는 기본 클록(CLK)의 상승에 동기하여 패러렐 시리얼 변환 회로(18Ue)와 마찬가지로 1 비트씩 시프트 동작을 행하면서, 비트(3, 5, 7)의 데이터를 순차 셀렉터(19o)에 공급한다. 한편, 멀티플렉서(20)는 기본 클록(CLK)의 상승/하강으로 셀렉터/셀렉터(19o)의 출력을 교대로 선택하여 입출력 패드(10)로부터 반도체 기억 장치의 외부에 출력하여 간다.
또한, Lower 측의 메모리 서브어레이로부터 판독을 행하는 경우도, 지금 설명한 Upper 측에서의 판독의 경우에 준한 동작이 된다. Upper 측의 메모리 서브어레이로부터의 판독 동작과의 상위점은, 메모리 셀 어레이(11Le, 11Lo)에서 데이터 증폭기(17Le, 17Lo)를 통하여 even 데이터, odd 데이터가 각각 패러렐 시리얼 변환 회로(18Le, 18Lo)에 공급되는 것, 선택 신호(U/Le, U/Lo) 어느 것이나 "L" 레벨이 되기 때문에, 셀렉터(19e, 19o)가 패러렐 시리얼 변환 회로(18Le, 18Lo)의 출력측을 선택하여 이들 회로의 출력을 멀티플렉서(20)로 공급하는 것이다.
② 다른 메모리 서브어레이로부터 even 데이터, odd 데이터를 판독하는 경우:
여기서는, 메모리 셀 어레이(11Ue, 11Lo)로부터 각각 even 데이터, odd 데이터를 동시에 판독하는 경우를 상정하여 설명을 행한다. 이 경우도 동일의 메모리 서브어레이로부터 판독을 행할 때의 동작을 기본으로 한 동작이 된다. 즉, 반도체 기억 장치의 외부로부터 판독하여 선두 어드레스가 공급되면, X 디코더(12U)는 메모리 셀 어레이(11Ue) 내의 워드선을 활성화시키고, 이것과 병행하여 X 디코더(12L)는 메모리 셀 어레이(11Lo) 내의 워드선을 활성화시킨다. 또한, 동일 메모리 서브어레이로부터의 판독시와 마찬가지로, 센스 증폭기에 의한 센스 동작 및 컬럼 스위치에 의한 열 선택 동작이 행하여지고, even 데이터, odd 데이터가 각각 메모리 셀 어레이(11Ue, 11Lo)로부터 판독된다.
데이터 증폭기(17Ue, 17Lo)는 메모리 셀 어레이(11Ue, 11Uo)에서 판독된 even 데이터, odd 데이터의 레벨을 각각 증폭하고 나서 패러렐 시리얼 변환 회로(18Ue, 18Lo)로 공급한다. 패러렐 시리얼 변환 회로(18Ue, 18Lo)는, 공급된 각 4 비트의 패러렐 데이터를 받아들여 상기와 동일하게 셀렉터(19e, 19o)로 시리얼로 출력하여 가지만, 비트(0)에 대해서는 패러렐 시리얼 변환 회로(18Ue)가 셀렉터로 통하여 출력한다. 이 때, 선택 신호(U/Le)는 상기와 같이 "H" 레벨인 데 반해 선택 신호(U/Lo)는 "L" 레벨로 되어 있다.
이 때문에, 셀렉터(19e)는 패러렐 시리얼 변환 회로(18Ue)에서 출력되는 even 데이터를 선택하여 멀티플렉서(20)에 공급하는 데 반해, 셀렉터(19o)는 패러렐 시리얼 변환 회로(18Lo)로부터 출력되는 odd 데이터를 선택하여 멀티플렉서(20)에 공급한다. 멀티플렉서(20)는, 기본 클록(CLK)의 상승/하강에 동기시켜, 셀렉터(19e, 19o)로부터 순차 공급되는 비트(0 내지 7)의 데이터를 상기 순서로 선택하여 입출력 패드(10)로부터 반도체 기억 장치 외부로 출력하여 간다.
또한, 메모리 셀 어레이(11Uo, 11Le)로부터 각각 odd 데이터, even 데이터를 동시에 판독하는 경우에는, 지금 기술한 것과 정확히 반대의 동작이 된다. 즉, 판독 어드레스가 공급되면, X 디코더(12U, 12L)는 각각 메모리 셀 어레이(11Uo, 11Le) 내의 워드선을 활성화시킨다. 그 결과, 이들 메모리 셀 어레이로부터 센스 증폭기, 컬럼 스위치, I/O 선을 통하여 even 데이터, odd 데이터가 각각 판독된다. 데이터 증폭기(17Uo, 17Le)는 판독된 데이터의 레벨을 각각 증폭하여 패러렐 시리얼 변환 회로(18Uo, 18Le)로 각각 공급한다.
패러렐 시리얼 변환 회로(18Uo, 18Le)는 공급된 패러렐 데이터를 받아들여 셀렉터(19o, 19e)로 시리얼로 출력하여 가지만, 비트(0)에 대해서는 패러렐 시리얼 변환 회로(18Le)가 통과하여 출력한다. 그 때, 셀렉터(19e, 19o)는 각각 선택 신호(U/Le, U/Lo)에 따라서 패러렐 시리얼 변환 회로(18Uo, 18Le)의 출력을 선택하여 멀티플렉서(20)로 공급하고, 멀티플렉서(20)가 입출력 패드(10)를 통하여 비트(0)내지 비트(7)까지의 시리얼 데이터를 정상적으로 반도체 기억 장치 외부로 출력한다.
(2) 기록 동작
① 동일의 메모리 서브어레이로 even 데이터, odd 데이터를 기록한 경우:
기록에 대응하여서는, 우선, 반도체 기억 장치의 외부에서 버스트 기록의 대상이 되는 메모리 셀의 선두 어드레스가 어드레스 단자로 공급됨과 동시에, 기록해야 할 8 비트분의 데이터가 기본 클록(CLK)의 상승/하강에 동기하여 입출력 패드(10)로 시리얼로 공급된다. 여기서는, 기록 어드레스가 Upper 측의 메모리 서브어레이측을 지정하고 있는 것을 상정하여 설명한다.
최초는 비트(0)의 기록 데이터가 입출력 패드(10)로 공급되므로, 디멀티플렉서(13)는 비트(0)의 기록 데이터를 기본 클록(CLK)의 하강에 동기하여 디멀티플렉서(14e)로 출력한다. 이 때 선택 신호(U/Le)는 "H" 레벨이기 때문에, 디멀티플렉서(14e)는 비트(0)의 기록 데이터를 시리얼 패러렐 변환 회로(15Ue)에 공급한다. 시리얼 패러렐 변환 회로(15Ue)는 공급된 비트(0)의 기록 데이터를 기본 클록(CLK)의 하강으로 받아들임과 동시에, 자신의 유지 내용을 도면 중 오른쪽에서 왼쪽을향해 1 비트 시프트시킨다.
이후는, 비트(0)에 이어서 비트(1)의 기록 데이터가 입출력 패드(10)로 공급되기 때문에, 디멀티플렉서(13)는 비트(1)의 기록 데이터를 디멀티플렉서(140)로 출력한다. 이 때 선택 신호(U/Lo)는 "H" 레벨이기 때문에, 디멀티플렉서(140)는 비트(1)의 기록 데이터를 시리얼 패러렐 변환 회로(15Uo)에 공급한다. 시리얼 패러렐 변환 회로(15Uo)는 기본 클록(CLK)의 상승으로 비트(1)의 기록 데이터를 받아들여, 비트(0)의 경우와 마찬가지로 1비트분의 시프트 동작을 행한다.
이후도 비트(2 내지 7)의 기록 데이터가 순차 공급되어가므로, 비트(0, 1)에 대해서 설명한 바와 같은 동작을 3회 반복한다. 그 결과, 시리얼 패러렐 변환 회로(15Ue, 15Uo)는 버스트적으로 입력된 기록 데이터 중의 even 데이터, odd 데이터를 각각 출력하게 된다. 그래서, 라이트 증폭기(16Ue, 16Uo)는 4 비트 패러렐의 even 데이터, odd 데이터를 각각 메모리 셀 어레이(11Ue, 11Uo)로 동시에 기록한다.
또한, Lower 측의 메모리 서브어레이로 기록한 경우도, 지금 설명한 Upper 측에 대한 기록의 경우와 마찬가지이다. Upper 측의 메모리 서브어레이에 대한 기록 동작과의 상위점은, 선택 신호(U/Le, U/Lo)의 레벨이 상기와는 정반대가 되기 때문에, 디멀티플렉서(14e, 14o)가 기록 데이터를 각각 시리얼 패러렐 변환 회로(15Le, 15Lo)로 공급하는 것에 있다. 그 결과, 시리얼 패러렐 변환 회로(15Le, 15Lo) 및 라이트 증폭기(16Le, 16Lo)를 통해 메모리 셀 어레이(11Le, 11Lo)에 대하여 기록이 행하여지게 된다.
② 다른 메모리 서브어레이로 even 데이터, odd 데이터를 기록한 경우:
여기서는, 메모리 셀 어레이(11Ue, 11Lo)에 대하여 각각 even 데이터, odd 데이터를 동시에 기록한 것으로 한다. 이 경우의 동작은 동일의 메모리 서브어레이로 기록한 경우의 동작에 준한 것으로 된다. 즉, 기록 데이터가 디멀티플렉서(14e, 14o)에 공급되기까지의 동작은 상술한 경우와 완전히 동일하다. 이후, 디멀티플렉서(14e)는 시리얼로 공급되는 even 데이터를 시리얼 패러렐 변환 회로(15Ue)에 순차 공급하고, 시리얼 패러렐 변환 회로(15Ue)가 even 데이터를 패러렐 데이터로 변환하여, 라이트 증폭기(16Ue)를 통하여 메모리 셀 어레이(11Ue)로 4 비트 동시에 기록을 행한다. 한편, 디멀티플렉서(140)는 공급된 odd 데이터를 시리얼 패러렐 변환 회로(15Lo)로 순차 공급하고, 시리얼 패러렐 변환 회로(15Lo)에서 odd 데이터를 패러렐 데이터로 변환한 후, 라이트 증폭기(16Lo)를 통하여 메모리 셀 어레이(11Lo)로 4 비트 동시에 기록을 행한다.
또한, 메모리 셀 어레이(11Uo, 11Le)에 대하여 각각 odd데이터, even 데이터를 동시에 기록한 경우에는, 지금 기술한 것과는 반대의 동작이 된다. 즉, 디멀티플렉서(14e)는 디멀티플렉서(13)로부터 공급된 even 데이터를 시리얼 패러렐 변환 회로(15Le)로 순차 공급하여 이것을 패러렐 데이터로 변환하고, 라이트 증폭기(16Le)를 통하여 메모리 셀 어레이(11Le)로 4 비트 동시에 기록한다. 한편, 디멀티플렉서(140)는 디멀티플렉서(13)로부터 공급된 odd 데이터를 시리얼 패러렐 변환 회로(15Uo)로 순차 공급하여 이것을 패러렐 데이터로 변환하고, 라이트 증폭기(16Uo)를 통하여 메모리 셀 어레이(1lUo)로 4 비트 동시에 기록한다.
[각 구성 요소의 구체적 구성예]
여기서는 도 2에 도시한 구성 요소의 몇가지에 대해서 구체적인 구성예를 설명한다.
(1) 시리얼 패러렐 변환 회로
도 8에 시리얼 패러렐 변환 회로(15Ue, 15Le)의 구체적인 구성을 도시한다. 또한, 동도에서는 1회의 버스트 기록의 단위가 8 비트의 경우의 구성예를 예시하고 있다. 또한, 이하의 설명에서는 이들 중 시리얼 패러렐 변환 회로(15Ue)를 전제로하여 설명함과 동시에, odd 측의 시리얼 패러렐 변환 회로(15Uo, 15Lo)에 대해서는 even 측의 시리얼 패러렐 변환 회로와의 상위점을 마지막에 설명한다.
시리얼 패러렐 변환 회로(15Ue)는 메모리셀로 기록되어야 할 8 비트의 시리얼 데이터 중, even 데이터만을 패러렐 데이터로 변환하기 때문에, 도시한 바와 같이 4단의 플립플롭(F6, F4, F2, F0)과 4개의 래치(L6, L4, L2, L0)로 구성된다. 이들 플립플롭은 어느 것이나 네거티브 에지 트리거형의 D 플립플롭으로서, 클록 입력 단자에 기본 클록(CLK)의 공급을 받아서, 그의 하강 에지에서 입력 데이터(IN)을 받아들여 후단으로 송출한다.
또한, 도 8에는 도시되지 않았지만, 플립플롭(F6)의 데이터 입력 단자는 도 2에 도시한 디멀티플렉서(14e)의 출력단에 접속되어 있고, 입력 데이터(IN)로서 even 데이터의 공급을 받는다. 또한, 플립플롭(F4, F2, F0)의 데이터 입력 단자는 각각 전단의 플립플롭(F6, F4, F2)의 데이터 출력 단자에 접속되어 있다. 그리고, 각 플립플롭에 대응하는 전단의 플립플롭으로부터의 출력이 입력 데이터(i6, i4,i2, i0)로서 래치(L6, L4, L2, L0)의 입력 단자에 각각 공급된다.
다음에, 래치(L6, L4, L2, L0)는 래치 신호(LAT)가 "H" 레벨로 상승했을 때에 각각의 입력 단자에 공급되어 있는 입력 데이터(i6, i4, i2, i0)를 래치하여, 래치된 데이터를 각각 출력 데이터(0ut6, 0ut4, 0ut2, 0ut0)로서 출력한다. 또한, 이들 4개의 래치의 출력 단자는 각각 도 2에 도시한 라이트 증폭기(16Ue)를 구성하는 개개의 라이트 증폭기의 입력단에 접속되어 있다. 또한, 래치 신호(LAT)는 상술한 제어 회로에 의해서 생성되는 신호로서, 번잡하게 되기 때문에 도 2에서는 굳이 도시하지 않았다.
이상과 같은 구성에 의해서, 도 9의 타이밍챠트에 도시한 바와 같이, 디멀티플렉서(14e)로부터 공급되는 4 비트 시리얼의 even 데이터가 패러렐 데이터로 변환된다. 우선, 입력 데이터(IN)로서 제 1 번째의 비트 데이터인 "data0"가 공급되고, 그 공급 기간 중의 시각(t0)에서 기본 클록(CLK)이 하강하면, 플립플롭(F6)이 "data0"를 받아들인다. 그 결과, 플립플롭(F4) 및 래치(L6)에 대한 입력 데이터(i6)가 "data0"가 된다. 다음에, 입력 데이터(IN)로서 제 2 번째의 비트 데이터인 "data2"가 공급되고, 그의 공급 기간 중의 시각(t1)에서 기본 클록(CLK)이 하강하면, 상기와 같이 하여 입력 데이터(i6)가 "data2"가 된다. 또한, 상기 직전의 입력 데이터(i6)인 "data0"는 플립플롭(F4)에 받아들이고, 이것이 플립플롭(F 2) 및 래치(L4)에 대한 입력 데이터(i4)가 된다.
이후 마찬가지로 새로운 입력 데이터(IN)가 공급되어 기본 클록(CLK)이 하강할 때마다 데이터가 1 비트씩 시프트하여 간다. 즉, 시각(t2)에서는 입력데이터(i6)가 "data4"로 됨과 동시에, 직전의 입력 데이터(i6, i4)가 각각 플립플롭(F4, F2)의 출력으로 되어 입력 데이터(i4, i2)가 "data2", "data0"가 된다. 또한, 시각(t3)에서는 입력 데이터(i6)가 "data6"로 됨과 동시에, 직전의 입력 데이터(i6, i4, i2)가 플립플롭(F4, F2, F0)으로 출력되는 결과, 입력 데이터(i4, i2, i0)가 "data4", "data2", "data0"가 된다. 그리고 시각(t3)에 있어서의 데이터 시프트 동작이 완료한 후에, 시각(t4)에서 래치 신호(LAT)가 상승한다.
그러면, 이 때의 입력 데이터(i6, i4, i2, i0)("data6", "data4", "data2", "data0")가 각각 래치(L6, L4, L2, L0)에 래치되고, 출력 데이터(0ut6, 0ut4, 0ut2, 0ut0)로서 일제히 출력되어진다. 이것에 의해, 4 비트 시리얼로 공급된 even 데이터 "data0", "data2", "data4", "data6"가 패러렐 데이터로 변환되어 라이트 증폭기(16Ue)로 출력된다. 또한, 시각(t5)에서 래치 신호(LAT)는 상승하지만, 래치(L6, L4, L2, L0)의 각 출력은 기록 동작 중에 있어서는 유지된다.
또한, odd 측의 시리얼 패러렐 변환 회로(15Uo, 15Lo)에 대해서는, 플립플롭(F6, F4, F2, F0) 대신에 포지티브 에지 트리거형 D 플립플롭를 사용하여, 기본 클록(CLK)의 상승에 동기시켜 시프트 동작을 행하면 된다.
(2) 패러렐 시리얼 변환 회로
도 2에 도시한 패러렐 시리얼 변환 회로(18Ue, 18Le, 18 Uo, 18Lo)의 구체적인 구성예를 도 10에 도시한다. 도 10에서는 상술한 시리얼 패러렐 변환 회로에 맞추어 1회의 버스트 판독의 단위가 8 비트일 때의 구성으로 하고 있다. 또한, 이하에서는 상기 패러렐 시리얼 변환 회로 중 Upper 측의 패러렐 시리얼 변환회로(18Ue, 18Uo)에 대해서 설명하지만, Lower 측의 패러렐 시리얼 변환 회로도 마찬가지이다. 또한, 도 10에서는 도 2에 도시한 셀렉터(19e, 19o) 및 멀티플렉서(20)가 가지고 있는 기능을 패러렐 시리얼 변환 회로내에 포함하게 하고 있다. 또한, 도 10에서는 도 2에서 도시 생략하고 있는 출력버퍼(0B)를 나타내고 있고, 상기 출력 버퍼(0B)를 통해 even 측, odd 측각각의 패러렐 시리얼 변환 회로의 출력이 출력(DQ)으로서 반도체 기억 장치 외부로 출력되는 것으로 된다.
도면 중, 회로 블록(LS0 내지 LS7)은 전체로 로드 기능 부가 시프트 레지스터를 구성하고 있고, 개개의 회로 블록이 시프트 레지스터의 각 단에 대응하고 있다. 즉, 회로 블록(LS0 내지 LS7)은 메모리 셀 어레이(11Ue, 11Uo)에서 동시에 판독되어지는 8 비트 패러렐인 데이터의 비트(0 내지 7)에 각각 대응하고 있다. 그리고, 회로 블록(LS0, LS2, LS4, LS6)이 even 측의 시프트 레지스터를 구성하고, 회로 블록(LS1, LS3, LS5, LS7)이 odd 측의 시프트 레지스터를 구성하고 있다. 또한, even 측의 회로 블록의 구성은 모두 동일함과 동시에 odd 측의 회로 블록의 구성도 모두 동일이기 때문에, 도 10에서는 even 측, odd 측을 각각 대표하여 회로 블록(LS0, LS1)에 대해서만 내부 구성을 도시하고 있다.
개개의 회로 블록에는, 로드 신호(Load1)가 공급되는 Load1 단자, 로드 신호(Load2)가 공급되는 Load2 단자, 기본 클록(CLK)과 도 2에 도시한 선택 신호(U/Le) 또는 선택 신호(U/Lo)의 논리가 조합된 신호(상세한 것은 후술)가 공급되는 TCLK 단자, 메모리 셀 어레이로부터 판독된 비트 데이터가 공급되는 초기 데이터 입력 단자(Din), 개개의 회로 블록의 출력인 데이터 출력 단자(Dout), 시프트레지스터의 전단에 상당하는 회로 블록으로부터 데이터가 공급되는 시프트 데이터 입력 단자(SRIE)(even 측) 및 SRIO(odd 측)이 설치되어 있다.
또한, Load1 단자, Load2 단자에는 모든 회로 블록에 공통하는 신호가 입력된다. 또한, TCLK 단자에 대해서도, even 측의 회로 블록에는 서로 공통의 신호가 입력됨과 동시에, odd 측의 회로 블록에도 서로 공통의 신호가 입력된다. 무엇보다도, 번잡하게 되기 때문에 도 10에서는 Load1 단자, Load2 단자, TCLK 단자에 각각 공급되는 신호의 도시를 모두 생략하고 있다. 또한, 본 실시예에서는 로드 신호(Load1) 및 로드 신호(Load2)의 타이밍이나 레벨을 제어함으로써 상술한 스루 모드와 래치 모드를 전환하고 있지만, 이것에 대해서는 동작 설명의 란에서 자세하게 기술하기로 한다.
상기 각 단자에 대해서 또한 상술하면, 회로 블록(LS0 내지 LS7)의 초기 데이터 입력 단자(Din)에는, 메모리 셀 어레이(11Ue, 11Uo)에서 동시에 판독된 패러렐 데이터의 비트(0 내지 7)에 대응하는 데이터(RD0 내지 RD7)가 데이터 증폭기(17Ue, 17Uo)를 통하여 공급된다. 다음에, 회로 블록(LS2 내지 LS7)의 데이터 출력 단자(Dout)의 출력은 각각 시프트 레지스터를 구성하는 다음단의 회로 블록의 시프트 데이터 입력 단자(SRIE 또는 SRIO)에 입력된다. 즉, 회로 블록(LS6, LS4, LS2)의 출력은 각각 회로 블록(LS4, LS2, LS0)의 시프트 데이터 입력 단자(SRIE)에 입력되고, 회로 블록(LS7, LS5, LS3)의 출력은 각각 회로 블록(LS5, LS3, LS1)의 시프트 데이터 입력 단자(SRIO)에 입력되어 있다. 또한, 회로 블록(LS6, LS7)에는 시프트 레지스터의 전단에 상당하는 회로 블록이 존재하지 않기 때문에, 이들 회로 블록의 시프트 데이터 입력 단자(SRIE), SRIO)는 접지 전위에 접속되어 고정치 "0"가 입력된 것과 등가인 구성으로 되어 있다.
다음에, TCLK 단자에 공급되는 신호에 대해서 또한 설명한다. 상술한 바와 같이, 도 10에서는 셀렉터(19e, 19o) 및 멀티플렉서(20)의 기능을 패러렐 시리얼 변환 회로에 포함시키고 있다. 따라서, 도 10에서는 도 2에 도시한 바와 같이 신호 경로를 전환하는 것은 아니고, even 측/odd 측의 패러렐 시리얼 변환 회로의 출력(회로 블록(LSO, LS1)의 데이터 출력 단자(Dout))를 공통 접속하고 있다. 또한, 도 10은 Upper 측의 패러렐 시리얼 변환 회로이지만, 도시하지 않은 Lower 측의 패러렐 시리얼 변환 회로도 Upper 측의 패러렐 시리얼 변환 회로와 마찬가지로 출력을 공통 접속하고 있고, 또한 Upper 측/Lower 측의 패러렐 시리얼 변환 회로의 4개의 출력도 공통 접속하고 있다.
그리고, Upper 측의 패러렐 시리얼 변환 회로의 경우, even 측의 각 회로 블록의 TCLK 단자에는 기본 클록(CLK)과 선택 신호(U/Le)(도 2 참조)의 논리적을 갖는 신호가 공급된다. 마찬가지로, odd 측의 회로 블록의 TCLK 단자에는 기본 클록(CLK)과 선택 신호(U/Lo)(도 2 참조)의 논리적을 갖는 신호가 공급된다. Lower 측의 패러렐 시리얼 변환 회로도 Upper 측의 패러렐 시리얼 변환 회로와 거의 같고, 선택 신호(U/Le, U/Lo)의 대신에 각각 선택 신호(U/Le)의 반전 신호, U/Lo의 반전 신호를 사용하게 된다. 이상과 같이 구성하는 이유는, 데이터 RDn(n=0, 1,···, 7)로부터 출력(DQ)까지의 크리티컬 신호 경로상의 게이트 단수를 저감하여 상기 신호 경로를 최단으로 하기 위해서이다.
또한, 여기서는 Upper 측의 패러렐 시리얼 변환 회로를 전제로 하고 있고, Upper 측의 패러렐 시리얼 변환 회로가 동작하는 경우에는 선택 신호(U/Le, U/Lo)가 어느 것이나 "H" 레벨로 되어 있다. 따라서, 도 10에 도시한 Upper 측의 각 회로 블록의 TCLK 단자에는 어느것이나 기본 클록(CLK)이 공급되는 것과 등가가 된다. 따라서, 이후의 설명에 있어서도 도 10에 도시한 각 회로 블록의 TCLK 단자에는 기본 클록(CLK)이 입력되는 것과 같은 형태로 설명을 행하고 있다.
다음에, 회로 블록를 구성하는 개개의 구성 요소에 대해서 설명한다. 여기서, even 측의 회로 블록의 구성과 odd 측의 회로 블록의 구성에는 공통하는 구성 요소가 몇개가 있고, 원래 그들에 동일의 부호를 붙여야 하지만, even 측, odd 측의 각 구성 요소를 구별하기 위해서 구성이 동일의 구성 요소에 대해서도 다른 부호를 붙이고 있다. 즉, 이들에 대해서는 even 측의 구성 요소에 부여한 부호의 말미를 "e"로 하고, odd 측의 구성 요소에 부여한 부호의 말미를 "o"로 하고 있다. 따라서, 부호의 말미만이 "e", "o"로 다를 뿐이면 실제로는 동일의 구성 요소이고, 그렇치 않으면 even 측, odd 측에서 다른 구성 요소이다.
우선, 도면 중의 부호(TG)는 어느 것이나 일반적인 전달 게이트(이하 「TG」로 기재함)를 갖는 TG 회로이고, 이후에 도 11에 도시한 바와 같이, 전달 게이트 만으로 구성되는 것으로 전달 게이트 및 인버터로 구성되는 것이 있다. 이 중, TG 회로(ae, ao, be, bo, ee, fo)는, 제어 단자에 입력되는 제어 신호가 "H" 레벨이면 입출력 단자 사이를 도통 상태로 하고, 동제어 신호가 "L" 레벨이면 입출력 단자간 을 비도통 상태로 한다. 예를 들면, TG 회로(ae)는 로드 신호(Load1)가 "H" 레벨일 때에, 초기 데이터 입력 단자(Din)로 공급되는 데이터(RD0)를 래치(Lae) 및 TG 회로(be)에 공급한다. 한편, TG 회로(ce, co, de, do, go)는 제어 단자가 반전입력이 되어 있고, 지금 기술한 것과는 반대의 동작을 행한다. 예를 들면, TG 회로(ce)는 로드 신호(Load2)가 "L" 레벨일 때에, 시프트 데이터 입력 단자(SRIE)에 공급되는 데이터를 TG 회로(de)의 입력단으로 공급한다.
다음에, 래치(Lae)는 래치 모드시에 필요하게 되는 것으로서, 로드 신호(Load1)가 "H" 레벨일 때에 초기 데이터 입력 단자(Din)에 입력되는 데이터를 TG 회로(ae)를 통하여 래치한다. 또한, 래치(Lae)는 로드 신호(Load1)가 "L" 레벨로 되어 TG 회로(ae)에서 데이터가 공급되지 않게 되었을 때에, 래치한 데이터를 계속해서 TG 회로(be)로 공급한다. 다음에, TG 회로(be)는 TG 회로(ce)와 동시에 일종의 셀렉터를 구성하고 있다. 즉, Load2 신호가 "H" 레벨일 때에는 시프트 레지스터의 각 단으로 데이터를 초기 설정하므로, TG 회로(be)는 래치(Lae)에 래치된 데이터를 TG 회로(de) 경유하여 래치(Lbe)에 공급한다. 한편, Load2 신호가 "L" 레벨일 때에는 시프트 레지스터상에서 1 비트분의 시프트 동작을 행하기 때문에, TG 회로(ce)는 전단의 회로 블록으로부터 입력되는 데이터를 TG 회로(de) 경유하여 래치(Lbe)에 공급한다. 또한, 회로 블록(LS6, LS7)의 경우에는, 시프트 데이터 입력 단자(SRIE 또는 SRIO)가 접지되어 있기 때문에, 이것에 대응하는 "L" 레벨이 항상 TG 회로(ce)의 입력단으로 공급되는 것으로 된다.
다음에, TG 회로(de)는 기본 클록(CLK)이 "L" 레벨일 때에, TG 회로(be) 또는 TG 회로(ce)의 출력을 래치(Lbe)의 입력단에 전달한다. 상기 래치(Lbe)는, 기본 클록(CLK)이 "H" 레벨이 되어도 TG 회로(de)에서 입력된 데이터를 유지 하기 위한 것이다. 또한, 래치(Lbe)는 자신에게 입력된 데이터를 반전시킨 데이터를 인버터(Iae)에 공급하도록 구성되어 있다. 인버터(Iae)는 래치(Lbe)에서 반전된 데이터를 또한 반전시키고 나서 TG 회로(ee)에 공급한다. TG 회로(ee)는, even 데이터를 기본 클록(CLK)의 상승에 맞추어 반도체 기억 장치 외부로 출력하기 위한 것으로, 기본 클록(CLK)의 상승으로부터 그 직후의 하강까지 인버터(Iae)의 출력을 출력 버퍼(OB)에 전달한다.
다음에, odd 측의 회로 블록에 있어서, TG 회로(ao) 내지 인버터(Iao)까지의 각 구성 요소는 even 측의 회로 블록에 있어서의 TG 회로(ae) 내지 인버터(Iae)까지의 각 구성 요소와 동일 역활을 부과하고 있다. 이에 반해 TG 회로(fo)는, 인버터(Iao)를 통하여 공급되는 래치(Lbo)의 데이터를 기본 클록(CLK)의 상승으로부터 다음 하강까지 래치(Lco)에 전달한다. 래치(Lco)는 래치(Lbo)와 동일한 구성이고, TG 회로(fo)로부터 공급되는 데이터를 래치하여 그의 반전 데이터를 인버터(Ibo)에 출력한다. 인버터(Ibo)는 래치(Lco)로부터 공급되는 데이터를 반전시켜 TG 회로(go)의 입력단에 공급한다. TG 회로(go)는, odd 데이터를 기본 클록(CLK)의 하강에 맞추어 반도체 기억 장치 외부로 출력하기 위한 것으로, 기본 클록(CLK)의 하강으로부터 그 직후의 상승까지 인버터(Ibo)의 출력을 출력 버퍼(OB)에 전달한다.
또한, 이상의 설명으로부터 알 수 있듯이, 회로 블록(LS0)내의 TG 회로(ee)와 회로 블록(LS1)내의 TG 회로(go)로 도 2에 도시한 셀렉터, 셀렉터(19o) 및 멀티플렉서(20)를 구성하고 있다. 또한, 회로 블록내의 구성 요소 중, 회로 블록(LS0)의 TG 회로(ee) 및 회로 블록(LS1)의 TG 회로(go)는, 출력 버퍼(OB)와 동시에 입출력 패드(10)(도 2 참조)의 근방에 배치되어 있다. 덧붙여 말하면, 이외의 회로 블록으로부터는 직접 출력(DQ)으로 출력되지 않기 때문에, 그들 회로 블록내의 TG 회로(ee)나 TG 회로(go)가 입출력 패드(10)의 가까이 배치되어 있을 필요는 없다. 이밖에 even 측의 회로 블록에서는 래치(Lbe)에서 논리가 반전되는 외에 인버터(Iae)를 통과하여, odd 측의 회로 블록에서는 인버터(Iao, Ibo)를 통과하는 외에 래치(Lbo, Lco)에서 각각 논리가 반전된다. 이 때문에, 각 회로 블록의 데이터 출력 단자(Dout)에서는, 초기 데이터 입력 단자(Din) 또는 시프트 데이터 입력 단자(SRIE, SRIO)에 공급되는 데이터 그 자체가 출력된다. 즉, 도 10에서는 후술하는 동작 설명을 위해 Node_A, Node_B, Node_D 내지 Node_F, eread, MX, Oread 1, Oread2의 각 노드를 나타내고 있다.
또한, 이상 설명한 이외의 구성으로서, 회로 블록(LS6)으로부터 TG 회로(be, ce)를 제거하고 Node_A와 Node_B를 직결함과 동시에, 회로 블록(LS7)에 대해서도 마찬가지로 TG 회로(bo, co)를 제거하여 TG 회로(ao)의 출력단과 TG 회로(do)의 입력단을 직결하도록 하여도 된다. 이 경우, 회로 블록(LS6, LS7)의 데이터 출력 단자(Dout)에서는 각각 데이터(RD6, RD7)의 값이 출력되기를 계속하게 된다.
다음에, 도 11 및 도 12는 각각 도 10에 도시한 회로 블록(LS0, LS1)의 보다 상세한 구성예를 예시한 것으로서, 도 10에 도시한 것과 같은 구성 요소에 대해서는 동일의 부호를 붙이고 있다. 최초에 도 11에 도시한 회로 블록(LS0)에 대해서설명한다. TC 회로(ae)는 N 채널 및 P 채널의 트랜지스터쌍으로 구성되는 일반적인 전달 게이트 및 자신의 제어 단자에 입력되는 로드 신호(Load1)를 반전시키는 인버터로 구성되어 있다. 그리고, 로드 신호(Load1) 및 그의 반전 신호를 각각 N 채널 트랜지스터, P 채널 트랜지스터의 게이트 단자에 공급한다.
TG 회로(ce, de)도 동일 구성이지만, 이들의 제어 단자는 TG 회로(ae)와는 반대로 반전 입력으로 되어 있기 때문에, TG 회로(ae)의 구성에 있어서의 N 채널 트랜지스터와 P 채널 트랜지스터를 교체하고 있다. 다음에, TG 회로(be, ee)는 각각 TG 회로(ce, de)와 인버터를 공유하고 있기 때문에, TG 회로(ae)의 구성으로부터 인버터를 생략한 구성으로 하고 있다. 이 외에, 래치(Lae, Lbe)는 어느 것이나 2개의 인버터를 세로 접속하여 루프형상으로 구성한 것이다.
다음에, 도 12에 도시한 회로 블록(LS1)이지만, TG 회로(ao), 래치(Lao), TG 회로(bo), TG 회로(co), TG 회로(do), 래치(Lbo)는 어느것이나 도 11에 도시한 회로 블록(LS0)에서 대응하고 있는 구성 요소와 완전히 동일 구성으로 되어 있다. 또한, TG 회로(fo), 래치(Lco)는 각각 도 11에 도시한 TG 회로(ee), 래치(Lbe)의 구성과 동일하다. 또한, TG 회로(go)는 TG 회로(do)와 동일 구성이지만, TG 회로(do)와의 사이에서 인버터를 공유하고 있기 때문에, TG 회로(do)의 구성으로부터 인버터를 생략한 구성으로 하고 있다.
다음에, 상기 구성에 의한 패러렐 시리얼 변환 회로의 상세한 동작에 대해서 설명한다. 여기서는, 최초에 도 13의 타이밍챠트를 참조하여 스루 모드에 있어서의 동작을 설명하고, 이어서, 도 14의 타이밍챠트를 참조하여 래치 모드에 있어서의 동작을 설명한다. 또한, 이하의 설명에서는 데이터(RD0 내지 RD7)의 값이 각각 "D0" 내지 "D7"인 것으로 하고 있다. 또한, 도 13 또는 도 14에 도시한 각 노드의 신호 파형은 회로 블록(LS0 내지 LS7) 중의 회로 블록(LS0) 또는 회로 블록(LS1)내의 노드이다.
① 스루 모드에 있어서의 동작
현재, 도 13에 도시한 시각(t10)에 있어서 로드 신호(Loadl, Load2) 중 어느 것이나 "L" 레벨로 되어 있는 것으로 한다. 우선, 패러렐 시리얼 변환 회로를 구성하고 있는 시프트 레지스터의 각 단에 대하여 메모리 셀 어레이로부터 판독된 8 비트 패러렐의 데이터를 설정한다. 그러므로, 시각(t11)에서 기본 클록(CLK)이 상승 시점에서 로드 신호(Loadl, Load2)를 동시에 "H" 레벨로 한다. 그 결과, 회로 블록(LS0)에서는 TG 회로(ae, be)가 도통 상태가 되고, 데이터(RD0)가 래치(Lae)에 래치됨과 동시에 Node_A에서 TG 회로(be)를 통하여 TC 회로(de)의 입력단에 상당하는 Node_B에도 공급된다.
이 때, 로드 신호(Load2)가 "H" 레벨이 된 것으로 각 회로 블록내의 TG 회로(ce, co)가 비도통 상태가 되고, 시프트 데이터 입력 단자(SRIE 또는 SRIO)와 TG 회로(de 또는 do)와의 사이가 각각 차단된다. 또한, 도 13에서는 시각(t11)의 직후에 데이터(RD0)의 값이 "D0"로 되어 있도록 도시되어 있지만, 반드시 이 시점에서 데이터(RD0)의 값이 확정하는 것으로 한정하지 않는다. 즉, 데이터(RD0)의 값은 로드 신호(Load1, Load2)가 동시에 하강할 때까지 확정하고, 기본 클록(CLK)이 "L" 레벨의 기간중에 래치(Lbe)로 받아들여 TG 회로(ee)의 입력단에 달하고 있으면 된다. 이것은 데이터(RD2, RD4, RD6)에 대해서도 마찬가지이다.그렇지만, 비트(0)에 상당하는 데이터(RD0)의 판독 경로에 대해서만은, 인버터(Iae)의 출력단으로부터 입출력 패드(10) 근방에 배치된 TG 회로(ee)의 입력단까지의 거리가 길며 또한 그 배선 용량도 크기 때문에, 그 만큼 비트(1 내지 7)의 각 데이터의 판독 경로보다도 부하가 무겁게 되어 있다. 따라서, 비트(0)의 데이터를 가능한 한 조속히 확정시켜 두지 않으면, 기본 클록(CLK)의 상승으로 TG 회로(ee)가 도통 상태가 되었을 때에, 비트(0)의 데이터가 때에 맞지 않게 노드(MX)로 출력되지 않는 것과 같은 사태가 될지도 모른다. 이러한 것 때문에, 메모리 셀 어레이로부터 판독되는 비트(0) 데이터는 가능한 한 빠르게 노드 eread까지 전달시킬 필요가 있는 것으로 된다.
다음에, 시각(t12)에서 기본 클록(CLK)이 하강하면, TG 회로(de)가 도통 상태가 되어 Node_B의 데이터가 래치(Lbe)에 래치된다. 래치(Lbe)는 래치된 데이터의 반전 데이터를 인버터(Iae)로 출력하고 인버터(Iae)는 상기 반전 데이터를 또한 반전시키고 나서 TG 회로(ee)의 입력단에 공급한다. 이 결과, 시각(t13)이 되면 노드 eread에 데이터(RD0)의 값 "D0"이 나타나게 된다. 또한, 이상 설명한 동작이 회로 블록(LS2, LS4, LS6)의 내부에서도 마찬가지로 행하여지기 때문에, 이들 회로 블록내의 래치(Lbe)에 각각 데이터(RD2, RD4, RD6)의 값 "D2", "D4", "D6"이 시각(t14)까지 받아들여짐과 동시에, 그들의 값이 개개의 회로 블록의 노드 eread에 출력된다.
다음에, 시각(t14)에서 기본 클록(CLK)이 상승하면, even 측의 회로 블록에서는 TG 회로(de)가 비도통 상태가 되고, 이하에 설명하는 경기 시프트 동작에 기인한 Node_B의 데이터 변화가 래치(Lbe)의 유지 내용에 영향받지 않도록 한다. 여기서 말하는 프리시프트 동작이란 다음과 같은 것이다. 즉, Node_B에 데이터가 옮겨진 시점에서는 아직 래치(Lbe)에 래치되어 있지 않기 때문에, 다음단의 Node_B로 데이터를 옮기기까지의 동작을 편의상 프리시프트 동작이라고 정의하고, 다음단의 래치(Lbe)에 래치시키기까지의 시프트 동작과 구별하는 것으로 한다. 이것은 odd측의 회로 블록에서도 같으며, 다음단의 TG 회로(do)의 입력단에 데이터를 옮기기까지의 동작을 프리시프트 동작이라고 정의하며, 다음단의 래치(Lbo)에 래치시키기까지의 동작을 시프트 동작이라고 정의한다.
또한, 이 때에는 TG 회로(ee)가 도통상태로 되기 때문에, 노드(eread)에 있어서의 데이터(RD0)의 값("D0")이, 출력 버퍼(OB), 입출력 패드(10)를 거쳐서 출력(DQ)으로서 반도체 기억 장치 외부로 출력된다. 또한, 이상의 동작은 회로 블록(LS2, LS4, LS6)의 내부에서도 마찬가지로 행해지기 때문에, 동일한 시각(t14)에서 Node_D, Node_E, Node_F에 각각 데이터(RD2, RD4, RD6)의 값이 출력되게 된다.
또한, 동시각(t14)과 동시 내지 그 직전에 로드 신호(Load1, Load2)를 함께 "L" 레벨로 되돌리는 것으로, 시프트 레지스터상에서 시프트 동작이 가능한 구성으로 바뀐다. 즉, 회로 블록(LS0)에서는 TG 회로(ae)가 비도통 상태로 되어 래치(Lae)가 데이터(RD0)의 값을 보유하게 됨과 동시에, TG 회로(be, ce)가 각각 비도통 상태, 도통 상태로 되기 때문에, 시프트 데이터 입력 단자(SRIE) 및 TG 회로(ce)를 통하여 Node_D의 값("D2")이 회로 블록(LSO)의 Node_B에 공급되며, 프리시프트 동작이 행해진다. 또한, 같은 프리시프트 동작이 회로 블록(LS2, LS4, LS6)에서도 행해지기 때문에, 이들 회로 블록내의 Node_B가 각각 "D4", "D6", 고정치("0")로 된다.
다음에, 시각(t15)에서 기본 클록(CLK)이 하강하면, 예를 들면 회로 블록(LS0)에서는 TG 회로(ce)로부터 Node_B로 출력되고 있는 값("D2")이 TG 회로 (de)를 통하여 래치(Lbe)에 들어감과 동시에, 인버터(Iae)를 통하여 TG 회로(ee)의 입력단인 노드(eread)에도 출력된다. 또한, 상기 시프트 동작은 다른 회로 블록(LS2, LS4, LS6)에서도 마찬가지로 행해지기 때문에, 이들 회로 블록내의 래치(Lae)에 상기 Node_B의 값인 "D4", "D6", 고정치("0")가 들어간다.
그 후의 시각(t16) 이후에서의 동작은 시각(t14 내지 t16)에 있어서의 동작에 준하게 된다. 즉, 시각(t16)에서 기본 클록(CLK)이 상승하면, 회로 블록(LS0)에서는 노드(eread)의 값("D2")이 데이터 출력단자(Dout)로부터 출력되고, 출력 버퍼(OB) 및 입출력 패드(10)를 통하여 출력(DQ)으로서 반도체 기억 장치 외부로 출력된다. 또한, 같은 시각(t16)에서는 회로 블록(LS2, LS4)의 데이터 출력단자(Dout)로부터의 출력에도 변화가 생기며, Node_D, Node_E에서 각각 노드(eread)의 값("D4", "D6")이 출력되게 된다.
또한, 회로 블록(LS0)에서는 전단의 회로블록(LS2)측으로부터 Node_D의 값 ("D4")이 상기 회로 블록(LS0)의 Node_B로 공급되고, 프리시프트 동작이 행해진다. 마찬가지로 하여, 회로 블록(LS2)에서는 전단의 회로 블록(LS4)측에서 Node_E의 값("D6")이 상기 회로 블록(LS2)의 Node_B로 공급되며, 프리시프트 동작이 행해진다. 다음에, 시각(t17)에서 기본 클록(CLK)이 하강하면, 회로 블록(LS0)에서는 Node_B의 값("D4")이 래치(Lbe)로 들어가고 그 반전 데이터가 출력되며, 인버터(Iae)에서 더욱 반전되어 노드(eread)에 공급된다. 또한, 회로 블록(LS2)에서도 같은 시프트 동작에 의해서 Node_B의 값("D6")이 노드(eread)에 얻어진다.
다음에, 시각(t18)에서 기본 클록(CLK)이 상승하면, 회로 블록(LS0)에서는 노드(eread)의 값("D4")이 데이터 출력단자(Dout)로부터 출력되고, 최종적으로 반도체 기억 장치 외부로 출력된다. 또한, 동시각(t18)에서는 회로 블록(LS2)의 데이터 출력단자(Dout)의 출력에도 변화가 생겨 Node_D에서 값("D6")이 출력된다. 또한, 회로 블록(LS0)에서는 회로 블록(LS2)측에서 Node_D의 값("D6")이 Node_B에 공급되어 프리시프트 동작이 행해진다. 다음에, 시각(t19)에서 기본 클록(CLK)이 하강하면, 회로 블록(LS0)에서는 Node_B의 값("D6")이 래치(Lbe)에 들어가고 그 반전 데이터가 출력되며, 인버터(Iae)에서 더욱 반전되어 노드(eread)에 출력된다. 그리고, 시각(t20)에서 기본 클록(CLK)이 상승하면, 회로 블록(LSO)의 데이터 출력단자(Dout)로부터는 노드(eread)의 값("D6")이 출력되어 최종적으로 반도체 기억 장치의 외부로 출력된다.
한편, 상술한 동작은 even측의 회로 블록일 뿐만 아니라 odd측의 회로 블록이라도 대략 동일하게 행해진다. 우선, 시각(t11)에서 로드 신호(Load1, Load2)가 모두 "H" 레벨이 되면, 데이터(RD1, RD3, RD5, RD7)의 값이 각각 회로 블록(LS1, LS3, LS5, LS7)내에 있는 TG 회로(do)의 입력단까지 전달되고, 프리시프트 동작이 행해진다. 이 때 기본 클록(CLK)은 "H" 레벨로 되어 있기 때문에, 그 후에시각(t12)에서 기본 클록(CLK)이 "L" 레벨로 된 시점에서 상기 데이터의 값을 상기회로 블록내에 있는 래치(Lbo)에 들어갈 수 있는 상태로 되어 시프트 동작이 행해진다.
다만, 이 시점에서 데이터(RD1, RD3, RD5, RD7)의 값이 반드시 확정되지 않아도 좋다. 즉, 로드 신호(Load1, Load2)가 모두 "H" 레벨, 또한, 기본 클록(CLK)이 "L" 레벨인 기간중에 래치(Lbo)로 들어가고, 인버터(Iao)를 통하여 TG 회로(fo)의 입력단까지 도달하고 있으면 좋다. 여기서, TG 회로(fo)는 데이터 출력단자(Dout)측이 아닌 데이터 입력 단자(Din)의 가까이 배치되어 있다. 이 때문에, odd측의 회로 블록에서는, 회로 블록(LS0)과는 달리 TG 회로(fo)의 입력단까지의 거리가 특히 길지는 않고, 데이터(RD0)와 같이 타이밍적인 요구가 엄격하지도 않다.
이렇게 하여 시각(t12)에서 기본 클록(CLK)이 하강하면, 예를 들면 회로 블록(LS1)에서는, TG 회로(bo)로부터 출력되고 있는 데이터가 TG 회로(do)를 통하여 래치(Lbo)에 들어감과 동시에, 인버터(Iao)를 통하여 TG 회로(fo)의 입력단에 공급되게 된다. 상기의 결과, 시각(t13)이 되면 데이터(RD1)의 값("D1")이 노드(oread1)에 나타나게 된다. 다음에, 시각(t14)에서 기본 클록(CLK)이 상승하면, 노드(oread1)의 값("D1")이 TG 회로(fo)를 통하여 래치(Lco)에 들어감과 동시에, 그 반전 데이터가 인버터(Ibo)에서 더욱 반전되어 TG 회로(go)의 입력단에 공급된다. 이 결과, 도시한 바와 같이 노드(oread2)의 값이 "D1"로 된다.
그 후, 시각(t15)에서 기본 클록(CLK)이 하강하면 TG 회로(go)가 도통 상태로 되기 때문에, 노드(oread2)의 값("D1")이 노드(MX)상에 송출되고, 출력 버퍼(OB) 및 입출력 패드(10)를 통하여 출력(DQ)으로서 반도체 기억 장치 외부로 출력된다. 또한, 시각(t11 내지 t16)에 있어서의 상술한 동작은 회로 블록(LS3, LS5, LS7)과 마찬가지로 행해지기 때문에, 동시각(t15)에서는 상기 회로 블록의 데이터 출력단자(Dout)로부터 데이터(RD3, RD5, RD7)의 값("D3", "D5", "D7")이 출력되게 된다.
여기서, 앞서의 시각(t14)에서는 로드 신호(Load1, Load2)가 모두 하강하고 있기 때문에, even측의 회로 블록간에서 행해진 바와 같이 odd측의 회로 블록간에서도 1 비트분의 시프트 동작이 행해진다. 즉, 동일 시각(t14)에서 기본 클록(CLK)이 상승하면, 도시하고 있지는 않지만, 예를 들면 회로 블록(LS3)내의 노드(oread2)에는 노드(oread1)의 값("D3")이 나타나게 된다. 그 후의 시각(t15)에서 기본 클록(CLK)이 하강하면, 회로 블록(LS3)의 데이터 출력단자(Dout)에서는 값("D3")이 출력되게 된다. 상기 값("D3")은 회로 블록(LS1)의 시프트 데이터 입력 단자(SRIO), TG 회로(co), TG 회로(do)를 통과하여 래치(Lbo)에 들어가는 동시에, 그 반전 데이터가 인버터(Iao)에서 더욱 반전되어 노드(oread1)의 값으로 된다. 또한, 회로 블록(LS3, LS5, LS7)에서도 같은 동작이 행해지고, 노드(oread1)의 값이 "D5", "D7", 고정치("0")로 된다.
그 후의 시각(t16) 이후에서의 동작은 시각(t12 내지 t16)의 기간내에 있어서의 동작에 준하게 된다. 우선, 시각(t16)에서 기본 클록(CLK)이 상승하면, 회로 블록(LS1)에서는 노드(oread1)의 값("D3")이 TG 회로(fo)를 통하여 래치(Lco)에 들어가고, 인버터(Ibo)를 통하여 노드(oread2)의 값이 "D3"으로 된다. 그 후, 시각(t17)에서 기본 클록(CLK)이 하강하면, 노드(oread2)의 값이 출력 버퍼(OB) 및 입출력 패드(10)를 통하여 출력(DQ)으로서 반도체 기억 장치 외부로 출력된다. 또한, 회로 블록(LS3, LS5)에서도 같은 동작이 이루어지고, 상기 회로 블록의 데이터 출력단자(Dout)에서 각각 값("D5", "D7")이 출력된다.
그리고 동시각(t17)에 있어서, 상기 값("D5", "D7")은 각각 다음단의 회로 블록(LS1, LS3)에 있어서의 시프트 데이터 입력 단자(SRIO)로 공급되어 래치(Lbo)에 들어가고, 인버터(Iao)를 통하여 노드(oread1)까지 전달된다. 다음에, 시각(t18)에서 기본 클록(CLK)이 상승하면, 회로 블록(LS1)에서는 노드(oread1)의 값("D5")이 래치(Lco)에 들어가며, 인버터(Ibo)를 통하여 노드(oread2)의 값도 "D5"로 된다. 그 후에 시각(t19)으로 기본 클록(CLK)이 하강하면, 노드(oread2)의 값("D5")이 최종적으로 출력(DQ)으로서 반도체 기억 장치 외부로 출력된다.
또한, 회로 블록(LS3)에서도 같은 동작으로 되기 때문에, 동일 시각(t19)에서는 그 데이터 출력단자(Dout)로부터 값("D7")이 출력된다. 상기 값("D7")은 다음단의 회로 블록(LS1)의 시프트 데이터 입력 단자(SRIO)에 공급되고, 동일 회로 블록(LS1)의 래치(Lbo)에 들어가며, 인버터(Iao)를 통하여 노드(oread1)에 나타난다. 다음에, 시각(t20)에서 기본 클록(CLK)이 상승하면, 회로 블록(LS1)에서는 노드(oread1)의 값("D7")이 래치(Lco)에 들어가며, 인버터(Ibo)를 통하여 노드(oread2)의 값도 "D7"로 된다. 그 후, 시각(t21)에서 기본 클록(CLK)이 하강하면, 노드(oread2)의 값("D7")이 최종적으로 출력(DQ)으로서 반도체 기억 장치 외부로 출력된다.
이상과 같이 하여, 비트(0)로부터 비트(7)까지의 데이터가 기본 클록(CLK)의 상승, 하강에 동기하여 even, odd 교대로 출력된다. 여기서, 메모리 셀 에레이(11Ue)로부터 판독된 even측의 데이터는 로드 신호(Load1, Load2)가 함께 활성화되고 또한 기본 클록(CLK)이 "L" 레벨의 기간중에, 데이터 증폭기(17Ue), TG 회로(ae), TG 회로(be), TG 회로(de), 래치(Lbe), 인버터(Iae)를 통하여 TG 회로(ee)의 입력단까지 도달한다. 한편, 메모리 셀 에레이(11Uo)로부터 판독된 odd측의 데이터는 even측과 같은 조건일 때에 데이터 증폭기(17Uo), TG 회로(ao), TG 회로(bo), TG 회로(do), 래치(Lbo), 인버터(Iao)를 통하여 TG 회로(fo)의 입력단까지 도달한다.
결국, 비트(0)의 데이터는 기본 클록(CLK)이 시각(t14)에서 상승하는 타이밍까지 입출력 패드(10; 도 2 참조)의 근방에 배치된 TG 회로(ee)의 입력단까지 도달시키지 않으면 안된다. 이로써, 비트(1)의 데이터는 상기 상승 타이밍까지, TG 회로(ee)와 비교하여 데이터 입력단자(Din)의 근방에 배치된 TG 회로(fo)의 입력단까지 도달하고 있으면 좋다. 이렇게 한 판독 경로의 거리의 차이에 기인하여, 스루 모드에서는 비트(0)의 판독에 가장 고속성이 요구되게 된다. 따라서, 상술한 바와 같은 even측의 비트 데이터를 데이터 증폭기 내지 입출력 패드의 근방에 배치된 메모리 셀 에레이로부터 판독하는 것으로, 그 만큼 타이밍 마진을 확보할 수 있게 된다.
② 래치 모드에 있어서의 동작
도 14에서는 도 13에 도시된 신호명 및 시각과 동일한 것에 대해서는 동일한 신호명 및 시각을 붙이고 있다. 또한, 상기 경우에 있어서도 시각(t10)에서는 로드 신호(Load1, Load2)가 모두 "L" 레벨인 것으로 한다.
우선, 시각(t11)에서 기본 클록(CLK)이 상승한 시점에서 로드 신호(Load1)를 상승하여 "H" 레벨로 한다. 이로써, 스루 모드인 부분에서 설명한 것과 마찬가지로, 데이터(RD0 내지 RD7)가 래치(Lae; even 데이터의 경우) 또는 래치(Lao; odd 데이터의 경우)에 들어간다.
이 때 로드 신호(Load2)는 "L" 레벨인 상태로 있기 때문에, 래치(Lae, Lao)에 설정되는 데이터는 TG 회로(de, do)의 입력단에는 전달되지 않는다. 다음에, 시각(t14)에 있어서 기본 클록(CLK)이 상승된 시점에서 로드 신호(Load1)를 하강하여 "L" 레벨로 되돌림과 동시에, 이것과 엇갈리게 로드 신호(Load2)를 상승시킨다. 이로써, 래치(Lae, Lao)가 데이터를 집어넣는 동작을 멈추고 보유 동작에 들어가는 것 외에, 상기 래치가 보유하는 데이터가 TG 회로(de, do)의 입력단으로 공급되는 게 되며, 예를 들면 회로 블록(LS0)에서는 데이터(RD0)의 값("D0")이 Node_B에 나타난다.
그 후의 시각(t15)에서 기본 클록(CLK)이 하강하면, TG 회로(de, do)의 입력단에 공급된 데이터는 각각 래치(Lbe, Lbo)에 들어가고, 인버터(Iae, Iao)를 통하여 TG 회로(ee, fo)의 입력단에 공급된다. 그 결과, 시각(t15a)으로 되면 예를 들면 회로 블록(LS0)에서는 노드(eread)의 값이 "D0"로 되고, 또한, 회로 블록(LS1)에서는 노드(oread1)의 값이 "D1"로 된다. 이 후, 시각(t16)에서 기본 클록(CLK)이 상승하였으면, 로드 신호(Load2)가 하강되어 "L" 레벨로 되돌아간다. 이로써, 이후의 동작은 스루 모드의 경우의 동작과 같게 되며, 도 13에 도시한 시각(t14) 이후에 있어서의 것과 완전히 같은 동작이 행해진다.
이상과 같이, 래치 모드에서는, 우선 로드 신호(Load1)가 유효화 되어 even측, odd측의 데이터가 각각 일단 래치(Lae, Lao)에 들어가고 나서, 로드 신호(Load2)가 유효화 되어 상기 데이터가 래치(Lbe, Lbo)에 전송되고 있다. 그후, 기본 클록(CLK)의 상승에서 even측의 데이터가 출력(DQ)으로서 출력되는 동시에 odd측에서는 래치(Lbo)의 데이터가 또한 래치(Lco)에 전송된다. 그리고, 다음 기본 클록(CLK)의 하강으로, 래치(Lbo)에 보유된 odd측의 데이터가 출력(DQ)으로서 출력된다. 상기 동작을 4회 반복하는 것으로 비트(0)로부터 비트(7)까지의 비트 데이터가 교대로 반도체 기억 장치의 외부로 출력되어 간다.
또한, 래치 모드의 경우, 메모리 셀 에레이에 기억되어 있는 even 데이터, odd 데이터는 각 회로 블록(LS0 내지 LS7)의 데이터 입력 단자(Din) 근방에 배치된 TG 회로(be, bo)의 입력단까지 판독하면 좋다. 이 때문에, 스루 모드에 있어서의 비트(0)의 판독 경로와 비교하여, 래치 모드에 있어서의 비트(0) 내지 비트(7)의 판독 경로는 모두 짧고, 스루 모드의 경우와 같이 최초에 판독되는 비트(0)가 특히 타이밍적으로 엄격함은 물론이다. 또한, TG 회로(de)의 출력단에서 TG 회로(ee)의 입력단까지의 거리는 odd측과 비교하면 길지만, 스루 모드에 있어서의 비트(0)의 판독 경로만큼 길지는 않고, 기본 클록(CLK)의 반주기분의 시간내(예를 들면, 도 14에 도시하는 시각(t14 내지 t15)의 기간내)에서 전송하면 좋기 때문에 타이밍적으로는 충분히 여유가 있다.
(3) 멀티플렉서, 셀렉터
① 제 1 구성예
도 2에 도시한 멀티플렉서(20)의 제 1 구성예를 도 15에 도시한다. 또한, 셀렉터(19e, 19o)도 멀티플렉서(20)와 같은 구성에 의해서 실현 가능하다. 도 15에 있어서, 부호(151)는 기본 클록(CLK)을 반전시키는 인버터이고, 그 입력측이 기본 클록(CLK)의 공급 신호선(이하 「클록 공급선」이라고 한다)과 접속되며, 그 출력측이 전달 게이트인 TG·T1 및 TG·T2와 접속되어 있다.
또한, TG·T1은 P 채널 트랜지스터 및 N 채널 트랜지스터가 도시한 바와 같이 서로 접속된 전달 게이트로서, P 채널 트랜지스터의 게이트 전극이 클록 공급선과 접속되며, N 채널 트랜지스터의 게이트 전극이 인버터(151)의 출력측과 접속되어 있다. TG·T2도 같은 전달 게이트이지만, 이쪽은 N 채널 트랜지스터의 게이트 전극이 클록 공급측과 접속되며, P 채널 트랜지스터의 게이트 전극이 인버터(151)의 출력측과 접속되어 있다.
또한, 멀티플렉서(20)의 경우, TG·T1의 입력측에는 셀렉터(19o)가 출력하는 odd 데이터가 공급되는 데이터선(이하 「odd 데이터선」이라고 한다)과 접속되고, TG·T2의 입력측에는 셀렉터(19e)가 출력하는 even 데이터가 공급되는 데이터선(이하 「even 데이터선」이라고 한다)과 접속되어 있다. 한편, TG·T1 및 TG·T2의 출력측은 모두 인버터(152)의 입력에 접속되어 있다. 상기 인버터(152)의 출력측은 도 2에 도시한 입출력 패드(10)에 접속되어 있으며, TG·T1 또는 TG·T2를 통하여 입력된 데이터를 반전하여 출력한다.
또한, 멀티플렉서(20)의 출력은 입력에 대하여 역상으로 되지만, 도 2에 도시된 바와 같이 even 데이터는 셀렉터(19e), 멀티플렉서(20)를 거쳐서입출력 패드(10)에 출력되기 때문에, 결과적으로 셀렉터(19e)에 입력된 데이터와 동상의 데이터가 입출력 패드(10)에 출력되게 된다. 마찬가지로, odd 데이터도 셀렉터(19o), 멀티플렉서(20)를 거쳐서 입출력 패드(10)에 출력되기 때문에, 셀렉터(19o)에 입력된 것과 동상의 데이터가 입출력 패드(10)에 출력되게 된다.
이상의 구성에 의해서, 공급된 even 데이터 및 odd 데이터중의 어느 하나가 기본 클록(CLK)에 따라서 멀티플렉서(20)로부터 출력된다. 즉, 본 실시예에서는 even 데이터가 우선 even 데이터선으로부터 멀티플렉서(20)로 공급되고, 그 후에 기본 클록(CLK)이 상승하면 TG·T1이 비도통 상태 동시에 TG·T2가 도통 상태로 된다. 이로써, 최초의 even 데이터인 비트(0)의 데이터가 인버터(152)를 통하여 출력된다. 이어서, odd 데이터가 odd 데이터선으로부터 멀티플렉서(20)에 공급되어, 그 후에 기본 클록(CLK)이 하강하면 TG·T1이 도통상태 동시에 TG·T2가 비도통 상태로 된다. 이로써, 최초의 odd 데이터인 비트(1)의 데이터가 인버터(152)를 통하여 출력된다. 그 이후도 기본 클록(CLK)의 상승, 하강으로 even 데이터선측, odd 데이터선측이 교대로 도통 상태로 되고, 순차 입력되는 even 데이터, odd 데이터가 교대로 출력된다.
② 제 2 구성예
멀티플렉서(20) 등의 제 2 구성예를 도 16에 도시한다. 상기 도면에 있어서, 부호(153)는 기본 클록(CLK)을 반전시키는 인버터로서, 입력측이 클록 공급선과 접속되고, 출력측이 NAND 회로(N1)의 한쪽의 입력측과 접속되어 있다. NAND 회로(N1)는 다른쪽의 입력측이 odd 데이터선과 접속되며, 출력측이 NAND 회로(N3)의 한쪽의 입력측에 접속되어 있다. 또한, NAND 회로(N2)은 입력측에 클록 공급선 및 even 데이터선이 접속되어 있고, 출력측이 NAND 회로(N3)의 다른쪽의 입력측에 접속되어 있다. 더욱이, NAND 회로(N3)는 출력측이 인버터(154)의 입력측과 접속되어 있으며, 상기 인버터(154)의 출력측은 도 2에 도시한 입출력 패드(10)와 접속되어 있다.
이상과 같은 구성으로, 우선 even 데이터가 멀티플렉서(20)로 공급되고, 그 공급 개시후에 기본 클록(CLK)이 상승하면, NAND 회로(N2)가 even 데이터를 반전하여 출력하며, NAND 회로(N1)는 odd 데이터의 여하에 관계 없이 "H" 레벨을 출력한다. 이로써, even 데이터선으로부터 공급된 최초의 even 데이터인 비트(0)의 데이터가 NAND 회로(N2), NAND 회로(N3), 인버터(154)를 통하여 출력된다. 이어서, odd 데이터가 멀티플렉서(20)에 공급되고 그 후에 기본 클록(CLK)이 하강하면, NAND 회로(N1)이 odd 데이터를 반전하여 출력하여, NAND 회로(N2)는 even 데이터의 여하에 관계 없이 "H" 레벨을 출력한다. 이로써, odd 데이터선으로부터 공급된 최초의 odd 데이터인 비트(1)의 데이터가 NAND 회로(N1), NAND 회로(N3), 인버터(154)를 통하여 출력된다. 그 이후도 기본 클록(CLK)의 상승, 하강으로 even 데이터선측, odd 데이터선측이 교대로 선택되고, 순차 입력되는 even 데이터, odd 데이터가 교대로 출력된다.
[변형예]
(1) 도 4에서 설명한 바와 같이 메모리 셀을 활성화시킨 경우, 동시에 활성화되는 센스 증폭기의 수는 종래 기술의 경우(도 3을 참조)에 대하여 2배로 된다. 그러나, 지금까지 제품화 되어 온 반도체 기억 장치에 있어서도, 용량이 증가됨에 따라서 동시에 활성화 되는 센스 증폭기수도 증가하고 있다. 따라서, 지금부터 주류가 되는 512 메가비트, 1 기가비트와 같은 대용량의 반도체 기억 장치를 생각한 경우, 동시에 활성화되는 센스 증폭기수가 종래의 2배로 되어도 제품 사양상 거의 문제되지 않는다. 그렇다고 하여도, 소비전류의 저감을 도모하는 것이 바람직한 응용 분야 등도 생각되기 때문에 동시에 활성화시키는 센스 증폭기수를 종래 기술의 경우와 동일하게 하는 것을 고려할 필요가 있다.
도 17는 이러한 경우에 있어서의 반도체 기억 장치의 구성예를 도 4에 준하여 도시한 것이며, 도 4에 도시한 것과 같은 구성 요소에 대해서는 동일한 부호를 붙이고 있다. 도시한 바와 같이, 본 변형예에서는 X 디코더(12U)를 메모리 서브 어레이의 중앙 부근에 배치하고 있다. 그 때문에, X 디코더(12U)를 경계로서 메모리 셀 에레이(11Uo)를 좌우의 메모리 셀 에레이(11UoL, 11UoR)로 분할함과 동시에, 메모리 셀 에레이(11Ue)를 좌우의 메모리 셀 에레이(11UeL, 11UeR)로 분할하고 있다. 더욱이, X 디코더(12U)는 even측, odd측의 메모리 셀 에레이에 있어서 각각 영역(CAeL, CAoR)에 대응하는 도시하지 않는 센스 증폭기만을 활성화시키도록 행 어드레스를 디코드한다.
또한, 본 변형예에 있어서의 I/O선의 배치측은 도 4와 동일하여도 좋다. 또한, 도 17에서는 동일한 메모리 서브 어레이로부터 even 데이터 및 odd 데이터를 판독하는 경우에 대하여 도시하였지만, 2개의 메모리서브 어레이에 걸쳐 even 데이터 및 odd 데이터를 판독하는 경우에도 같다. 예를 들면, Upper측, Lower 측의 메모리 서브 어레이로부터 각각 even 데이터, odd 데이터를 판독하는 경우에는, Upper측의 메모리 서브 어레이로서는 영역(CAeL)에 상당하는 영역만을 활성화시켜, Lower측의 메모리 셀 에레이로서는 영역(CAoR)에 상당하는 영역만을 활성화시키도록 하면 좋다.
(2) 상술한 설명에서는 even 데이터를 odd 데이터보다도 먼저 출력하는 경우를 예로 들어 설명을 하였지만, odd 데이터를 even 데이터보다도 먼저 출력하는 경우 라도 본 발명을 적용하는 것이 가능하다. 그 경우에는, 각 메모리 서브 어레이에 있어서의 odd용 메모리 셀 에레이와 even용 메모리 셀 에레이의 배치를 교체하여, odd용의 메모리 셀 에레이를 데이터 증폭기의 가까이 배치하면 좋다.
(3) 상술한 설명에서는 1회의 버스트(burst)로 입출력되는 비트수를 8 비트라고 하였지만, 8 비트에 한정되지 않고 임의의 비트수이면 좋다.
(4) 상술한 설명에서는 시리얼 패럴렐 변환회로, 라이트 증폭기, 데이터 증폭기, 패럴렐 시리얼 변환회로의 배치 위치를 도 2에 도시한 바와 같은 Y 디코더측(도시 생략)의 영역이 아닌 X 디코더측의 영역으로 하여도 좋다. 그 경우에는, 메모리 서브 어레이를 상하가 아니라 좌우로 분할하고, X 디코더에 가까운 쪽을 even용의 메모리 셀 에레이, X 디코더로부터 먼 쪽을 odd용의 메모리 셀 에레이라고 하면 좋다.
(5) 상술한 설명에서는 기본 클록(CLK)의 상승 및 하강에서 시리얼 데이터를 입출력하는 DDR형의 반도체 기억 장치에의 적용예를 도시하였다. 그러나, 본 발명이 이러한 클록 타이밍으로 데이터를 입출력하는 반도체 기억 장치에 한정되지 않는 것은 물론이다. 예를 들면, 어떤 기본 클록(CLK)의 상승에서 even 데이터를 판독하여 기록하고, 그 다음의 기본 클록(CLK)의 상승에서 odd 데이터를 판독하여 기록하는 것과 같은 SDR(Single Data Rate)형의 반도체 기억 장치에서 본 발명을 적용하여도 좋다.
(6) 상술한 설명에서는 각 메모리 서브 어레이를 2분할 하였지만, 분할수가 반드시 "2"가 아니면 안된다는 것은 아니다. 예를 들면, 각 메모리 서브 어레이를 8분할하여 각 비트 전용의 메모리 셀 에레이 8개로 구성하고, 비트 O 전용의 메모리 셀 에레이를 데이터 증폭기의 가장 가까이 배치하도록 하여도 좋다. 또한, 메모리 서브 어레이를 2분할하는 경우에 있어서도 even, odd를 기준으로서 나누어지지 않으면 안된다는 필연성은 없다. 즉, 최초에 출력해야 할 비트(0)을 데이터 증폭기의 가장 가까이 배치된 메모리 셀 에레이에 기억시키는 것이면, 이외의 비트(1 내지 7)는 어느 한 메모리 셀 에레이에 기억시켜도 된다. 예를 들면, 비트(0 내지 3)를 메모리 셀 에레이(11Ue, 11Le)에 기억시키고, 비트(4 내지 7)를 메모리 셀 에레이(11Uo, 11Lo)에 기억시키는 것 등이 생각된다. 또, 이상과 같이 구성한 경우에는, 각 메모리 셀 에레이에 어떤 비트를 기억시키는지에 의해서, 라이트 증폭기, 데이터 증폭기, 시리얼 패럴랠 변환회로, 패럴렐 변환회로, 셀렉터, 멀티플렉서, 디멀티플렉서 등으로 이루어지는 판독계 및 기록계의 회로를 당업자의 기술 상식에따라서 적절히 재구성하면 좋다.
이상 설명한 바와 같이, 본 발명에서는 반도체 기억 장치를 구성하고 있는 메모리 서브 어레이를 복수의 메모리 셀 에레이로 분할하고, 상기 메모리 셀 에레이로부터 판독되는 복수 비트의 데이터의 각 비트 데이터를 연속하여 외부로 출력한다. 그 때, 청구항 2에 기재된 발명에서는, 최초에 출력해야 할 비트의 데이터를 다른 메모리 셀 어레이보다도 출력수단의 근방에 배치된 제 1 메모리 셀 에레이에 기억시키고 있다. 이 때문에, 버스트로 판독되는 비트 데이터중, 타이밍적인 제약이 가장 엄격한 최초의 비트의 판독 시간을 다른 어떤 비트의 판독 시간보다도 짧게 할 수 있으며, 반도체 기억 장치전체의 고속화를 도모할 수 있다.
또한, 청구항 6에 기재된 발명에서는, 제 1 메모리 셀 에레이로부터 출력수단까지의 제 1 출력선의 길이를 다른 메모리 셀 에레이로부터 출력수단까지의 다른 출력선의 길이보다도 짧게 하고 있다. 이 때문에, 메모리 셀로부터 출력수단까지 데이터를 전송하기 위한 출력선의 부하용량이나 시정수는, 제 1 출력선쪽이 다른 출력선보다도 작고, 그 만큼, 버스트 1번째의 비트를 고속으로 판독할 수 있으며, 타이밍 마진을 확보하는 것이 가능하게 된다. 특히, 대용량품의 반도체 기억 장치가 될수록 출력선도 길어지는 경향에 있기 때문에, 대용량인 반도체 기억 장치 만큼 그 효과는 현저하게 나타난다. 또한, 이들의 발명에 의하면, 종래의 반도체 기억 장치와 비교한 경우에도, 출력수단 등의 주변회로의 구성이 복잡화 되지 않기 때문에, 회로 구성을 대규모화 하지 않고서 반도체 기억 장치의 고속화를 도모할수 있다. 더욱이, 청구항 5에 기재된 발명과 같이, 최초에 외부로 출력해야 할 비트의 데이터가 메모리 셀 에레이로부터 출력단자까지 스루로 전송되는 것과 같은 동작 모드에서는, 최초 에 출력해야 할 비트의 배선이 길기 때문에 특히 유용하다.
또한, 청구항 3에 기재된 발명에서는, 메모리 서브 어레이를 제 1 및 제 2 메모리 셀 에레이로 구성하고, 최초에 출력해야 할 비트의 데이터가 기억된 제 1 메모리 셀 에레이를 우선하여, 상기 2개의 메모리 셀 에레이로부터 각 비트 데이터를 교대로 판독 외부로 연속하여 출력하고 있다. 따라서, 예를 들면 1회의 어드레스 액세스로 비트(0)로부터 비트(7)까지 8 비트 버스트 판독을 행한다고 한 경우, 메모리 서브 어레이가 even 데이터용/odd 데이터용의 메모리 셀 에레이로 분할된다. 그 결과, even 데이터용 메모리 셀 에레이로부터의 판독 시간을 odd 데이터용 메모리 셀 에레이로부터의 판독 시간의 반 정도로 저감시킬 수 있다.
또한, 청구항 7에 기재된 발명에서는, 제 1 출력선 및 다른 출력선을 로컬 출력선 및 글로벌 출력선으로 이루어지는 계층화 된 출력선으로 구성하고, 제 1 출력선을 구성하는 글로벌 출력선의 길이를 다른 출력선을 구성하는 글로벌 출력선의 길이보다도 짧게 하고 있다. 이로써, 계층화된 출력선의 채용으로 배선 지연을 저감시켜지는 효과가 있을 뿐만 아니라, 제 1 출력선의 길이를 짧게 하는 것에 의한 배선 지연의 단축 효과가 있기 때문에, 보다, 한층 더 고속화가 가능해진다.
또한, 청구항 10에 기재된 발명에서는, 동시에 출력하는 비트의 데이터를 글로벌 출력선 전송하기 위한 복수의 로컬 출력선중, 최초에 출력해야 할 비트의 데이터를 전송하기 위한 로컬 출력선이 출력수단의 가장 가까이 배선되어 있다. 이로써, 예를 들면 비트(O)에서 비트(7)까지의 8 비트 버스트 출력을 행하기 위해서, 제 1 메모리 셀 에레이에 짝수 비트째의 데이터를 기억시키고, 다른 메모리 셀 어레이에 홀수 비트째의 데이터를 기억시키는 경우에, 복수개 있는 글로벌 출력선중, 최초로 출력해야 할 비트(0)에 대응한 글로벌 출력선의 길이를 최단으로 하는 것이 가능해져, 고속화를 한층 더 도모할 수 있다.
또한, 청구항 16에 기재된 발명에서는, 각 메모리 셀 에레이의 각각이 서로 독립하여 활성화 되는 복수의 영역으로 분할되어 있고, 복수의 비트 데이터의 판독시는, 상기 복수의 비트 데이터가 기억되어 있는 영역만이 동시에 활성화되어 소정의 비트 데이터 판독된다. 이로써, 각 메모리 셀 에레이를 예를 들면 2개의 영역으로 분할하는 것으로, 메모리 셀 에레이로부터 데이터를 판독하기 위해서 동시에 활성화 되는 센스 증폭기의 수를 반으로 감소할 수 있다. 이로써, 최초에 출력해야 할 비트의 고속 판독을 도모하면서, 반도체 기억 장치 전체의 소비 전류를 저감시킬 수 있다.
그러나, 비록 본 발명의 특징 및 이점이 상술한 상세한 설명에 설명되었을지라도, 이 명세서는 다만 예시적이며, 첨부된 청구항들의 범위내에서 일부 장치에서 변형이 만들어질 수 있다.

Claims (16)

  1. 삭제
  2. 복수의 메모리 셀을 가지는 메모리 서브 어레이로부터 판독된 복수 비트의 데이터를, 소정의 순서로 정렬시켜 연속하여 외부로 출력하는 출력수단을 구비한 반도체 기억 장치에 있어서,
    최초에 출력해야 할 비트의 데이터가 동시에 출력하는 비트의 데이터보다도 단시간에 상기 출력수단에 출력될 수 있도록, 최초에 출력해야 할 비트의 데이터가 기억된 메모리 셀이 배치되어 있고,
    상기 메모리 서브 어레이는 복수의 메모리 셀 에레이로 분할되어 있고,
    상기 복수 비트의 데이터 중, 최초에 출력해야 할 비트의 데이터는 상기 복수의 메모리 셀 에레이 중의 제 1 메모리 셀 어레이에 기억되며,
    상기 제 1 메모리 셀 에레이는 다른 메모리 셀 에레이보다도 상기 출력수단의 근방에 배치되어 있는 반도체 기억 장치.
  3. 제 2 항에 있어서,
    상기 메모리 서브 어레이는 상기 제 1 메모리 셀 에레이 및 제 2 메모리 셀 에레이로 구성되어 있고,
    동시에 판독되는 복수 비트의 데이터는 상기 최초에 출력해야 할 비트의 데이터가 상기 제 1 메모리 셀 에레이에 기억되고, 이하 상기 소정의 순서로 교대로 2개의 메모리 셀 에레이에 기억되며, 판독 시에는 상기 최초에 출력해야 할 비트의 데이터가 기억된 상기 제 1 메모리 셀 에레이를 선두로서, 상기 제 1 메모리 셀 에레이 및 상기 제 2 메모리 셀 에레이로부터 상기 각 비트의 데이터가 교대로 판독되어 외부로 연속하여 출력되는 반도체 기억 장치.
  4. 제 3 항에 있어서,
    상기 제 1 메모리 셀 에레이 및 상기 제 2 메모리 셀 에레이로부터 교대로 판독된 상기 각 비트의 데이터는 클록의 상승 및 하강에 동기하여 교대로 외부로 출력되는 반도체 기억 장치.
  5. 제 3 항에 있어서,
    상기 최초에 출력해야 할 비트의 데이터는 상기 제 1 메모리 셀 에레이로부터 판독되어 상기 출력단자까지 스루(through)로 전송되는 반도체 기억 장치.
  6. 복수의 메모리 셀을 가지는 메모리 서브 어레이로부터 판독된 복수 비트의 데이터를, 소정의 순서로 정렬시켜 연속하여 외부로 출력하는 출력수단을 구비한 반도체 기억 장치에 있어서,
    최초에 출력해야 할 비트의 데이터가 동시에 출력하는 비트의 데이터보다도 단시간에 상기 출력수단에 출력될 수 있도록, 최초에 출력해야 할 비트의 데이터가 기억된 메모리 셀이 배치되어 있고,
    상기 복수 비트의 데이터 중, 최초에 출력해야 할 비트의 데이터를 상기 메모리 서브 어레이로부터 판독하여 상기 출력수단에 전송하기 위한 제 1 출력선의 길이가 동시에 출력하는 다른 비트의 데이터를 상기 출력수단에 전송하기 위한 다른 출력선의 길이보다도 짧은 반도체 기억 장치.
  7. 제 6 항에 있어서,
    상기 제 1 출력선 및 상기 다른 출력선은, 상기 메모리 셀에 기억된 비트의 데이터가 판독되는 로컬 출력선과, 상기 로컬 출력선상에 판독된 비트의 데이터를 상기 출력수단까지 전송하는 글로벌 출력선으로 구성되는 계층화된 출력선으로서, 상기 제 1 출력선을 구성하는 글로벌 출력선의 길이가 상기 다른 출력선을 구성하는 글로벌 출력선의 길이보다도 짧은 반도체 기억 장치.
  8. 제 7 항에 있어서,
    상기 메모리 서브 어레이는 복수의 메모리 셀 에레이로 구성되고, 더욱이 각 메모리 셀 에레이는 복수의 메모리 셀 플레이트로 구성되며, 서로 인접하여 배치된 소정수의 메모리 셀 플레이트를 그룹으로서 각각 상기 로컬 출력선이 설치되고, 상기 글로벌 출력선은 상기 그룹마다의 상기 로컬 출력선으로부터 각각 인출되어 상기 출력수단까지 배선되어 있는 반도체 기억 장치.
  9. 제 7 항에 있어서,
    상기 메모리 서브 어레이는 복수의 메모리 셀 에레이로 구성되고, 더욱이 각 메모리 셀 에레이는 복수의 메모리 셀 플레이트로 구성되며, 각 메모리 셀 플레이트마다 상기 로컬 출력선이 설치되고, 상기 글로벌 출력선은 상기 그룹마다의 상기 로컬 출력선으로부터 각각 인출되어 상기 출력수단까지 배선되어 있는 반도체 기억장치.
  10. 제 6 항에 있어서,
    동시에 출력하는 비트의 데이터를 상기 글로벌 출력선에 전송하기 위한 복수의 로컬 출력선중, 상기 최초에 출력해야 할 비트의 데이터를 전송하기 위한 로컬 출력선이 상기 출력수단의 가장 가까이 배선되어 있는 반도체 기억 장치.
  11. 제 10 항에 있어서,
    상기 메모리 서브 어레이는 복수의 메모리 셀 에레이로 구성되고, 더욱이 각 메모리 셀 에레이는 복수의 메모리 셀 플레이트로 구성되며, 서로 인접하여 배치된 소정수의 메모리 셀 플레이트를 그룹으로서 각각 상기 로컬 출력선이 설치되고, 상기 글로벌 출력선은 상기 그룹마다의 상기 로컬 출력선으로부터 각각 인출되어 상기 출력수단까지 배선되어 있는 반도체 기억 장치.
  12. 제 10 항에 있어서,
    상기 메모리 서브 어레이는 복수의 메모리 셀 에레이로 구성되고, 더욱이 각 메모리 셀 에레이는 복수의 메모리 셀 플레이트로 구성되며, 각 메모리 셀 플레이트마다 상기 로컬 출력선이 설치되고, 상기 글로벌 출력선은 상기 그룹마다의 상기 로컬 출력선으로부터 각각 인출되어 상기 출력수단까지 배선되어 있는 반도체 기억 장치.
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