CN100511470C

CN100511470C - 双倍速动态随机存取存储器的读写方法

Info

Publication number: CN100511470C
Application number: CNB2004100960816A
Authority: CN
Inventors: 徐昌发
Original assignee: ZTE Corp
Current assignee: Jinjiang high and new technology development office
Priority date: 2004-11-29
Filing date: 2004-11-29
Publication date: 2009-07-08
Anticipated expiration: 2024-11-29
Also published as: CN1783332A

Abstract

本发明公开了一种计算机领域中的双倍速动态随机存取存储器的读写方法，包括以下步骤：双倍速动态随机存取存储器进入正常工作模式后，一直判断是否存在需要写入或者读出的数据，需要写入双倍速动态随机存取存储器的数据预先存在一个先入先出缓存器中，在对双倍速动态随机存取存储器进行写操作的过程中，一直判断先入先出缓存器中是否有数据，如果有数据则一直对双倍速动态随机存取存储器进行写操作，如没有数据则判断是否进行读操作；在读出数据过程中类似操作；在双倍速动态随机存取存储器控制器中，把读写突发长度设为一个固定数值。本发明克服了现有技术中使用双倍速动态随机存取存储器效率不高、双倍速动态随机存取存储器控制复杂的问题，能够灵活提高双倍速动态随机存取存储器效率、简化控制。

Description

双倍速动态随机存取存储器的读写方法

技术领域

本发明涉及数据存储领域，具体地说，涉及到一种灵活提高DDRSDRAM存取控制效率的方法。

背景技术

DDR SDRAM(Double-Data-Rate SDRAM，双倍速动态随机存取存储器)是一种高速动态随机存取存储器，目前的容量大小有64Mb，128Mb，256Mb，512Mb和1Gb等序列，其应用范围非常广泛，最常见的是用在个人电脑和网络通讯系统。个人电脑性能的提高需要速度更快、效率更高并且容量更大但是价钱更便宜的存储器。在网络通讯市场，提供更好的性能同样需要更高的数据带宽，这依然需要性能更好的存储器。DDR SDRAM在网络通讯领域最主要的用途是用作包缓存器(网络处理机发送一个包头信息时常常需要在存储器中存储了完整的包)。

DDR SDRAM的双倍速率架构基于可以在一个时钟内传送两个数据，从而使同一时钟周期传送的数据量是SDR SDRAM(Single-Data-RateSDRAM)的两倍，至于寻址与控制信号则与SDR SDRAM相同，可以看出，在同样的地址和命令控制下，DDR SDRAM可以提供更高的数据速率。对DDR SDRAM的单个读或写操作分为两个部分，一边是在控制电路中一个时钟传送2n位宽的数据，另一边是在I/O口两次以半个时钟周期传送n位宽的数据。DDR SDRAM的地址包含三个方面：页(Bank)、行(Row)和列(Column)。

双向数据选通信号(DQS)与双向数据一起传送，用于在接收端获取数据。读操作时由DDR SDRAM发出，写操作时由存储控制器发出。双向数据选通信号在读操作时与数据的沿对齐，写操作时与数据的中点对齐。DDRSDRAM用一对反相的时钟进行操作(CK和CK，CK变高且CK变低时称为CK的正跳沿)。命令(地址和控制信号)在CK的正跳沿锁存。输入数据在双向数据选通信号的正跳沿和负跳沿锁存，输出数据同时参考双向数据选通信号的双沿和CK的双沿。对DDR SDRAM的读和写操作都是突发(Burst)的，从某一位置开始，连续进行一个设定长度的存取。存取从激活(ACTIVE)命令开始，接着是读或写命令。与激活命令同时寄存的地址位用于选择页和行，与读(READ)或写(WRITE)命令同时寄存的地址位用于选择页地址和突发存取的开始列地址。DDR SDRAM的两个命令之间，一般需要有一定的时间间隔，例如从激活命令到读或写命令之间有最短时间要求，即激活到读写的延迟时间(^tRCD)，发送一个激活命令后，需要满足激活到读写的延迟时间才可以发送读或写命令，如图1，不同的DDR SDRAM具有不同的激活到读写的延迟时间。毫无疑问，这些在设计中必须保证的命令间隔时间降低了DDR SDRAM的存取效率。DDR SDRAM提供可配置的突发长度为2，4或8。自动预充电(AUTO PRECHARGE)功能以提供在突发存取结束后自动开始预充电。与SDR SDRAM一样，流水线式、多页结构的DDR SDRAM允许并行操作，从而可以通过隐藏行预充电和激活的时间而提供更高的有效带宽。DDR SDRAM优越的性价比使其获得了越来越广泛的使用，如何获得更高的效率就引起极大的关注。

DDR SDRAM在正常操作之前，必须经过一个初始化过程。下面讲述器件初始化、寄存器定义、命令描述和器件操作的详细信息。

初始化过程如下：上电过程中时钟使能信号(CKE)保持为低，以保证数据和双向数据选通信号输出处于高阻状态，直到被正常工作模式驱动(读操作)，在所有电源和参考电源以及时钟稳定以后，在接收命令之前DDRSDRAM需要200us的时间延迟，一旦200us延迟得到满足，应用DESELECT或NOP(NO OPERATION)命令，并拉高时钟使能信号。NOP命令之后，应用PRECHARGE ALL命令，再之后对扩展模式寄存器用MODEREGISTER SET命令，使能DLL，再对模式寄存器用MODE REGISTERSET命令，复位DLL，并配置操作参数。

DLL复位与其后任何可执行的命令之间需要200个时钟周期，应用PRECHARGE ALL命令，使DDR SDRAM的所有页处于空闲(IDLE)状态。一旦进入空闲状态，必须执行两个自动刷新(AUTO REFRESH)周期。此外，必须对模式寄存器执行MODE REGISTER SET命令，其中复位DLL位无效(即在不复位DLL的情况下配置操作参数)。最后DDR SDRAM进入正常工作模式。

在正常工作模式下对DDR SDRAM进行读写操作，首先需要激活DDRSDRAM的页和行，满足一定的时间后才可以发送读或者写命令对DDRSDRAM进行读、写操作，读、写操作结束以后，可以马上关闭激活的行，也可以选择让这一行保持激活，但是如果要对这一页的另一行进行读、写操作，就必须关闭已经激活的行。这些激活、关闭操作降低了DDR SDRAM的存取效率，然而在实际应用中却常常是不可缺少的。

在一般的设计中，为了灵活对DDR SDRAM进行读、写操作，常常把读、写突发长度设为可配置的，有4个2n位宽的数据时，就把长度设为8，有2个2n位宽的数据时，就把长度设为4，有1个2n位宽的数据时，就把长度设为2。但是频繁的对DDR SDRAM进行配置，会降低DDR SDRAM的存取效率，因为对DDR SDRAM进行配置需要占用时间，而且需要在所有的页和行都处在关闭的时候才可以进行。

把读写突发长度固定设为8可以提高效率，但是这也有很多缺点，并不是一种可以普遍适用的方法，因为DDR SDRAM只能终止读命令，不能终止写命令。所以对DDR SDRAM进行一次写操作，需要预先准备4个2n位宽的数据，如果不足4个2n位宽的数据，那么就必须一直等待才可以把剩余的数据写入DDR SDRAM，这常常是以牺牲反应速度为代价的。另外，我们来看一下把读写突发长度设为8时进行一次读操作的效率。对DDRSDRAM来说，完成一次完整的读操作需要三个命令：激活、读和预充电(PRECHARGE)命令，应该说其中的预充电命令并不是每次都是必需的，如果可以保证下一次读、写数据还在这一页的这一行，那么两次读、写命令之间可以不需要预充电命令，第二次的读、写命令还可以省去激活命令，但在设计中这种情况只能说是很理想的一种情况，只能作为特例，在数据通讯领域的设计中经常碰到的是常常需要读写地址不停地在不同的页、行间转换。

工作在100MHz时，把读写突发长度设为8的完整的读操作时序图如图2所示，通常，DDR SDRAM工作在100MHz时，激活命令到读命令最少需要两个时钟周期，读命令到数据出现在总线上的时间最少为两个时钟周期(CL＝2)，预充电命令需要两个时钟周期，所以读操作的示意图如图2。图2中CMD为COMMAND，ACT为ACTIVE，PRE为PRECHARGE，NOP为NO OPERATION的缩写，DQ是数据。

从图2中可以计算出，读操作的效率为：4/(4+5)＝44.44％，上式中的4是指读出的4个2n位宽的数据，相当于图2的D1～D8占用的4个时钟周期。

另外，在设计中通过隐藏行预充电和激活的时间也可以提供更高的有效带宽，这种方法在对DDR SDRAM的一个页中的一个行发出读或写命令后，马上激活另一个页的某一行，这样在一些情况下可以节省一个激活命令的时间从而提高读写效率，但是这增加了设计的复杂度和难度，因为DDRSDRAM提供的命令接口、数据接口和地址接口是唯一的，因此同时激活不同的页和行需要在时序上严格控制，否则将引起在数据总线上的冲突，这是我们不愿意看到的。另一个方面，这也对数据在不同页间的存储策略提出了更高的要求，并且加大了在验证上的难度。目前验证在ASIC和FPGA设计中所占用的时间越来越长，再人为的加大验证的难度应该不是一种可取的方法。

从上面对目前DDR SDRAM的现状和在效率上的提高方法上看，虽然DDR SDRAM具有很高的性价比，但在使用上还比较复杂，通常的提高效率的方法也具有很大的局限性，并不具有普遍性。而在数据通讯领域，更高的效率意味着更好的性能，因此，简单灵活地提高DDR SDRAM的效率一直是DDR SDRAM使用上的核心问题。

发明内容

本发明所要解决的技术问题是克服现有技术中使用DDR SDRAM效率不高、DDR SDRAM控制复杂的问题，以期提出一种灵活提高DDR SDRAM效率、简化控制的双倍速动态随机存取存储器的读写方法。

本发明提供的双倍速动态随机存取存储器的读写方法，包括以下步骤：

(1)DDR SDRAM进入正常工作模式后，一直判断是否存在需要写入或者读出的数据，如果是写入数据，则转步骤(2)，如果是读出数据，则转步骤(3)；

(2)需要写入DDR SDRAM的数据预先存在一个FIFO(First_inFirst_out)中，在对DDR SDRAM进行写操作的过程中，一直判断FIFO中是否有数据，如果有数据则一直对DDR SDRAM进行写操作，如没有数据则判断是否进行读操作；

(3)在对DDR SDRAM进行读操作的过程中，一直判断DDR SDRAM中是否有数据，如果有数据则一直对DDR SDRAM进行读操作，如没有数据则判断是否进行写操作；

其特征在于，在DDR SDRAM控制器中，把读写突发长度设为一个固定数值，当工作在DDR SDRAM的同一页同一行时，根据实际设计连续发送读、写命令。

所述固定数值为2。

在实际中，为了平衡读、写操作，使读、写操作在理论上各占用一半的时间，可以对连续进行读操作或者写操作的次数进行限制。

写入数据过程具体包括以下步骤：

(1)需要写入DDR SDRAM的数据预先存在一个FIFO中，当有数据时，向DDR SDRAM控制模块发出写请求；

(2)当DDR SDRAM控制模块接收到FIFO的写请求，向DDR SDRAM发出激活命令和页地址以及行地址，激活DDR SDRAM相应的页和行；

(3)经过DDR SDRAM本身需要的激活命令到读写命令的延迟时间后向DDR SDRAM发出写命令以及列地址；

(4)FIFO中已经不存在数据或者达到设定的连续写操作最大次数或者在一个行中的列地址达到最大值，向DDR SDRAM发出空操作命令，使DDRSDRAM跳出写操作；

(5)向DDR SDRAM发出预充电命令，关闭写操作打开的页和行。

读出数据过程具体包括以下步骤：

(1)判断DDR SDRAM是否存在数据，没有数据则不进行读操作，有数据则转入相应的读操作命令；

(2)向DDR SDRAM发出激活命令和页地址以及行地址，激活DDRSDRAM相应的页和行；

(3)经过DDR SDRAM本身需要的激活到读写的延迟时间后向DDRSDRAM发出读命令以及列地址；

(4)DDR SDRAM中已经不存在数据或者达到设定的连续读操作最大次数或者在一个行中的列地址达到最大值，向DDR SDRAM发出空操作命令，使DDR SDRAM跳出读操作；

(5)向DDR SDRAM发出预充电命令，关闭读操作打开的页和行。

本发明所述方法中，对DDR SDRAM连续进行读操作或者连续进行写操作，这样可以节省激活和预充电命令，与现有技术相比，本发明使得对DDRSDRAM的控制更加简单而灵活，存储效率更高，把连续读写命令的次数调整为64，那么DDR SDRAM的效率最高可以达到92.75％，而且没有增加额外的成本。

附图说明

图1是激活和激活命令以及读/写命令的时间间隔关系。

图2是读写突发长度为8的完整读操作时序图。

图3是本发明所述方法流程示意图。

图4是读写突发长度为2，连续发送5个读命令的时序图。

具体实施方式

下面结合附图，对本发明做进一步的详细描述。

本发明所述灵活提高DDR SDRAM效率的读写方法如下：

核心方法是：在DDR SDRAM控制器中，把读写突发长度固定设为2，当工作在DDR SDRAM的同一页同一行时，根据实际设计连续发送读、写命令，节省激活和预充电命令时间，从而提高DDR SDRAM的存储效率。

为了实现能够连续发送读、写命令，需要在DDR SDRAM进入正常工作模式后一直判断是否存在需要写入或者读出的数据。需要写入DDRSDRAM的数据预先存在一个FIFO(First_in First_out)中，在对DDRSDRAM进行写操作的过程中，一直判断FIFO中是否有数据，如果有数据则一直对DDR SDRAM进行写操作，如没有数据则判断是否进行读操作；在对DDR SDRAM进行读操作的过程中，一直判断DDR SDRAM中是否有数据，如果有数据则一直对DDR SDRAM进行读操作，如没有数据则判断是否进行写操作。在实际中，为了平衡读、写操作，使读、写操作在理论上各占用一半的时间，可以对连续进行读操作或者写操作的次数进行限制。比如设定连续写操作的最大次数为64，那么当对DDR SDRAM连续进行了64次写操作以后，即使FIFO中还存在有数据，也不再进行写操作，而去判断DDR SDRAM是否需要进行读操作。当对DDR SDRAM进行了64次读操作后，即使DDR SDRAM中还存在有数据，也不再进行读操作，而去判断DDR SDRAM是否需要进行写操作。完整的读写控制操作如图3所示。

本方法中，对DDR SDRAM连续进行读操作或者连续进行写操作，这样可以节省激活和预充电命令，图4是读写突发长度为2，连续发送5个读命令的时序图，从ACT命令到最后的数据D10出来组成一个完整的读操作。DDR SDRAM的效率计算为：5/(5+5)＝50％。这里并不能体现出算法的优势，但连续的读命令次数达到32次时，DDR SDRAM的效率就为：32/(32+5)＝86.49％，这个效率已经是读写突发长度为8的效率的两倍。如果把连续读命令的次数调整为64，那么DDR SDRAM的效率就为92.75％。更重要的是，这种方法克服了把读写突发长度设为8的一些缺点，降低了DDR SDRAM控制的难度，读写突发长度为8时，需要有4个2n位宽的数据才可以对DDR SDRAM进行写操作，现在这种方法只要有一个2n位宽的数据，就可以对DDR SDRAM进行写操作，减少了等待数据的时间。

图1是激活和激活命令以及读/写命令的时间间隔关系。ACT是ACTIVE的缩写，NOP是NO OPERATION的缩写，RD/WR是READ/WRITE的缩写。不同器件的激活到读写的延迟时间可能不一样。在实际使用中，把这个时间换算成时钟周期的整数倍。假设这个时钟间隔为20ns，那么当DDRSDRAM在100MHz时钟(时钟周期为10ns)下工作时，就是2个时钟周期，当DDR SDRAM在133MHz时钟(时钟周期为7.5ns)下工作时，为2.7个时钟周期，使用时实际用3个时钟周期。

图2是读写突发长度为8的完整读操作时序图。ACT是ACTIVE的缩写，NOP是NOOPERATION的缩写，PRE是PRECHARGE的缩写，D1到D8是读出的数据。设置突发长度为8时，一个读命令一次连续读出8个数据，在每一个时钟周期都送出两个数据。

图3是完整的读写操作示意图。在初始化时设置读写突发长度为2，在接收读写请求这个阶段需要判断DDR SDRAM是否需要进行刷新，因为DDR SDRAM本身有一个器件刷新时间间隔，如果需要进行刷新，就发出自刷新命令，否则如果接收到读或写请求，就发出激活命令激活相应的页和行，开始对DDR SDRAM进行读写操作，在读操作的时候，连续向DDRSDRAM发出读命令，一直到DDR SDRAM中已经不存在数据或者达到设定的连续读操作最大次数或者在一个行中的列地址达到最大值，向DDRSDRAM发出空操作命令，使DDR SDRAM跳出读操作，然后关闭相应的页和行，在写操作的时候，连续向DDR SDRAM发出写命令，一直到没有数据写入或者达到设定的连续写操作最大次数或者在一个行中的列地址达到最大值，向DDR SDRAM发出空操作命令，使DDR SDRAM跳出写操作，然后关闭相应的页和行。在关闭页和行后，完成一次完整的读操作或者写操作。

图4是读写突发长度为2，连续发送5个读命令的时序图。ACT是ACTIVE的缩写，NOP是NOOPERATION的缩写，PRE是PRECHARGE的缩写，D1到D10是读出的数据。连续发送5个读命令，所以DDR SDRAM在5个时钟周期内一共送出10个数据。

Claims

1、一种双倍速动态随机存取存储器的读写方法，包括以下步骤：

(1)双倍速动态随机存取存储器进入正常工作模式后，一直判断是否存在需要写入或者读出的数据，如果是写入数据，则转步骤(2)，如果是读出数据，则转步骤(3)；

(2)需要写入双倍速动态随机存取存储器的数据预先存在一个先入先出缓存器中，在对双倍速动态随机存取存储器进行写操作的过程中，一直判断先入先出缓存器中是否有数据，如果有数据则一直对双倍速动态随机存取存储器进行写操作，如没有数据则判断是否进行读操作；

(3)在对双倍速动态随机存取存储器进行读操作的过程中，一直判断双倍速动态随机存取存储器中是否有数据，如果有数据则一直对双倍速动态随机存取存储器进行读操作，如没有数据则判断是否进行写操作；

其特征在于，在双倍速动态随机存取存储器控制器中，把读写突发长度设为一个固定数值，当工作在双倍速动态随机存取存储器的同一页同一行时，根据实际设计连续发送读、写命令。

2、根据权利要求1所述的双倍速动态随机存取存储器的读写方法，其特征在于，所述固定数值为2。

3、根据权利要求1或2所述的双倍速动态随机存取存储器的读写方法，其特征在于，对连续进行读操作或者写操作的次数进行限制。

4、根据权利要求1或2所述的双倍速动态随机存取存储器的读写方法，其特征在于，写入数据过程具体包括以下步骤：

(1)需要写入双倍速动态随机存取存储器的数据预先存在一个先入先出缓存器中，当有数据时，向双倍速动态随机存取存储器控制模块发出写请求；

(2)当双倍速动态随机存取存储器控制模块接收到先入先出缓存器的写请求，向双倍速动态随机存取存储器发出激活命令和页地址以及行地址，激活双倍速动态随机存取存储器相应的页和行；

(3)经过双倍速动态随机存取存储器本身需要的激活命令到读写命令的延迟时间后向双倍速动态随机存取存储器发出写命令以及列地址；

(4)先入先出缓存器中已经不存在数据或者达到设定的连续写操作最大次数或者在一个行中的列地址达到最大值，向双倍速动态随机存取存储器发出空操作命令，使双倍速动态随机存取存储器跳出写操作；

(5)向双倍速动态随机存取存储器发出预充电命令，关闭写操作打开的页和行。

5、根据权利要求1或2所述的双倍速动态随机存取存储器的读写方法，其特征在于，读出数据过程具体包括以下步骤：

(1)判断双倍速动态随机存取存储器是否存在数据，没有数据则不进行读操作，有数据则转入相应的读操作命令；

(2)向双倍速动态随机存取存储器发出激活命令和页地址以及行地址，激活双倍速动态随机存取存储器相应的页和行；

(3)经过双倍速动态随机存取存储器本身需要的激活到读写的延迟时间后向双倍速动态随机存取存储器发出读命令以及列地址；

(4)双倍速动态随机存取存储器中已经不存在数据或者达到设定的连续读操作最大次数或者在一个行中的列地址达到最大值，向双倍速动态随机存取存储器发出空操作命令，使双倍速动态随机存取存储器跳出读操作；

(5)向双倍速动态随机存取存储器发出预充电命令，关闭读操作打开的页和行。