CN104461956B - 访问同步动态随机访问存储器的方法、装置及系统 - Google Patents

Abstract

本发明实施例提供一种访问同步动态随机访问存储器的方法、装置及系统。该方法包括：将第一SDRAM和第二SDRAM的一个逻辑存储库中的待访问数据复制到其他多个逻辑存储库中，根据第一片选线和第二片选线，按照命令线输出的命令轮流访问第一SDRAM和第二SDRAM中存储有待访问数据的逻辑存储库。本发明实施例提供的同步动态随机访问存储器的访问方法、装置及系统，避免了tFAW对数据访问效率的影响，每个存储器都能够达到访问的高效率，因此显著提高了对DDR3SDRAM组成的兵乓访问系统进行数据访问的效率。

Description

访问同步动态随机访问存储器的方法、装置及系统

技术领域

本发明实施例涉及通信技术领域，尤其涉及一种访问同步动态随机访问存储器的方法、装置及系统。

背景技术

第三代双倍数据率（double-data-rate three，简称：DDR3）同步动态随机访问存储器（synchronous dynamic random access memory，简称：DDR3SDRAM）作为目前广泛应用的外部存储器，在成本、带宽、功耗等领域都有巨大优势。DDR3SDRAM存储体通常分为8个相互独立的逻辑存储库（bank），每个bank分为数行（row），每行称之为一页（page），每页又分为数列，数据存储在每一列（column）中。当需要访问DDR3SDRAM中数据时，首先需要根据数据所在的Bank地址和Row地址打开一个Page，例如Page1，然后根据数据所在的列地址读取数据，当需要读取同一Bank中另一Page，例如Page2内的数据时，需要在打开Page1后间隔行循环时间（time of row cycling，简称tRC）后才能打开Page2，然后再读取Page2中数据。DDR3SDRAM的访问命令需要满足各个时序参数，包括tRRD、tRC、tFAW及tRFC等的要求，这些参数都是DDR3SDRAM芯片的固有属性。tRRD指打开不同Bank的两次激活命令（activate，以下简称：ACT）命令之间所需满足的延时；tRC指打开同一Bank的两次ACT命令之间所需等待的时间；tFAW指访问4个Bank的窗口期，比如已经打开过Bank a、b、c、d共4个Bank，不管它们是否关闭，访问另外的Bank e的时间t1，与打开Bank a的时间t0，要满足t1-t0>=tFAW；tRFC指DDR3SDRAM一次刷新所占的时间。

DDR3SDRAM的访问要碰到多种延迟等待，每次访问的有效数据时间除以包括等待开销在内的总时间，就是访问的效率。如果对DDR3SDRAM进行查表操作，单次访问数据短且等待开销大，则效率低，而过低的效率导致带宽不足，极大地限制了DDR3SDRAM的应用。

为了DDR3SDRAM的访问效率，可以采用Bank复制加单突发访问的方式对DDR3SDRAM进行查表操作，首先是将存储于一Bank中的表进行复制并分别存储于其他Bank中，然后在多个存储表的Bank中循环顺序访问。DDR3SDRAM通常采用长度为8bit（必特）的突发式访问，对于宽度为16，频率为800MHz的DDR3SDRAM，一次突发访问的数据传输时间（time of BurstLength8，简称tBL8）为4个时钟周期，即tBL8=4T，T表示一个时钟周期，tFAW占用32个时钟周期，即tFAW=32T，如果采用Bank复制加单突发访问的方式进行随机查表操作，不考虑tRFC的影响，tFAW时间内至多访问4个Bank，则数据访问的效率为四次突发占用的时钟周期（4*tBL8）与tFAW占用的时钟周期的比值，即4*tBL8/tFAW=16T/32T=50%，由此可见，效率仍然较低。

发明内容

本发明实施例提供一种访问同步动态随机访问存储器的方法、装置及系统，以提高兵乓访问系统在随机查表操作时的访问效率。

第一方面，本发明实施例提供一种访问同步动态随机访问存储器SDRAM的方法，用于由第一SDRAM和第二SDRAM组成的乒乓访问系统中，所述第一SDRAM与第二SDRAM共享时钟线、地址线和命令线；所述第一SDRAM独享第一数据线、第一片选线、第一数据选通线和第一数据掩码总线；所述第二SDRAM独享第二数据线、第二片选线、第二数据选通线和第二数据掩码总线；

所述访问方法包括：

将所述第一SDRAM和所述第二SDRAM的一个逻辑存储库中的待访问数据复制到其他多个逻辑存储库中；

其中，所述第一SDRAM和所述第二SDRAM分别包括多个逻辑存储库；

根据所述第一片选线和第二片选线，按照所述命令线输出的命令轮流访问所述第一SDRAM和所述第二SDRAM中存储有所述待访问数据的逻辑存储库；

其中，所述第一片选线、所述第二片选线和所述命令线的输出以所述时钟线输出的八个时钟周期为一个访问周期；每八个时钟周期T1-T8内，所述第一片选线输出的信号满足如下时序：T1-T2有效，T3-T5无效，T6有效，T7-T8无效；所述第二片选线输出的信号满足如下时序：T1-T2无效，T3-T4有效，T5-T7无效，T8有效；所述命令线输出的命令满足如下时序：T1输出打开命令，T2输出读取命令，T3输出打开命令，T4输出读取命令，T5无输出，T6输出读后自动关闭命令，T7无输出，T8输出读后自动关闭命令。

在第一方面的第一种可能的实施方式中，所述打开命令用于打开所述地址线输出地址对应的逻辑存储库的页，所述读取命令用于在所述已打开的逻辑存储库的页，所述地址线输出地址指定的列中读取第一突发数据，所述读后自动关闭命令用于在所述已打开的逻辑存储库的页，所述地址线输出地址指定的列中读取第二突发数据后将所述逻辑存储库关闭。

结合第一方面或第一方面的第一种可能的实施方式中，在第一方面的第二种可能的实施方式中，所述将所述第一SDRAM和所述第二SDRAM的一个逻辑存储库中的待访问数据复制到其他多个逻辑存储库中之前，还包括：

获取打开同一个逻辑存储库的时间间隔参数和时钟周期，根据所述时间间隔参数和时钟周期确定存储所述待访问数据的逻辑存储库的数量。

结合第一方面或第一方面的第一种可能的实施方式中，在第一方面的第三种可能的实施方式中，将所述第一SDRAM和所述第二SDRAM的一个逻辑存储库中的待访问数据复制到其他多个逻辑存储库中之前，还包括：

根据所述待访问数据的容量确定所述逻辑存储库的容量；

根据所述表项的容量分别确定通过所述读取命令读取的第一突发数据的容量和通过所述读后自动关闭命令读取的第二突发数据的容量。

第二方面，本发明实施例提供一种访问同步动态随机访问存储器SDRAM的装置，用于由第一SDRAM和第二SDRAM组成的乒乓访问系统中，所述第一SDRAM与第二SDRAM共享时钟线、地址线和命令线；所述第一SDRAM独享第一数据线、第一片选线、第一数据选通线和第一数据掩码总线；所述第二SDRAM独享第二数据线、第二片选线、第二数据选通线和第二数据掩码总线；

所述访问装置包括：

复制模块，用于将所述第一SDRAM和所述第二SDRAM的一个逻辑存储库中的待访问数据复制到其他多个逻辑存储库中；

其中，所述第一SDRAM和所述第二SDRAM分别包括多个逻辑存储库；

访问模块，用于根据所述第一片选线和第二片选线，按照所述命令线输出的命令轮流访问所述第一SDRAM和所述第二SDRAM中存储有所述待访问数据的逻辑存储库；

其中，所述第一片选线、所述第二片选线和所述命令线的输出以所述时钟线输出的八个时钟周期为一个访问周期；每八个时钟周期T1-T8内，所述第一片选线输出的信号满足如下时序：T1-T2有效，T3-T5无效，T6有效，T7-T8无效；所述第二片选线输出的信号满足如下时序：T1-T2无效，T3-T4有效，T5-T7无效，T8有效；所述命令线输出的命令满足如下时序：T1输出打开命令，T2输出读取命令，T3输出打开命令，T4输出读取命令，T5无输出，T6输出读后自动关闭命令，T7无输出，T8输出读后自动关闭命令。

在第二方面的第一种可能的实施方式中，所述打开命令用于打开所述地址线输出地址对应的逻辑存储库的页，所述读取命令用于在所述已打开的逻辑存储库的页，所述地址线输出地址指定的列中读取第一突发数据，所述读后自动关闭命令用于在所述已打开的逻辑存储库的页，所述地址线输出地址指定的列中读取第二突发数据后将所述逻辑存储库关闭。

结合第二方面或第二方面的第一种可能的实施方式，在第二方面的第二种可能的实施方式中，还包括：

第一处理模块，用于在所述复制模块将所述第一SDRAM和所述第二SDRAM的一个逻辑存储库中的待访问数据复制到其他多个逻辑存储库中之前，获取打开同一个逻辑存储库的时间间隔参数和时钟周期，根据所述时间间隔参数和时钟周期确定存储所述待访问数据的逻辑存储库的数量。

结合第二方面或第二方面的第一种可能的实施方式，在第二方面的第三种可能的实施方式中，还包括：

第二处理模块，用于在所述复制模块将所述第一SDRAM和所述第二SDRAM的一个逻辑存储库中的待访问数据复制到其他多个逻辑存储库中之前，根据所述待访问数据的容量确定所述逻辑存储库的容量；

根据所述表项的容量分别确定通过所述读取命令读取的第一突发数据的容量和通过所述读后自动关闭命令读取的第二突发数据的容量。

第三方面，本实施例提供一种访问同步动态随机访问存储器SDRAM的系统，包括第一SDRAM、第二SDRAM和控制芯片，所述控制芯片通过时钟线地址线和命令线，以及第一片选线、第一数据线、第一数据选通线和第一数据掩码总线控制并访问所述第一SDRAM；所述控制芯片通过所述时钟线、所述地址线和所述命令线，以及第二片选线、第二数据线、第二数据选通线和第二数据掩码总线控制并访问第二SDRAM；

其中，所述第一SDRAM和所述第二SDRAM分别包括多个逻辑存储库；

所述控制芯片，用于将所述第一SDRAM和所述第二SDRAM的一个逻辑存储库中的待访问数据复制到其他多个逻辑存储库中；根据所述第一片选线和第二片选线，按照所述命令线输出的命令轮流访问所述第一SDRAM和所述第二SDRAM中存储有所述待访问数据的逻辑存储库；

其中，所述第一片选线、所述第二片选线和所述命令线的输出以所述时钟线输出的八个时钟周期为一个访问周期；每八个时钟周期T1-T8内，所述控制芯片向所述第一片选线输出的信号满足如下时序：T1-T2有效，T3-T5无效，T6有效，T7-T8无效；所述控制芯片向所述第二片选线输出的信号满足如下时序：T1-T2无效，T3-T4有效，T5-T7无效，T8有效；所述控制芯片向所述命令线输出的命令满足如下时序：T1输出打开命令，T2输出读取命令，T3输出打开命令，T4输出读取命令，T5无输出，T6输出读后自动关闭命令，T7无输出，T8输出读后自动关闭命令。

在第三方面的第一种可能的实施方式中，所述控制芯片，还用于向所述地址线输出地址；

所述打开命令用于打开所述地址对应的逻辑存储库的页，所述读取命令用于在所述已打开的逻辑存储库的页，所述地址指定的列中读取第一突发数据，所述读后自动关闭命令用于在所述已打开的逻辑存储库的页，所述地址指定的列中读取第二突发数据后将所述逻辑存储库关闭。

本实施例提供的访问同步动态随机访问存储器的方法、装置及系统，通过控制片选线和命令线，对第一SDRAM和第二SDRAM进行循环顺序访问，访问时使用Bank复制加双突发的访问方式进行访问，避免了tFAW对数据访问效率的影响，每个存储器都能够达到访问的高效率，因此显著提高了对DDR3SDRAM组成的兵乓访问系统进行数据访问的效率。而且在扩展上相比独立的双片查找，在提供相同查找性能的情况下，还可降低管脚占用，减少对控制芯片的管脚消耗，很好的满足了高速查表应用的需求。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为兵乓访问系统硬件结构示意图；

图2为本发明实施例提供的一种访问同步动态随机访问存储器的方法流程图；

图3为本发明实施例提供的一种访问同步动态随机访问存储器的访问时序图；

图4为本发明实施例提供的一种访问同步动态随机访问存储器的装置结构示意图；

图5为本发明实施例提供的一种访问同步动态随机访问存储器的系统结构示意图；

图6为本发明实施例提供的另一种访问同步动态随机访问存储器的系统结构示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1为本发明实施例提供的同步动态随机访问存储器兵乓访问系统硬件结构示意图，如图1所示，包括控制芯片，DDR3SDRAM0和DDR3SDRAM1；其中，所述控制芯片通过时钟线（CK）、地址线（ADDR）和命令线（CMD），以及片选线（CS0）、数据线（DQ0）、数据选通线（DQS0）和数据掩码总线（DM0）控制并访问DDR3SDRAM0；通过所述时钟线（CK）、所述地址线（ADDR）和所述命令线（CMD），以及片选线（CS1）、数据线（DQ1）、数据选通线（DQS1）和数据掩码总线（DM1）控制并访问DDR3SDRAM1；也就是说，DDR3SDRAM0和DDR3SDRAM1共享所述时钟线（CK）、所述地址线（ADDR）和所述命令线（CMD），DDR3SDRAM0独享所述CS0、所述DQ0、所述DQS0和所述DM0，DDR3SDRAM1独享所述CS1、所述DQ1、所述DQS1和所述数据掩码总线DM1。其中，DDR3SDRAM0和DDR3SDRAM1完全相同，存储数据的位置也是相同的。所述控制芯片可以是通用处理器，包括中央处理器（Central Processing Unit，简称CPU）、网络处理器（Network Processor，简称NP）等；还可以是数字信号处理器（DSP）、专用集成电路（ASIC）、现成可编程门阵列（FPGA）或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。

基于上述图1所示的乒乓访问系统，图2为本发明实施例提供的一种访问同步动态随机访问存储器的方法流程图，如图2所示，所述方法可以包括：

S101、将第一SDRAM和第二SDRAM的一个逻辑存储库中的待访问数据复制到其他多个逻辑存储库中。

本发明实施例中，所述访问同步动态随机访问存储器的方法由本发明图1所示的控制芯片执行。

其中，第一SDRAM（图1中DDR3SDRAM0）和第二SDRAM（图1中DDR3SDRAM1）分别包括多个逻辑存储库，例如分别包括8个逻辑存储库，每个逻辑存储库包括多个页，待访问数据包括多个表项。

本实施例中的第一SDRAM或第二SDRAM为DDR3SDRAM，DDR3SDRAM通常包括8个独立的bank，有Bank编号，从Bank0到Bank7；每个Bank的容量相同，例如一个DDR3SDRAM的容量为2Gbit，则该DDR3SDRAM中每一个Bank的容量均为256Mbit。

当待访问数据，例如，一个待查找表的容量小于一个Bank的容量时，该待访问数据可以存储于一个独立的Bank中。具体来说，将第一SDRAM的一个逻辑存储库中的待访问数据复制到所述第一SDRAM其他多个逻辑存储库中，将第二SDRAM的一个逻辑存储库中的待访问数据复制到所述第二SDRAM其他多个逻辑存储库中，两者可以同时进行，也可以分开进行，此处对顺序不做限制。

对第一SDRAM或第二SDRAM进行Bank复制的过程如下：根据DDR3SDRAM规格的不同，将存储于一个独立Bank中的待访问数据复制到该DDR3SDRAM的其他多个Bank中，Bank复制的数量根据该DDR3SDRAM规格的不同有所区别。DDR3SDRAM的每个Bank中包括多个Page，每个Page中包括多个列，待访问数据随机存储于一个Bank的一列或多列中。

S102、根据第一片选线和第二片选线，按照命令线输出的命令轮流访问第一SDRAM和第二SDRAM中存储有待访问数据的逻辑存储库；

其中，第一片选线（图1中CS0）、第二片选线（图1中CS1）和命令线（图1中CMD）的输出以时钟线输出的八个时钟周期为一个访问周期；每八个时钟周期T1-T8内，第一片选线输出的信号满足如下时序：T1-T2有效，T3-T5无效，T6有效，T7-T8无效；第二片选线输出的信号满足如下时序：T1-T2无效，T3-T4有效，T5-T7无效，T8有效；命令线输出的命令满足如下时序：T1输出打开（ACT）命令，T2输出读取（read，简称：RD）命令，T3输出ACT命令，T4输出RD命令，T5无输出，T6输出读后自动关闭（read with Auto-precharge，简称：RDAP）命令，T7无输出，T8输出RDAP命令。

其中，ACT命令用于打开地址线输出地址对应的逻辑存储库的页，RD命令用于在已打开的逻辑存储库的页，地址线输出地址指定的列中读取第一突发数据，RDAP命令用于在已打开的逻辑存储库的页，地址线输出地址指定的列中读取第二突发数据后将逻辑存储库关闭。

本实施例中，对第一SDRAM和第二SDRAM采用Bank复制加双突发访问方式读取数据。双突发访问方式就是打开一个Bank中的一个Page，读取两次突发数据后关闭该Page；具体地，通过ACT命令打开地址线输出地址对应的一个Bank中的一个Page，然后通过RD命令在已打开的Page中读取一次突发数据，再通过RDAP命令在已打开的Page中读取第二次突发数据后关闭该Bank。具体地，通过第一片选线和第二片选线输出的信号，控制第一SDRAM或第二SDRAM有效，并通过命令线输出的命令对第一SDRAM和第二SDRAM轮流进行双突发访问。

举例来说，结合图1所示，每个访问周期（也即8个时钟周期T1-T8）内，

所述控制芯片向第一片选线（CS0）输出的信号满足如下时序：T1-T2有效，T3-T5无效，T6有效，T7-T8无效；

所述控制芯片向第二片选线（CS1）输出的信号满足如下时序：T1-T2无效，T3-T4有效，T5-T7无效，T8有效；

所述控制芯片向命令线（CMD）输出的命令满足如下时序：T1输出打开ACT命令，T2输出读取RD命令，T3输出打开ACT命令，T4输出读取RD命令，T5无输出，T6输出读后自动关闭RDAP命令，T7无输出，T8输出读后自动关闭RDAP命令。

由于第一SDRAM和第二SDRAM共享地址线ADDR，因此每个访问周期内，根据ADDR输出的地址，访问第一SDRAM或第二SDRAM中该ADDR输出的地址对应的数据，数据线用于输出突发数据，数据选通线是数据的随路时钟，数据掩码总线是数据的掩码。示意性地，例如所述控制芯片向地址线ADDR输出地址Bank0+Row1+Column2，则具体来说，

T1：CS0输出的信号有效，CS1输出的信号无效，CMD输出的ACT命令打开第一SDRAM的Bank0中Row1;

T2：CS0输出的信号有效，CS1输出的信号无效，CMD输出的RD命令在第一SDRAM的Bank0的Row1的Column2中读取第一突发数据；

T3：CS0输出的信号无效，CS1输出的信号有效，CMD输出的ACT命令打开第二SDRAM的Bank0中Row1;

T4：CS0输出的信号无效，CS1输出的信号有效，CMD输出的RD命令在第二SDRAM的Bank0的Row1的Column2中读取第一突发数据；

T5：CS0输出的信号无效，CS1输出的信号无效，CMD无输出；

T6：CS0输出的信号有效，CS1输出的信号无效，CMD输出的RDAP命令在第一SDRAM的Bank0的Row1的Column2中读取第二突发数据；

T7：CS0输出的信号无效，CS1输出的信号无效，CMD无输出；

T8：CS0输出的信号无效，CS1输出的信号有效，CMD输出的RDAP命令在第二SDRAM的Bank0的Row1的Column2中读取第二突发数据；

这样每个访问周期，即8个时钟周期内，共发送6个命令，可以分别对第一SDRAM和第二SDRAM进行2次突发访问，共进行4次突发访问。

进一步地，根据DDR3SDRAM规格的不同，将待访问数据，例如待查找表，复制到了多个Bank中，本步骤中按照预设的顺序依次读取多个Bank中的数据，从而减小tFAW影响。该预设的顺序可以为：按照Bank编号由小到大的顺序依次循环读取每一Bank中的数据，例如：待查找表经复制后存储于Bank0至Bank4共5个Bank中，则读取顺序依次为Bank0、Bank1、Bank2、Bank3、Bank4、Bank0…。首先打开Bank0中的Page0，通过读取命令读取第一突发数据，再通过读后自动关闭命令读取第二突发数据并关闭Bank0中的Page0，第一突发数据和第二突发数据为待查找表中的待查找表项A，然后打开Bank1中的Page1，通过读取命令读取第三突发数据，再通过读后自动关闭命令读取第四突发数据并关闭Bank1中的Page1，第三突发数据和第四突发数据为待查找表中的待查找表项B，依次顺序读取待查找表中的表项直至完成查表操作。

DDR3SDRAM采用长度为8bit的突发式访问，对于宽度为16，频率为800MHz的DDR3SDRAM，一次突发访问的数据传输时间为4个时钟周期，即tBL8=4T，T表示一个时钟周期，tFAW占用32个时钟周期，即tFAW=32T。本实施例中，对第一SDRAM和第二SDRAM都采用Bank复制加双突发访问的方式对进行访问，打开每一Bank后的进行两次突发访问，两次突发访问的数据传输时间为2×tBL8，即8个时钟周期，这样打开4个Bank并读取数据后，数据传输共占用4×（2×tBL8），即32个时钟周期；在不考虑tRFC影响的情况下，数据访问效率为4×（2×tBL8）/tFAW=4×（2×4T）/32T=100%。相比于Bank复制加单突发访问方式的数据访问效率提高了一倍。

本实施例提供的同步动态随机访问存储器的访问方法，在兵乓访问系统中，通过控制片选线和命令线，对第一SDRAM和第二SDRAM进行循环顺序访问，访问时使用Bank复制加双突发的访问方式进行访问，避免了tFAW对数据访问效率的影响，每个存储器都能够达到访问的高效率，因此显著提高了对DDR3SDRAM组成的兵乓访问系统进行数据访问的效率。而且在扩展上相比独立的双片查找，在提供相同查找性能的情况下，还可降低管脚占用，减少对控制芯片的管脚消耗，很好的满足了高速查表应用的需求。

进一步地，在进行Bank复制之前，还包括：

获取打开同一个逻辑存储库的时间间隔参数和时钟周期，根据时间间隔参数和时钟周期确定存储待访问数据的逻辑存储库的数量。

具体地，由于tRC的影响，打开第四个Bank后可能不能继续打开第一个Bank，而需要打开第五个Bank。因此，在进行Bank复制时需要判断需要进行Bank复制的Bank数量。由于在一个Bank中进行双突发访问的数据传输时间共占用8个时钟周期，因此，取不小于tRC/8的整数Z为总共需要参与数据读取的Bank，即读取第一个Bank开始到读取完第Z个Bank后，由于经历的时间不小于tRC，可以再次读取第一个Bank。因此，在采用Bank复制加双突发访问对DDR3SDRAM进行随机查表操作时，最少需要复制的Bank数量为（Z-1），即不小于(tRC/8-1)的整数。通过对tRC的判断确定Bank复制的数量，可以在确保数据访问效率的前提下，避免复制过多的待访问数据到空余的Bank中，从而可以节约系统资源。

进一步地，在进行Bank复制之前，还包括：

根据待访问数据的容量确定逻辑存储库的容量；

根据表项的容量分别确定通过读取命令读取的第一突发数据的容量和通过读后自动关闭命令读取的第二突发数据的容量。

具体地，由于本发明提供的同步动态随机访问存储器的访问方法中，当待访问数据的容量不大于一个Bank的容量，并且待访问数据中一个表项需要通过两次突发才能读取时，才能够显著提高数据访问效率。因此，在使用本发明提供的存储器随机查表方法对DDR3SDRAM进行随机查表之前，首先需要对待访问数据的容量和表项的容量进行判断，选择适合规格的DDR3SDRAM。DDR3SDRAM分为宽度为8和宽度为16两种，其中宽度为8的DDR3SDRAM一次突发可以读取64bit的数据，宽度为16的DDR3SDRAM一次突发可以读取128bit的数据，因此，当待访问数据中的每一表项容量为64bit至128bit时，选择宽度为8的DDR3SDRAM，当待访问数据中的每一表项容量为128bit至256bit时，选择宽度为16的DDR3SDRAM，则采用本发明Bank复制加双突发的访问方式对DDR3SDRAM进行随机查表可以提高数据访问效率。同时，DDR3SDRAM分为8个独立的Bank，每个Bank的容量相同，因此选择每一Bank的容量大于待访问数据的DDR3SDRAM，则采用本发明Bank复制加双突发的访问方式对DDR3SDRAM进行随机查表可以提高数据访问效率。

下面采用一个具体的实施例，结合访问时序图对上述图2所示的方法进行详细说明。

图3为本发明实施例提供的一种访问同步动态随机访问存储器的访问时序图，如图3所示，其中：

CLK表示系统时钟周期，CMD表示命令时序，BA表示读取数据的位置，以Bank编号来表示，tRRD为打开不同Bank的两次ACT命令之间所需满足的延时，如图3即为打开Bank0与Bank1的两次ACT命令之间所需满足的延时。tFAW为访问4个Bank的窗口期，DQ_0和DQ_1代表数据线，CS_N_0和CS_N_1代表片选线。如图3，访问的具体过程为：

首先，对于DDR3SDRAM0和DDR3SDRAM1分别进行Bank复制，将存储于Bank0中的表进行复制，并分别存储于其他Bank中，复制后其他Bank存储的表中相同的表项的地址仅有Bank地址不同，Row地址和行地址均相同。进行完Bank复制后，进行数据读取。其中，DDR3SDRAM0和DDR3SDRAM1完全相同，存储数据的位置也是相同的。

进行数据读取的过程为：例如先从Bank0中读取数据，若第一次需要读取的表项A存储于Bank0中的Page0中，首先DDR3SDRAM0片选保持两个时钟周期有效，发送ACT命令打开Bank0中的Page0，一个时钟周期后，发送RD命令读取数据A1；接着DDR3SDRAM1片选保持两个时钟周期有效，发送ACT命令打开Bank0中的Page0，一个时钟周期后，发送RD命令读取数据A1；在DDR3SDRAM0满足tCCD（即图示4ck）时间后，即就是在接着的一个周期之后，将DDR3SDRAM0片选保持有效，发送RDAP命令读取数据A2并将Bank0关闭；在DDR3SDRAM1满足tCCD（即图示4ck）时间后，即就是在接着的一个周期之后，将DDR3SDRAM1片选保持有效，发送RDAP命令读取数据A2并将Bank0关闭。再加上两个无效的时钟周期，这样八个时钟周期为一个访问周期，共发送六个命令，接着再以同样的过程循环访问Bank1、Bank2、……，在数据总线上，能够达到满带宽的效果。

图4为本发明实施例提供的一种访问同步动态随机访问存储器的装置结构示意图，所述装置40用于由第一SDRAM和第二SDRAM组成的乒乓访问系统中，第一SDRAM和第二SDRAM共享CK、ADDR和CMD，第一SDRAM独享DQ0、CS0、DQS0和DM0，第二SDRAM独享DQ1、CS1、DQS1和DM1。如图4所示，所述装置可以包括：复制模块10和访问模块11，其中，复制模块10用于将第一SDRAM和第二SDRAM的一个逻辑存储库中的待访问数据复制到其他多个逻辑存储库中。其中，第一SDRAM或第二SDRAM包括多个逻辑存储库，每个逻辑存储库包括多个页，待访问数据包括多个表项。

访问模块11用于根据第一片选线和第二片选线，按照命令线输出的命令轮流访问第一SDRAM和第二SDRAM中存储有待访问数据的逻辑存储库。其中，第一片选线、第二片选线和命令线的输出以八个时钟周期为一个访问周期；每八个时钟周期T1-T8内，第一片选线输出的信号满足如下时序：T1-T2有效，T3-T5无效，T6有效，T7-T8无效；第二片选线输出的信号满足如下时序：T1-T2无效，T3-T4有效，T5-T7无效，T8有效；命令线输出的命令满足如下时序：T1输出打开命令，T2输出读取命令，T3输出打开命令，T4输出读取命令，T5无输出，T6输出读后自动关闭命令，T7无输出，T8输出读后自动关闭命令。

其中，打开命令用于打开地址线输出地址对应的逻辑存储库的页，读取命令用于在已打开的逻辑存储库的页，地址线输出地址指定的列中读取第一突发数据，读后自动关闭命令用于在已打开的逻辑存储库的页，地址线输出地址指定的列中读取第二突发数据后将逻辑存储库关闭。

本实施中，所述访问同步动态随机访问存储器的装置可以为本发明图1所示系统中控制芯片。

本实施例提供的同步动态随机访问存储器的访问装置，通过控制片选线和命令线，对第一SDRAM和第二SDRAM进行循环顺序访问，访问时使用Bank复制加双突发的访问方式进行访问，避免了tFAW对数据访问效率的影响，每个存储器都能够达到访问的高效率，因此显著提高了对DDR3SDRAM组成的兵乓访问系统进行数据访问的效率。而且在扩展上相比独立的双片查找，在提供相同查找性能的情况下，还可降低管脚占用，减少对控制芯片的管脚消耗，很好的满足了高速查表应用的需求。

进一步地，所述装置还可以包括：第一处理模块，用于在复制模块10将第一SDRAM和第二SDRAM的一个逻辑存储库中的待访问数据复制到其他多个逻辑存储库中之前，获取打开同一个逻辑存储库的时间间隔参数和时钟周期，根据时间间隔参数和时钟周期确定存储待访问数据的逻辑存储库的数量。

本实施例通过设置第一处理模块，根据打开同一个逻辑存储库的时间间隔参数和时钟周期确定需复制的逻辑存储库的数量，可以在确保数据访问效率的前提下，避免复制过多的待访问数据到空余的Bank中，从而可以节约系统资源。

进一步地，所述装置还可以包括：第二处理模块，用于在复制模块10将第一SDRAM和第二SDRAM的一个逻辑存储库中的待访问数据复制到其他多个逻辑存储库中之前，根据待访问数据的容量确定逻辑存储库的容量；根据表项的容量分别确定通过读取命令读取的第一突发数据的容量和通过读后自动关闭命令读取的第二突发数据的容量。

本实施例通过设置第二处理模块，根据表项的容量和待查找表的容量确定所需使用的DDR3SDRAM的规格，可以使用最为合适DDR3SDRAM进行随机查表操作，提高了资源利用率。

图5为本发明实施例提供的一种访问同步动态随机访问存储器的系统结构示意图，所述系统包括第一SDRAM501、第二SDRAM502和控制芯片503。

所述控制芯片503通过时钟线（CK）、地址线（ADDR）和命令线（CMD），以及第一片选线（CS0）、第一数据线（DQ0）、第一数据选通线（DQS0）和第一数据掩码总线（DM0）控制并访问所述第一SDRAM501；通过所述时钟线（CK）、所述地址线（ADDR）和所述命令线（CMD），以及第二片选线（CS1）、第二数据线（DQ1）、第二数据选通线（DQS1）和第二数据掩码总线（DM1）控制并访问第二SDRAM502；也就是说，第一SDRAM和第二SDRAM共享CK、ADDR和CMD，第一SDRAM独享DQ0、CS0、DQS0和DM0，第二SDRAM独享DQ1、CS1、DQS1和DM1。

所述控制芯片503可以是通用处理器，包括中央处理器CPU、NP等；还可以是DSP、ASIC、FPGA或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。

进一步的，图6为本发明实施例提供的另一种访问同步动态随机访问存储器的系统结构示意图，如图6所示，所述系统还包括存储器504，用于存放程序。具体地，程序可以包括程序代码，所述程序代码包括计算机操作指令。存储器504可能包含高速随机存取存储器（random access memory，简称RAM）存储器，也可能还包括非易失性存储器（non-volatilememory），例如至少一个磁盘存储器。

所述控制芯片503通过总线与所述存储器504相互连接，所述控制芯片503执行存储器504所存放的程序，用于执行本发明实施例提供的访问同步动态随机访问存储器的方法；所述方法包括：

将所述第一SDRAM和所述第二SDRAM的一个逻辑存储库中的待访问数据复制到其他多个逻辑存储库中；

根据所述第一片选线和第二片选线，按照所述命令线输出的命令轮流访问所述第一SDRAM和所述第二SDRAM中存储有所述待访问数据的逻辑存储库；

其中，所述第一SDRAM和所述第二SDRAM分别包括多个逻辑存储库。

其中，所述第一片选线（CS0）、所述第二片选线（CS1）和所述命令线（CMD）的输出以所述时钟线输出的八个时钟周期为一个访问周期；每八个时钟周期T1-T8内，所述控制芯片503向所述第一片选线（CS0）输出的信号满足如下时序：T1-T2有效，T3-T5无效，T6有效，T7-T8无效；所述控制芯片503向所述第二片选线（CS1）输出的信号满足如下时序：T1-T2无效，T3-T4有效，T5-T7无效，T8有效；所述控制芯片503向所述命令线（CMD）输出的命令满足如下时序：T1输出打开命令，T2输出读取命令，T3输出打开命令，T4输出读取命令，T5无输出，T6输出读后自动关闭命令，T7无输出，T8输出读后自动关闭命令。

所述打开命令用于打开所述地址线输出地址对应的逻辑存储库的页，所述读取命令用于在所述已打开的逻辑存储库的页，所述地址线输出地址指定的列中读取第一突发数据，所述读后自动关闭命令用于在所述已打开的逻辑存储库的页，所述地址线输出地址指定的列中读取第二突发数据后将所述逻辑存储库关闭。

在将所述第一SDRAM和所述第二SDRAM的一个逻辑存储库中的待访问数据复制到其他多个逻辑存储库中之前，所述方法还包括：

获取打开同一个逻辑存储库的时间间隔参数和时钟周期，根据所述时间间隔参数和时钟周期确定存储所述待访问数据的逻辑存储库的数量；

根据所述待访问数据的容量确定所述逻辑存储库的容量；

根据所述表项的容量分别确定通过所述读取命令读取的第一突发数据的容量和通过所述读后自动关闭命令读取的第二突发数据的容量。

本实施例提供的同步动态随机访问存储器的访问系统，避免了tFAW对数据访问效率的影响，每个存储器都能够达到访问的高效率，因此显著提高了对DDR3SDRAM组成的兵乓访问系统进行数据访问的效率。而且在扩展上相比独立的双片查找，在提供相同查找性能的情况下，还可降低管脚占用，减少对控制芯片的管脚消耗，很好的满足了高速查表应用的需求。

在本发明所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

上述以软件功能单元的形式实现的集成的单元，可以存储在一个计算机可读取存储介质中。上述软件功能单元存储在一个存储介质中，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）或处理器（processor）执行本发明各个实施例所述方法的部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器（Read-Only Memory，ROM）、随机存取存储器（Random Access Memory，RAM）、磁碟或者光盘等各种可以存储程序代码的介质。

本领域技术人员可以清楚地了解到，为描述的方便和简洁，仅以上述各功能模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能模块完成，即将装置的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。上述描述的装置的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种访问同步动态随机访问存储器SDRAM的方法，其特征在于，用于由第一SDRAM和第二SDRAM组成的乒乓访问系统中，所述第一SDRAM与第二SDRAM共享时钟线、地址线和命令线；所述第一SDRAM独享第一数据线、第一片选线、第一数据选通线和第一数据掩码总线；所述第二SDRAM独享第二数据线、第二片选线、第二数据选通线和第二数据掩码总线；

所述访问方法包括：

将所述第一SDRAM和所述第二SDRAM的一个逻辑存储库中的待访问数据复制到其他多个逻辑存储库中；

其中，所述第一SDRAM和所述第二SDRAM分别包括多个逻辑存储库；

根据所述第一片选线和第二片选线，按照所述命令线输出的命令轮流访问所述第一SDRAM和所述第二SDRAM中存储有所述待访问数据的逻辑存储库；

其中，所述第一片选线、所述第二片选线和所述命令线的输出以所述时钟线输出的八个时钟周期为一个访问周期；每八个时钟周期T1-T8内，所述第一片选线输出的信号满足如下时序：T1-T2有效，T3-T5无效，T6有效，T7-T8无效；所述第二片选线输出的信号满足如下时序：T1-T2无效，T3-T4有效，T5-T7无效，T8有效；所述命令线输出的命令满足如下时序：T1输出打开命令，T2输出读取命令，T3输出打开命令，T4输出读取命令，T5无输出，T6输出读后自动关闭命令，T7无输出，T8输出读后自动关闭命令。

2.根据权利要求1所述的方法，其特征在于，所述打开命令用于打开所述地址线输出地址对应的逻辑存储库的页，所述读取命令用于在所述已打开的逻辑存储库的页，所述地址线输出地址指定的列中读取第一突发数据，所述读后自动关闭命令用于在所述已打开的逻辑存储库的页，所述地址线输出地址指定的列中读取第二突发数据后将所述逻辑存储库关闭。

3.根据权利要求1或2所述的方法，其特征在于，所述将所述第一SDRAM和所述第二SDRAM的一个逻辑存储库中的待访问数据复制到其他多个逻辑存储库中之前，还包括：

获取打开同一个逻辑存储库的时间间隔参数和时钟周期，根据所述时间间隔参数和时钟周期确定存储所述待访问数据的逻辑存储库的数量。

4.根据权利要求1或2所述的方法，其特征在于，将所述第一SDRAM和所述第二SDRAM的一个逻辑存储库中的待访问数据复制到其他多个逻辑存储库中之前，还包括：

根据所述待访问数据的容量确定所述逻辑存储库的容量；

根据所述待访问数据的每一表项的容量分别确定通过所述读取命令读取的第一突发数据的容量和通过所述读后自动关闭命令读取的第二突发数据的容量。

5.一种访问同步动态随机访问存储器SDRAM的装置，其特征在于，用于由第一SDRAM和第二SDRAM组成的乒乓访问系统中，所述第一SDRAM与第二SDRAM共享时钟线、地址线和命令线；所述第一SDRAM独享第一数据线、第一片选线、第一数据选通线和第一数据掩码总线；所述第二SDRAM独享第二数据线、第二片选线、第二数据选通线和第二数据掩码总线；

所述装置包括：

复制模块，用于将所述第一SDRAM和所述第二SDRAM的一个逻辑存储库中的待访问数据复制到其他多个逻辑存储库中；

其中，所述第一SDRAM和所述第二SDRAM分别包括多个逻辑存储库；

访问模块，用于根据所述第一片选线和第二片选线，按照所述命令线输出的命令轮流访问所述第一SDRAM和所述第二SDRAM中存储有所述待访问数据的逻辑存储库；

其中，所述第一片选线、所述第二片选线和所述命令线的输出以所述时钟线输出的八个时钟周期为一个访问周期；每八个时钟周期T1-T8内，所述第一片选线输出的信号满足如下时序：T1-T2有效，T3-T5无效，T6有效，T7-T8无效；所述第二片选线输出的信号满足如下时序：T1-T2无效，T3-T4有效，T5-T7无效，T8有效；所述命令线输出的命令满足如下时序：T1输出打开命令，T2输出读取命令，T3输出打开命令，T4输出读取命令，T5无输出，T6输出读后自动关闭命令，T7无输出，T8输出读后自动关闭命令。

6.根据权利要求5所述的装置，其特征在于，所述打开命令用于打开所述地址线输出地址对应的逻辑存储库的页，所述读取命令用于在所述已打开的逻辑存储库的页，所述地址线输出地址指定的列中读取第一突发数据，所述读后自动关闭命令用于在所述已打开的逻辑存储库的页，所述地址线输出地址指定的列中读取第二突发数据后将所述逻辑存储库关闭。

7.根据权利要求5或6所述的装置，其特征在于，还包括：

第一处理模块，用于在所述复制模块将所述第一SDRAM和所述第二SDRAM的一个逻辑存储库中的待访问数据复制到其他多个逻辑存储库中之前，获取打开同一个逻辑存储库的时间间隔参数和时钟周期，根据所述时间间隔参数和时钟周期确定存储所述待访问数据的逻辑存储库的数量。

8.根据权利要求5或6所述的装置，其特征在于，还包括：

第二处理模块，用于在所述复制模块将所述第一SDRAM和所述第二SDRAM的一个逻辑存储库中的待访问数据复制到其他多个逻辑存储库中之前，根据所述待访问数据的容量确定所述逻辑存储库的容量；

根据所述待访问数据的每一表项的容量分别确定通过所述读取命令读取的第一突发数据的容量和通过所述读后自动关闭命令读取的第二突发数据的容量。

9.一种访问同步动态随机访问存储器SDRAM的系统，其特征在于，包括第一SDRAM、第二SDRAM和控制芯片，所述控制芯片通过时钟线、地址线和命令线，以及第一片选线、第一数据线、第一数据选通线和第一数据掩码总线控制并访问所述第一SDRAM；所述控制芯片通过所述时钟线、所述地址线和所述命令线，以及第二片选线、第二数据线、第二数据选通线和第二数据掩码总线控制并访问第二SDRAM；

其中，所述第一SDRAM和所述第二SDRAM分别包括多个逻辑存储库；

所述控制芯片，用于将所述第一SDRAM和所述第二SDRAM的一个逻辑存储库中的待访问数据复制到其他多个逻辑存储库中；根据所述第一片选线和第二片选线，按照所述命令线输出的命令轮流访问所述第一SDRAM和所述第二SDRAM中存储有所述待访问数据的逻辑存储库；

其中，所述第一片选线、所述第二片选线和所述命令线的输出以所述时钟线输出的八个时钟周期为一个访问周期；每八个时钟周期T1-T8内，所述控制芯片向所述第一片选线输出的信号满足如下时序：T1-T2有效，T3-T5无效，T6有效，T7-T8无效；所述控制芯片向所述第二片选线输出的信号满足如下时序：T1-T2无效，T3-T4有效，T5-T7无效，T8有效；所述控制芯片向所述命令线输出的命令满足如下时序：T1输出打开命令，T2输出读取命令，T3输出打开命令，T4输出读取命令，T5无输出，T6输出读后自动关闭命令，T7无输出，T8输出读后自动关闭命令。

10.根据权利要求9所述的系统，其特征在于，所述控制芯片，还用于向所述地址线输出地址；

所述打开命令用于打开所述地址对应的逻辑存储库的页，所述读取命令用于在所述已打开的逻辑存储库的页，所述地址指定的列中读取第一突发数据，所述读后自动关闭命令用于在所述已打开的逻辑存储库的页，所述地址指定的列中读取第二突发数据后将所述逻辑存储库关闭。