CN107133407B

CN107133407B - 一种高带宽下提高ddr ram接口带宽的fpga实现方法

Info

Publication number: CN107133407B
Application number: CN201710330941.5A
Authority: CN
Inventors: 马彬
Original assignee: OPHYLINK COMMUNICATION TECHNOLOGY Ltd
Current assignee: OPHYLINK COMMUNICATION TECHNOLOGY Ltd
Priority date: 2017-05-11
Filing date: 2017-05-11
Publication date: 2020-07-10
Anticipated expiration: 2037-05-11
Also published as: CN107133407A

Abstract

本发明公开了一种高带宽下提高DDR RAM接口带宽的FPGA实现方法，包括以下步骤：1）计算并行级联的DDR RAM数量；2）采用FPGA设计mController，包括：2.1）生成刷新ZQ模块，用于多个DDR RAM周期刷新和ZQ同步；2.2）生成写命令模块，生成DDR RAM写命令，用于对并行级联的DDR RAM写地址统一管理；2.3）生成读命令模块，生成DDR RAM读命令，用于对并行级联DDR RAM的读地址统一管理；2.4）读同步判断模块，用来同步对齐DDR RAM返回的数据组合成新数据输出。采用mController将拆分后的数据写入并行级联的外部存储器，控制数据的同步写入和同步读出，并将数据整合成新的数据输出，提高了高带宽下DDR RAM的接口带宽，大于单个DDR RAM位宽的输入数据也能够被DDR RAM缓存，建立了高速的数据传输通道。

Description

一种高带宽下提高DDR RAM接口带宽的FPGA实现方法

技术领域

本发明涉及通信技术领域，具体的说，是一种高带宽下提高DDR RAM接口带宽的FPGA实现方法。

背景技术

FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。FPGA与外部存储器建立数据通道，可以方便灵活的利用软件程序编程实现对数据的处理，但是由于目前的FPGA和外部DDR RAM(DDR2/DDR3等等)建立数据通道时，FPGA的DDR控制器IP只能管理一个DDR，因此只能一组或多组数据经过调度存储于同一个DDR内，当数据突发带宽超过单个DDR的有效带宽时，就会造成数据丢失。因此如何与外部存储器建立快速高效的数据传输通道，在高带宽下提高DDR RAM的接口带宽，成为FPGA急需解决的难题。

发明内容

本发明的目的在于提供一种高带宽下提高DDR RAM接口带宽的FPGA实现方法，用于解决现有技术中，FPGA的DDR控制器IP只能管理和调度存储于同一个DDR RAM一组或多组数据，当数据突发带宽超过单个DDR的有效带宽时，就会造成数据丢失的问题。

为了达到上述目的，本发明通过下述技术方案实现：

一种高带宽下提高DDR RAM接口带宽的FPGA实现方法，包括以下步骤：

1)根据输入数据的位宽，计算需要并行级联的DDR RAM数量X：当输入数据的位宽为M比特，单个DDR MIG的数据位宽为N比特，其中M>N，DDR的数量X的计算方法为：

M/N可以整除，X＝M/N；

M/N不可以整除，X＝M/N+1；

2)采用FPGA设计用于提高DDR RAM的接口带宽的mController，包括：

2.1)生成刷新ZQ模块Generate Refresh ZQ，用于多个DDR RAM之间周期刷新和ZQ同步；

2.2)生成写命令模块Generate Write command，生成DDR RAM写命令，用于对X个DDR RAM并行级联的写地址统一管理；

2.3)生成读命令模块Generate Read command，生成DDR RAM读命令，用于对X个DDR并行级联的读地址统一管理；

2.4)读同步判断模块Read Synchronous judge，用来同步对齐X个DDR RAM返回的X组数据，对齐后组合成一组数据输出。

当与FPGA通信的外部存储器输入的数据的位宽，高于单个DDR MIG的位宽时，需要并行级联多个DDR RAM来建立高速的数据传输通道时，计算出需要并行级联的DDR RAM的数量X，并将X个DDR RAM并行级联。对FPGA的RAM进行软件编程实现mController，用于提高并行级联DDR RAM的接口带宽，mController包括生成刷新ZQ模块、生成写命令模块、生成读命令模块和读同步判断模块，其中生成刷新ZQ模块：用于周期性生成自刷新请求信号和ZQ校准请求信号，所有DDR MIG接收相同的请求信号，保证每个DDR RAM刷新和校准路径延迟相同；生成写命令模块Generate Write command：该模块用来生成DDR写命令，对X个DDR RAM并行级联的写入地址wr_address{bank,row,col}统一管理；生成读命令模块：该模块用来产生DDR读命令，X个DDR并行级联的读地址统一管理。所述读地址为rd_address{bank,row,col}；读同步判断模块Read Synchronous该模块用来对齐X个DDR返回的X组数据，对齐后合成一组数据输出。这样，当外部存储器输入的数据位宽大于单个DDR RAM的位宽时，通过DDRRAM并行级联，并由mController对输入数据进行拆分，分别写入不同的DDR RAM,通过写命令模块与读命令模块，使被拆分的数据在写入和读出过程中，保持不变并且数据延迟相同。通过读同步判断模块将拆分的数据重新组合成一组数据，并保证数据输出的完整。mController通过以上四个模块，对并行级联的多个DDR RAM进行控制与协调，提高了并行级联的DDR RAM的接口带宽。

进一步的优选，所述步骤2.1)具体包括：所述生成刷新ZQ模块周期性生成自刷新请求信号和ZQ校准请求信号，为X个DDR RAM提供ZQ周期的刷新。

ZQ是一个DDR3新增的脚，这个引脚通过片上校准引擎ODCE来自动校验数据输出驱动器导通电阻与ODT的终结电阻值。当生成刷新ZQ模块系统发出自刷新请求信号和ZQ校准请求信号时，将用时钟周期对导通电阻和ODT电阻进行重新校准。

进一步的优选，所述步骤2.2)具体包括：

2.2.1)所述生成写命令模块Generate Write command在写入数据时，仅产生一个写地址wr_address{bank,row,col}，用于控制X个DDR RAM的写同步；

2.2.2)把输入数据分为X组新数据，din1[N-1:0]，din2[2×N-1:N].....，dinX[M-1:(X-1)×N]；

2.2.3)将X组新数据中的每一组数据连同写地址wr_address{bank,row,col}同步压入对应的写命令FIFO存储器Wr*_cmd_fifo；

2.2.4)当任意一个FIFO存储器将满时，暂停产生新的写命令。

生成写命令模块Generate Write command仅产生一个写地址wr_address{bank,row,col}，将拆分后的数据din1[N-1:0]，din2[2×N-1:N].....，dinX[M-1:(X-1)×N]连通写地址wr_address{bank,row,col}，同步写入不同的DDR RAM中的写命令FIFO存储器Wr*_cmd_fifo。

进一步的优选，所述步骤2.3)具体包括：

所述生成读命令模块Generate Read command，同一次产生的读命令，序号相等，后续且产生的读命令的序号依次递增,在将该读命令压入对应的读命令FIFO存储器Rd*_cmd_fifo的同时，把序号压入到读同步判断模块Read Synchronous judge对应的数据恢复FIFO存储器Rd*_rec_fifo里面。

生成读命令模块Generate Read command可以产生多个读命令，可以进行数据的多次读取。每次产生的读命令附带递增的序号，用于识别和区分不同批次的读命令。

进一步的优选，所述步骤2.4)具体包括：

2.4.1)每个DDR RAM返回的读数据先压入各自对应的读数据FIFO存储器Rd*_dat_fifo，当X个读数据FIFO存储器都非空时，数据恢复FIFO存储器Rd*_rec_fifo弹出该数据对应的读命令的序号且X个序号相等时，即X个数据已经对齐，同时把X个读数据FIFO存储器Rd*_dat_fifo的数据弹出，并且组成一个新的输出数据。

2.4.2)当Rd*_rec_fifo全部非空，并且FIFO输出口同时弹出相应读命令的X个序号不相等时，返回信号至生成读命令Generate Read command模块里暂停产生读请求，当读命令FIFO存储器Rd*_cmd_fifo都被清空后，重复步骤2.3)和步骤2.4)。

在将数据读出时，将每个DDR RAM返回的数据以及读命令压入读数据FIFO存储器Rd*_dat_fifo，，判断读命令的序号是否为相同，若相同则说明是同一次读取，则将读数据FIFO存储器Rd*_dat_fifo中的数据对齐，弹出，重新组合成新的数据输出。当X个序号不相等时，说明同步机制出错，返回信号的Generate Read command模块里暂停产生读请求，当Rd*_cmd_fifo都被清空后，重新发起读请求，进行新一轮同步，避免锁死状态。

进一步的优选，所述步骤2)中还包括命令仲裁模块command FSM，用于仲裁读写命令的优先顺序。

因为每个DDR MIG只有一个命令通道，需要把读写命令仲裁在一起。当需要支持高突发时，写优先仲裁；当需要支持低延迟时读优先仲裁。

本发明与现有技术相比，具有以下优点及有益效果：

FPGA与外部存储器建立数据通道，可以方便灵活的利用软件程序编程实现对数据的处理，并且通过mController控制将拆分后的数据写入并行级联的外部存储器，并控制数据的同步写入和同步读出，并将数据整合成新的数据输出，提高了高带宽下DDR RAM的接口带宽，大于单个DDR RAM位宽的输入数据也能够被DDR RAM缓存，建立了高速的数据传输通道。

附图说明

图1为本发明的原理框图；

图2为mController的工作原理图。

具体实施方式

首先在对本发明的具体实施例详细介绍之前，对本申请中涉及的技术名词给予解释：

片上校准引擎ODCE(On-Die Calibration Engine，)

MIG：DDR RAM的IP核。

下面结合实施例对本发明作进一步地详细说明，但本发明的实施方式不限于此。

实施例1：

结合附图1和图2所示，一种高带宽下提高DDR RAM接口带宽的FPGA实现方法，包括以下步骤：

M/N可以整除，X＝M/N；

M/N不可以整除，X＝M/N+1；

2)采用FPGA设计用于提高DDR RAM的接口带宽的mController，包括：

实施例2：

在实施例1的基础上，结合附图1和图2所示，所述步骤2.1)具体包括：所述生成刷新ZQ模块周期性生成自刷新请求信号和ZQ校准请求信号，为X个DDR RAM提供ZQ周期的刷新。ZQ是一个DDR3新增的脚，这个引脚通过片上校准引擎ODCE来自动校验数据输出驱动器导通电阻与ODT的终结电阻值。当生成刷新ZQ模块系统发出自刷新请求信号和ZQ校准请求信号时，将用时钟周期对导通电阻和ODT电阻进行重新校准。

进一步的优选，所述步骤2.2)具体包括：

2.2.4)当任意一个FIFO存储器将满时，暂停产生新的写命令。

进一步的优选，所述步骤2.3)具体包括：

进一步的优选，所述步骤2.4)具体包括：

实施例3：

在以上实施例的基础上，结合附图1和图2所示，所述步骤2)中还包括命令仲裁模块command FSM，用于仲裁读写命令的优先顺序。

以上所述，仅是本发明的较佳实施例，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本发明的保护范围之内。

Claims

1.一种高带宽下提高DDR RAM接口带宽的FPGA实现方法，其特征在于，包括以下步骤：

1）根据输入数据的位宽，计算需要并行级联的DDR RAM数量X：当输入数据的位宽为M比特，单个DDR MIG的数据位宽为N比特，其中M>N，DDR的数量X的计算方法为：

M/N可以整除，X＝M/N；

M/N不可以整除，X＝M/N+1；

2）采用FPGA设计用于提高DDR RAM的接口带宽的mController，包括：

2.1）生成刷新ZQ模块Generate Refresh ZQ，用于多个DDR RAM之间周期刷新和ZQ同步；

2.2）生成写命令模块Generate Write command，生成DDR RAM写命令，用于对X个DDRRAM并行级联的写地址统一管理；

2.3）生成读命令模块Generate Read command，生成DDR RAM读命令，用于对X个DDR并行级联的读地址统一管理；

2.4）读同步判断模块Read Synchronous judge，用来同步对齐X个DDR RAM返回的X组数据，对齐后组合成一组数据输出；所述步骤2.4）具体包括：

2.4.1）每个DDR RAM返回的读数据先压入各自对应的读数据FIFO存储器Rd*_dat_fifo，当X个读数据FIFO存储器都非空时，数据恢复FIFO存储器Rd*_rec_fifo弹出该数据对应的读命令的序号且X个序号相等时，即X个数据已经对齐，同时把X个读数据FIFO存储器Rd*_dat_fifo的数据弹出，并且组成一个新的输出数据；

2.4.2）当Rd*_rec_fifo全部非空，并且FIFO输出口同时弹出相应读命令的X个序号不相等时，返回信号至生成读命令Generate Read command模块里暂停产生读请求，当读命令FIFO存储器Rd*_cmd_fifo都被清空后，重复步骤2.3）和步骤2.4）。

2.根据权利要求1所述的一种高带宽下提高DDR RAM接口带宽的FPGA实现方法，其特征在于，所述步骤2.1）具体包括：所述生成刷新ZQ模块周期性生成自刷新请求信号和ZQ校准请求信号，为X个DDR RAM提供ZQ周期的刷新。

3.根据权利要求1所述的一种高带宽下提高DDR RAM接口带宽的FPGA实现方法，其特征在于，所述步骤2.2）具体包括：

2.2.1）所述生成写命令模块Generate Write command在写入数据时，仅产生一个写地址wr_address{bank，row，col}，用于控制X个DDR RAM的写同步；

2.2.2）把输入数据分为X组新数据，din1[N-1:0]，din2[2×N-1:N].....，dinX[M-1:(X-1）×N]；

2.2.3）将X组新数据中的每一组数据连同写地址wr_address{bank，row，col}同步压入对应的写命令FIFO存储器Wr*_cmd_fifo；

2.2.4）当任意一个FIFO存储器将满时，暂停产生新的写命令。

4.根据权利要求1所述的一种高带宽下提高DDR RAM接口带宽的FPGA实现方法，其特征在于，所述步骤2.3）具体包括：

所述生成读命令模块Generate Read command，同一次产生的读命令，序号相等，后续且产生的读命令的序号依次递增，在将该读命令压入对应的读命令FIFO存储器Rd*_cmd_fifo的同时，把序号压入到读同步判断模块Read Synchronous judge对应的数据恢复FIFO存储器Rd*_rec_fifo里面。

5.根据权利要求1-4中任意一项所述的一种高带宽下提高DDR RAM接口带宽的FPGA实现方法，其特征在于，所述步骤2）中还包括命令仲裁模块command FSM，用于仲裁读写命令的优先顺序。