KR890007285A - Fifo버퍼 제어기 - Google Patents

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KR890007285A
KR890007285A KR1019880013346A KR880013346A KR890007285A KR 890007285 A KR890007285 A KR 890007285A KR 1019880013346 A KR1019880013346 A KR 1019880013346A KR 880013346 A KR880013346 A KR 880013346A KR 890007285 A KR890007285 A KR 890007285A
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KR
South Korea
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signal
control
significant bit
maximum significant
control circuit
Prior art date
Application number
KR1019880013346A
Other languages
English (en)
Inventor
알프레드 제다 유세프
클라우드 테페브레 마틴
Original Assignee
존 이.모울
노오던 텔레롬 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 존 이.모울, 노오던 텔레롬 리미티드 filed Critical 존 이.모울
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
    • G06F5/12—Means for monitoring the fill level; Means for resolving contention, i.e. conflicts between simultaneous enqueue and dequeue operations
    • G06F5/14—Means for monitoring the fill level; Means for resolving contention, i.e. conflicts between simultaneous enqueue and dequeue operations for overflow or underflow handling, e.g. full or empty flags

Abstract

내용 없음

Description

FIFO버퍼 제어기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따라 구성된 FIFO메모리의 양호한 제1실시예를 간략하게도시한 계통도.
제3도는 본 발명에 따라 구성된 FIFO메모리의 제2실시예를 간략하게 도시한 계통도.
제4도는 FIFO메모리의 제3실시예를 간략하게 도시한 계통도.

Claims (6)

  1. 어드레스 정보를 FIFO메모리의 수단(112)에 제공하기 위한 FIFO메모리 회로(
    110)용 제어회로(111)에 있어서, 제1의2진 신호를 제공하기 위한 제1수단(117), 제
    2의2진 신호를 제공하기 위한 제2수단(118), 제1신호의 최대 유효 비트(131)을 제2신호의 최대 유효 비트(132)와 비교하여, 비교상태를 나타내는 제1제어신호(125)를 발생시키기 위한 제1비교기 수단, 최대 유효 비트보다 적은 제1신호 비트(123)을 최대 유효 비트보다 적은 제2신호와 비교하여, 비교상태를 나타내는 제2제어신호(1
    36)을 발생시키기 위한 제2비교기 수단(127), 및 충만 상태이거나 그렇지 않은 메모리 회로의 표시신호를 발생시키기 위해 제1제어신호와 제2제어신호에 응답하는 논리수단(128,133,134)로 구성되는 것을 특징으로 하는 제어 회로.
  2. 제1항에 있어서, 제1수단이 계수기 수단이고, 제2수단이 계수기 수단인 것을 특징으로 하는 제어회로.
  3. 제2항에 있어서, 제1신호와 제2신호를 수신하여, 제1신호 또는 제2신호를 선택하기 위한 멀티플렉서 수단(119)를 포함함으로써, 최대 유효 비트보다 적은 멀티플렉서의 출력이 FIFO메모리 수단을 어드레스 하기 위해 사용되는 것을 특징으로 하는 제어회로.
  4. 제1항에 있어서, 제1수단이 계수기 수단이고 제2수단이 격납수단인 것을 특징으로 하는 제어회로.
  5. 제1신호를 제공하기 위한 제1계수기 수단(117), 제2신호를 제공하기 위한 제2계수기 수단(118), 제1신호와 제2신호를 수신하여, 출력으로서 제1신호 또는 제2신호를 선택하기 위한 멀티플렉서수단(119), 제1신호의 최대 유효 비트(131)을 제2신호의 최대 유효 비트(132)와 비교하여, 비교 상태를 나타내는 제1제어신호를 발생시키기 위한 제1비교기 수단(126), 최대 유효 비트보다 적은 제1신호 비트(123)을 최대 유효 비트보다 적은 제2신호 비트(122)와 비교하여, 비교상태를 나타내는 제2제어신호(136)을 발생시키기 위한 제2비교기 수단(127), 및 메모리 회로가 공백상태이거나 그렇지 않은 것을 나타내는 제1표시 신호와 메모리 회로가 충만상태이거나 그렇지 않은 것을 나타내는 제2표시신호를 발생시키기 위해 제1제어신호와 제2제어신호에 응답하는 논리수단(128,133,134)로 구성되는 것을 특징으로 하는 FIFO메모리 회로(110)용 제어회로(111).
  6. 제5항에 있어서, 논리수단이 인버터 수단과 2개의 AND게이트 수단을 포함하는 것을 특징으로 하는 제어회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880013346A 1987-10-14 1988-10-13 Fifo버퍼 제어기 KR890007285A (ko)

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CA000549273A CA1286420C (en) 1987-10-14 1987-10-14 Fifo buffer controller
CA549,273 1987-10-14

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US (1) US4873667A (ko)
EP (1) EP0312238A3 (ko)
JP (1) JPH01129322A (ko)
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CA1286420C (en) 1991-07-16
EP0312238A3 (en) 1991-02-06
JPH01129322A (ja) 1989-05-22
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