JPS59116849A - デ−タバツフアリング方式 - Google Patents
デ−タバツフアリング方式Info
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- JPS59116849A JPS59116849A JP57234633A JP23463382A JPS59116849A JP S59116849 A JPS59116849 A JP S59116849A JP 57234633 A JP57234633 A JP 57234633A JP 23463382 A JP23463382 A JP 23463382A JP S59116849 A JPS59116849 A JP S59116849A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＲＡＭをＦＩＦＯ（Ｆｉｒｓｔ−ＩＮ 、 Ｆ
ｉｒｓｔ−Ｏｕｔ ）バッファとして用いる場合に好適
するデータバッファリング方式に関する。
ｉｒｓｔ−Ｏｕｔ ）バッファとして用いる場合に好適
するデータバッファリング方式に関する。
通常、比較的小容量のデータをバッファリンめる）にや
シとシするために、例えば米ＴＩ社製５Ｎ７４８２２５
などのＦＩＦＯバッファが使用されることが多い。
シとシするために、例えば米ＴＩ社製５Ｎ７４８２２５
などのＦＩＦＯバッファが使用されることが多い。
しかしこの種のＦＩＦＯバッファは極めて高価格である
（例えばＲＡＭと比べるとｂｉｔあたシのコストは３０
倍以上も高い）ため、ＰＩＦＯバッファを使用した場合
にはかなシのコスト高となってしまい問題であった。
（例えばＲＡＭと比べるとｂｉｔあたシのコストは３０
倍以上も高い）ため、ＰＩＦＯバッファを使用した場合
にはかなシのコスト高となってしまい問題であった。
これに対し、ＦＩＦＯバッファとしてＲＡＭを用いるこ
とも考えられるが、ＲＡＭ構成のバッファに全く非同期
でリード／ライトすることは困難であった。
とも考えられるが、ＲＡＭ構成のバッファに全く非同期
でリード／ライトすることは困難であった。
本発明は上記事情に鑑みてなされたものでその目的は、
ＦＩＦＯバッファとしてＲＡＭを使用しながら、当該Ｒ
ＡＭ構成のバッファに対して全く非同期にリード／ライ
トが行なえるデータバッファリング方式を提供すること
にある。
ＦＩＦＯバッファとしてＲＡＭを使用しながら、当該Ｒ
ＡＭ構成のバッファに対して全く非同期にリード／ライ
トが行なえるデータバッファリング方式を提供すること
にある。
本発明ではＦＩＦＯバッファとしてＲＡＭを使用する一
方、当該ＲＡＭに対するライト動作中にリード要求が発
せられた場合に、当該リード要求に応じて上記ＲＡＭに
対するリード／ライト信号をライトモードからリードモ
ードに切シ換えリード要求を優先させることにより、上
記ＲＡＭに対して任意のタイミングでデータが書き込ま
れている最中にこのタイミングに無関係にデータの読み
出し要求が発せられてもタイミングが重なることなくデ
ータ読み出しが行なえるようにしている。更に本発明で
は、リード要求が優先されたために先行するライト動作
で上記ＲＡＭに対して充分なデータが書き込め々いこと
があることを考慮し、上記優先されたリード要求に対応
するリード動作の終了に応じて上記リード／ライト信号
をリードモードからライトモードに切シ換え、再度前回
と同じアドレスに前回と同じデータを書き込む動作を行
なわせるようにしている。
方、当該ＲＡＭに対するライト動作中にリード要求が発
せられた場合に、当該リード要求に応じて上記ＲＡＭに
対するリード／ライト信号をライトモードからリードモ
ードに切シ換えリード要求を優先させることにより、上
記ＲＡＭに対して任意のタイミングでデータが書き込ま
れている最中にこのタイミングに無関係にデータの読み
出し要求が発せられてもタイミングが重なることなくデ
ータ読み出しが行なえるようにしている。更に本発明で
は、リード要求が優先されたために先行するライト動作
で上記ＲＡＭに対して充分なデータが書き込め々いこと
があることを考慮し、上記優先されたリード要求に対応
するリード動作の終了に応じて上記リード／ライト信号
をリードモードからライトモードに切シ換え、再度前回
と同じアドレスに前回と同じデータを書き込む動作を行
なわせるようにしている。
以下、本発明の一実施例を図面を参照して説明する。第
１図は本発明が適用されるＦＩＦＯバッファ装置の構成
を示すものである。図中ｌθはＦＩＦＯバッファとして
使用されるＲＡＭ、、？０はＲＡＭ Ｊ Ｏに対する書
き込みデータ（ＷＲＩＴＥＤＡＴＡ ）を入力するデー
タレシーバである。３０はＲＡＭ １０に対する書き込
みアドレスを指定するＷＲＩ ＴＥ用子アドレスカウン
タ４０は同じく読み出しアドレスを指定するＲＥＡＤ用
アドレアドレスカウンタ。５０はこれらアドレスカウン
タ３０ 、４０の出力のいずれか一方をＲＡＭ １０を
アクセスするだめのアドレスＲＡＭ−ＡＤＤＲＥＳ Ｓ
として選択するマルチプレクサ、６０はアドレスカウン
タ、？ ０ 、４０の各出力を比較し一致を検出する比
較回路、７０はＲＡＭ制御回路である二ＲＡＭ制御回路
７０はライト要求を示すライト要求信号ＷＲＩＴＥとリ
ード要求を示すリード要求信号ＲＥＡＤとに応じてＲＡ
Ｍ １０をアクセスするだめのＲＡＭ選択信号ＲＡＭ−
Ｃ８、リード／ライト信号Ｒ／Ｗ を出力すると共に、
データレシーバ２０、アドレスカウンタ３０，４０、マ
ルチプレクサ５０を制御する各種コントロール信号を出
力するようになっている。
１図は本発明が適用されるＦＩＦＯバッファ装置の構成
を示すものである。図中ｌθはＦＩＦＯバッファとして
使用されるＲＡＭ、、？０はＲＡＭ Ｊ Ｏに対する書
き込みデータ（ＷＲＩＴＥＤＡＴＡ ）を入力するデー
タレシーバである。３０はＲＡＭ １０に対する書き込
みアドレスを指定するＷＲＩ ＴＥ用子アドレスカウン
タ４０は同じく読み出しアドレスを指定するＲＥＡＤ用
アドレアドレスカウンタ。５０はこれらアドレスカウン
タ３０ 、４０の出力のいずれか一方をＲＡＭ １０を
アクセスするだめのアドレスＲＡＭ−ＡＤＤＲＥＳ Ｓ
として選択するマルチプレクサ、６０はアドレスカウン
タ、？ ０ 、４０の各出力を比較し一致を検出する比
較回路、７０はＲＡＭ制御回路である二ＲＡＭ制御回路
７０はライト要求を示すライト要求信号ＷＲＩＴＥとリ
ード要求を示すリード要求信号ＲＥＡＤとに応じてＲＡ
Ｍ １０をアクセスするだめのＲＡＭ選択信号ＲＡＭ−
Ｃ８、リード／ライト信号Ｒ／Ｗ を出力すると共に、
データレシーバ２０、アドレスカウンタ３０，４０、マ
ルチプレクサ５０を制御する各種コントロール信号を出
力するようになっている。
ＲＡＭ制御回路７０において、１０１，１０２はリード
要求信号ＲＥＡＤをクロック（ＣＰＵクロック）φに同
期化し、データレシーバ２０．マルチプレクサ５０を制
御するのに用いられるフリツプフロツプ（以下Ｆ／Ｆと
称する）である。
要求信号ＲＥＡＤをクロック（ＣＰＵクロック）φに同
期化し、データレシーバ２０．マルチプレクサ５０を制
御するのに用いられるフリツプフロツプ（以下Ｆ／Ｆと
称する）である。
Ｆ／’Ｆ １０１はリード要求信号ＲＥＡＤをＤ（デー
タ）入力、クロックφをＣＫ（クロック）入力とし、Ｆ
乃゛１０２はＦ／Ｆ １０１のＱ出力をＤ入力、クロッ
クφのインバータ１０３によるレベル反転出力をＣＫ大
入力している。Ｆ／ｌｉ’ １０２のＱ出力はデータレ
シーバ２０の制御に用いられる。１０４はψノθ１，１
０２の各Ｑ出力が入力されるアンドデートである。アン
ドデート１０４の出力はマルチプレクサへ０のセレン５
− ト端子５ＥＬＥＣＴに導かれ、当該マルチプレクサ５０
の選択制御に用いられる。１０５はリード要求信号ＲＥ
ＡＤとリードイネーブル信号ＲＥＡＤＥＮＡＢＬＥとが
入力されるナンドデート、１０６はナンドｒ −） １
０５の出力が入力されるインバータである。インバータ
１θ６の出力はＲＥＡＤ用アドレアドレスカウンタ４０
ント更新するのに用いられる。１０７はＲＡＭ １０に
対する２重書き込みを検出するＦ／Ｆ （フリツプフロ
ツプ）である。Ｆ／Ｆ ７ ｏ ｙは比較回路６０の出
力（一致／不一致出力）をＤ入力、後述するアンドガー
ド１１１の出力をＣＫ大入力している。ｖｆｉ１０７の
Ｑ出力（２重書き込み検出結果）は図示せぬＣＰＵに通
知されるようになっている。
タ）入力、クロックφをＣＫ（クロック）入力とし、Ｆ
乃゛１０２はＦ／Ｆ １０１のＱ出力をＤ入力、クロッ
クφのインバータ１０３によるレベル反転出力をＣＫ大
入力している。Ｆ／ｌｉ’ １０２のＱ出力はデータレ
シーバ２０の制御に用いられる。１０４はψノθ１，１
０２の各Ｑ出力が入力されるアンドデートである。アン
ドデート１０４の出力はマルチプレクサへ０のセレン５
− ト端子５ＥＬＥＣＴに導かれ、当該マルチプレクサ５０
の選択制御に用いられる。１０５はリード要求信号ＲＥ
ＡＤとリードイネーブル信号ＲＥＡＤＥＮＡＢＬＥとが
入力されるナンドデート、１０６はナンドｒ −） １
０５の出力が入力されるインバータである。インバータ
１θ６の出力はＲＥＡＤ用アドレアドレスカウンタ４０
ント更新するのに用いられる。１０７はＲＡＭ １０に
対する２重書き込みを検出するＦ／Ｆ （フリツプフロ
ツプ）である。Ｆ／Ｆ ７ ｏ ｙは比較回路６０の出
力（一致／不一致出力）をＤ入力、後述するアンドガー
ド１１１の出力をＣＫ大入力している。ｖｆｉ１０７の
Ｑ出力（２重書き込み検出結果）は図示せぬＣＰＵに通
知されるようになっている。
１０８はＦ／Ｆ １０７のＱ出力とライト要求信号ＷＲ
ＩＴＥＥとが入力される１０”レベルアクティブのアン
ドｒ−）である。アンドデートＪＯＢはＦ／’Ｆ １０
７のＱ出力が“１″の期間中（すたわちＦ／Ｆ ７ ｏ
ｙが２重書き込み検出期間中）、信号■ＩＴＥの出力
を禁止する。１０９，１１０はリ一６− ド要求とライト要求との競合時におけるリード／ライト
信号の切換えを制御するのに用いられるＦ／Ｆ （フリ
ッゾフロッりである。Ｆ／′Ｆ′１０９はアンドデート
１０Ｂの出力をＤ入力、ナンドダート１０５（Ｄ出力を
ＣＫ大入力し、Ｆ／１１１０はＦ７Ｔ １０９のＱ出力
をＤ入力、ナンドデート１０５の出力をＣＫ大入力して
いる。また已４゛１０９．１１０はアンドデート１θ８
の出力をＲ（リセット）入力としている。１１ノはＦ／
１１’１１０の百出力、アンドデートＪＯ８の出力、お
よびＦ／Ｆ１０２の回出力が入力されるアンドダートで
ある。アンＰｒ−）ＪＪＪの出力はＦ’／Ｆ ７０７の
ＣＫ大入力なる。１１２はＦ汐１０１．１０２の各Ｑ出
力および比較回路６０の出力（一致／不一致出力）が入
力されるノアデート、Ｊ１３はこのノアデート１１２の
出力、アンドデート１０８の出力、およびＦ／’Ｆ ７
１゜の回出力が入力されるナンドデートである。ナンド
ｆ −ト１１３の出力はＲＡＭ １ ｏに対するリード
／ライト信号ＲＥＡ明転Ｗ注として用いられる。
ＩＴＥＥとが入力される１０”レベルアクティブのアン
ドｒ−）である。アンドデートＪＯＢはＦ／’Ｆ １０
７のＱ出力が“１″の期間中（すたわちＦ／Ｆ ７ ｏ
ｙが２重書き込み検出期間中）、信号■ＩＴＥの出力
を禁止する。１０９，１１０はリ一６− ド要求とライト要求との競合時におけるリード／ライト
信号の切換えを制御するのに用いられるＦ／Ｆ （フリ
ッゾフロッりである。Ｆ／′Ｆ′１０９はアンドデート
１０Ｂの出力をＤ入力、ナンドダート１０５（Ｄ出力を
ＣＫ大入力し、Ｆ／１１１０はＦ７Ｔ １０９のＱ出力
をＤ入力、ナンドデート１０５の出力をＣＫ大入力して
いる。また已４゛１０９．１１０はアンドデート１θ８
の出力をＲ（リセット）入力としている。１１ノはＦ／
１１’１１０の百出力、アンドデートＪＯ８の出力、お
よびＦ／Ｆ１０２の回出力が入力されるアンドダートで
ある。アンＰｒ−）ＪＪＪの出力はＦ’／Ｆ ７０７の
ＣＫ大入力なる。１１２はＦ汐１０１．１０２の各Ｑ出
力および比較回路６０の出力（一致／不一致出力）が入
力されるノアデート、Ｊ１３はこのノアデート１１２の
出力、アンドデート１０８の出力、およびＦ／’Ｆ ７
１゜の回出力が入力されるナンドデートである。ナンド
ｆ −ト１１３の出力はＲＡＭ １ ｏに対するリード
／ライト信号ＲＥＡ明転Ｗ注として用いられる。
１１４はす：ｙＰ？”−）７０５ 、１１３の各出力が
入力される“０”レベルアクティブのオアｒ −トであ
る。オアダート１１４の出力はＲＡＭ Ｊ Ｏに対する
ＲＡＭ選択信号ＲＡＭ−Ｃ８として用いられる。
入力される“０”レベルアクティブのオアｒ −トであ
る。オアダート１１４の出力はＲＡＭ Ｊ Ｏに対する
ＲＡＭ選択信号ＲＡＭ−Ｃ８として用いられる。
なお、前記アンドデート１０Ｂの出力はＷＲＩＴＥ用ア
ドレノアドレスカウンタ３θト更新するのにも用いられ
ている。
ドレノアドレスカウンタ３θト更新するのにも用いられ
ている。
次に本発明の一実施例の動作を第２図乃至第４図のタイ
ミングチャートを参照して説明する。
ミングチャートを参照して説明する。
第２図はＦＩＦＯバッファ装置（のＲＡＭ制御回路７０
）にライト要求だけが出されている場合のタイミングチ
ャートを示すものである。今、ライト要求を示す有効（
”Ｏ”）なライト要求信号■ＩＴＥがＲＡＭ制御回路７
０に入力されたものとする。このとき、Ｆ／Ｆ１０７が
リセット状態にあるものとするとそのＱ出力は“０″で
あシ、シたがって“０＃レベルアクテイブのアンドダー
ト１０Ｂの出力は“１″となる。アンドデートｉ°０８
の”１″出力はナンドデート１１３に導かれる。
）にライト要求だけが出されている場合のタイミングチ
ャートを示すものである。今、ライト要求を示す有効（
”Ｏ”）なライト要求信号■ＩＴＥがＲＡＭ制御回路７
０に入力されたものとする。このとき、Ｆ／Ｆ１０７が
リセット状態にあるものとするとそのＱ出力は“０″で
あシ、シたがって“０＃レベルアクテイブのアンドダー
ト１０Ｂの出力は“１″となる。アンドデートｉ°０８
の”１″出力はナンドデート１１３に導かれる。
ナンドダート１１３にはＦ／Ｆ１１０の回出力およびノ
アデート１１２の出力も導かれている。
アデート１１２の出力も導かれている。
リード状態にない場合、Ｆ／’Ｆ ７ Ｊθの回出力お
よびノアｆ−ト１１２の出力は共に１”であり、したが
ってナンドデート１１３の出力は０″となる。このナン
ドルート１１３の出力（＠０”）は第２図に示されるよ
うにライトモードを指定するリード／ライト信号ＲＥＡ
Ｄ／ＷＲＩＴＥ としてＲＡＭ ７０に導かれる。ま
た、上記ナンドデート１１３の出力（１０”）は１０”
レベルアクティブのオアルート１１４にも導かれる。こ
れによりオアｒ−１−１１４の出力は“１”となる。こ
のオアＰ−ト１１４の出力（“１″）は第２図に示され
るように有効なＲＡＭ選択信号ＲＡＭ−Ｃ８としてＲＡ
Ｍ１０に導かれる。リード状態にない場合、Ｆ／Ｆ１０
２のＱ出力、アンド・ｒ−ト１０４の出力は共に１０”
である。したがってデータレシーバ２０はＦ／Ｆ１０２
のＱ出力（“０″）に応じて書き込みデータをＲＡＭ
１０に入力し、マルチブレフサ５０はアンドデート１０
４の１０″出力に応じてＷＲＩ ＴＥ用子アドレスカウ
ンタ３０出力を第２９− 図に示されるようにアドレスＲＡＭ−ＡＤＤＲＥＳＳと
してＲＡＭ １０に入力する。しかして、ＲＡＭ選択信
号ＲＡＭ−Ｃ８（ライト要求信号ＷＲＩＴＥ ）が有効
である期間中、ライト動作が行なわれ、データレシーバ
２０を介して入力された書込みデータがマルチプレクサ
５０の出力の示す（すなわちＷＲＩＴＥ用アドレスカウ
ンタ３０の出力の示す）ＲＡＭ １０のアドレス位置に
書き込まれる。そして、ライト要求信号ＷＲＩＴＥの出
力が停止される１！１１、ｌｌ０７ルベルアクテイブの
アンド’ｔ’−）１ｏ８の出力は“１″から°０”に遷
移する。これによ多リード／ライト信号ＲＥＡＤ ／Ｗ
ＲＩ ＴＥが１０”（ライトモード）から＠１＃（リー
ドモード）に、財Ｍ選択信号ＲＡＭ−（！８が′１“（
有効）から“θ″（無効）にそれぞれ遷移すると共に、
■ＩＴＥ用アドレアドレスカウンタ３０クリメント（例
えば＋１）される。そして上述の動作が繰シ返されるこ
とにより、ＲＡＭ ｙ ｏに対するデータのバラシアリ
ングが行なわれる。
よびノアｆ−ト１１２の出力は共に１”であり、したが
ってナンドデート１１３の出力は０″となる。このナン
ドルート１１３の出力（＠０”）は第２図に示されるよ
うにライトモードを指定するリード／ライト信号ＲＥＡ
Ｄ／ＷＲＩＴＥ としてＲＡＭ ７０に導かれる。ま
た、上記ナンドデート１１３の出力（１０”）は１０”
レベルアクティブのオアルート１１４にも導かれる。こ
れによりオアｒ−１−１１４の出力は“１”となる。こ
のオアＰ−ト１１４の出力（“１″）は第２図に示され
るように有効なＲＡＭ選択信号ＲＡＭ−Ｃ８としてＲＡ
Ｍ１０に導かれる。リード状態にない場合、Ｆ／Ｆ１０
２のＱ出力、アンド・ｒ−ト１０４の出力は共に１０”
である。したがってデータレシーバ２０はＦ／Ｆ１０２
のＱ出力（“０″）に応じて書き込みデータをＲＡＭ
１０に入力し、マルチブレフサ５０はアンドデート１０
４の１０″出力に応じてＷＲＩ ＴＥ用子アドレスカウ
ンタ３０出力を第２９− 図に示されるようにアドレスＲＡＭ−ＡＤＤＲＥＳＳと
してＲＡＭ １０に入力する。しかして、ＲＡＭ選択信
号ＲＡＭ−Ｃ８（ライト要求信号ＷＲＩＴＥ ）が有効
である期間中、ライト動作が行なわれ、データレシーバ
２０を介して入力された書込みデータがマルチプレクサ
５０の出力の示す（すなわちＷＲＩＴＥ用アドレスカウ
ンタ３０の出力の示す）ＲＡＭ １０のアドレス位置に
書き込まれる。そして、ライト要求信号ＷＲＩＴＥの出
力が停止される１！１１、ｌｌ０７ルベルアクテイブの
アンド’ｔ’−）１ｏ８の出力は“１″から°０”に遷
移する。これによ多リード／ライト信号ＲＥＡＤ ／Ｗ
ＲＩ ＴＥが１０”（ライトモード）から＠１＃（リー
ドモード）に、財Ｍ選択信号ＲＡＭ−（！８が′１“（
有効）から“θ″（無効）にそれぞれ遷移すると共に、
■ＩＴＥ用アドレアドレスカウンタ３０クリメント（例
えば＋１）される。そして上述の動作が繰シ返されるこ
とにより、ＲＡＭ ｙ ｏに対するデータのバラシアリ
ングが行なわれる。
次にリード要求だけが出されている場合の動１０−
作を第３図のタイミングチャートを参照して説明する。
今、リード要求を示す有効（“１″）なリード要求信号
ＲＥＡＤがＲＡＭ制御回路７０に入力されたものとする
。この信号ＲＦＩ：ＡＤはＦ／Ｆ １０１のＤ入力とな
シ、これにより ＦＡ″１０ノはクロックφの立上９の
タイミングでセットする。このｖｆｉ Ｊ ０７のＱ出
力（１１つけろ／ｖ ７０２のＤ入力となシ、これによ
シＦＡ′Ｊ０２はクロ、りφの立下シのタイミングでセ
ットする。Ｆ／Ｆｌ□Ｊ。
ＲＥＡＤがＲＡＭ制御回路７０に入力されたものとする
。この信号ＲＦＩ：ＡＤはＦ／Ｆ １０１のＤ入力とな
シ、これにより ＦＡ″１０ノはクロックφの立上９の
タイミングでセットする。このｖｆｉ Ｊ ０７のＱ出
力（１１つけろ／ｖ ７０２のＤ入力となシ、これによ
シＦＡ′Ｊ０２はクロ、りφの立下シのタイミングでセ
ットする。Ｆ／Ｆｌ□Ｊ。
１０２が共にセットすることによシアンドｆ −ト１０
４の出力は“Ｏ＃から“１＃に■移する。しかしてマル
チプレクサ５０はアンドｆ−）１０４の＠１”出力に応
じてＲＥＡＤ用アドレアドレスカウンタ４０を第３図に
示されるようにアドレスＲＡＭ−ＡＤＤＲＥＳＳとして
ＲＡＭ １０に選択出力する。
４の出力は“Ｏ＃から“１＃に■移する。しかしてマル
チプレクサ５０はアンドｆ−）１０４の＠１”出力に応
じてＲＥＡＤ用アドレアドレスカウンタ４０を第３図に
示されるようにアドレスＲＡＭ−ＡＤＤＲＥＳＳとして
ＲＡＭ １０に選択出力する。
またＲＡＭ ｌ Ｏ（ＦＩＦＯバッファ）に対する一連
のデータの読み出しを示す有効（“１″）なリードイネ
ーブル信号ＲＥＡＤ ｇＮＡＢＬＥが出力されている期
間中にリード要求信号ＲＥＡＤが出されるとナンドｒ−
ト１０５の出力は”１″から“０＃に遷移する。
のデータの読み出しを示す有効（“１″）なリードイネ
ーブル信号ＲＥＡＤ ｇＮＡＢＬＥが出力されている期
間中にリード要求信号ＲＥＡＤが出されるとナンドｒ−
ト１０５の出力は”１″から“０＃に遷移する。
この結果、″″０＃０＃レベルアクテイブｒ−）１１４
の出力は“Ｏ＃から“１″に豊移する。このオアｒ−ト
１１４の出力（”１″）は第３図に示されるように有効
なＲＡＭ選択信号ＲＡＭ−Ｃ８としてＲＡＭ １０に導
かれる。また、本実施例のように有効なライト要求信号
■ＩＴＥが出されていない場合、１０”レベルアクティ
ゾのアンドデートＪＯＢの出力は０”であシ、シたがっ
てナンドｆ−）７７．９の出力は“１”である。ナンド
デート１１３の出力はリード／ライト信号ＲＥＡＤ ／
ＶＩｌ’ＲＩＴＥとしてＲＡＭ １０に導かれておシ、
有効なライト要求信号ＷＲＩ ＴＥが出されていないこ
の例では、当該リート／ライト信号ＲＥＡＤ ／ＷＲＩ
ＴＥは第３図に示されるように常に１＃すなわちり一
ドモードを指定する。しかして、ＲＡＭ選択信号ＲＡＭ
−Ｃ８が有効である期間中、リード動作が行なわれ、マ
ルチプレクサ５ｏの選択出力の示す（スなわちＲＥＡＤ
用アドレアドレスカウンタ４の出力の示す） ＲＡＭ
１０のアドレス位置からデータが読み出される。そして
、リード要求信号ＲＥＡＤの出力が停止されるとナンド
ｌ’−ト１ｏｓの出力は“Ｏ”から１”に１移し、これ
によシ”Ｏ″レベルアクテアプオアｒ−ト１１４の出力
、スなわちＲＡＭ選択信号ＲＡＭ−Ｃ８は第３図に示さ
れるように”１″（有効）から“０”（無効）に岬移す
る。また、ナンドｒ−ト１０５の出力が″０″から“１
”に遷移することによシ、当該出力のインバータ１０６
によるレベル反転出力は“１″から１０＃に遷移し、こ
の結果ＲＥＡＤ用アドレアドレスカウンタインクリメン
トされる。そして、上述の動作が繰り返されることによ
り、ＲＡＭ ） ０にバッファリングされたデータがそ
の格納順に逐次読み出される。
の出力は“Ｏ＃から“１″に豊移する。このオアｒ−ト
１１４の出力（”１″）は第３図に示されるように有効
なＲＡＭ選択信号ＲＡＭ−Ｃ８としてＲＡＭ １０に導
かれる。また、本実施例のように有効なライト要求信号
■ＩＴＥが出されていない場合、１０”レベルアクティ
ゾのアンドデートＪＯＢの出力は０”であシ、シたがっ
てナンドｆ−）７７．９の出力は“１”である。ナンド
デート１１３の出力はリード／ライト信号ＲＥＡＤ ／
ＶＩｌ’ＲＩＴＥとしてＲＡＭ １０に導かれておシ、
有効なライト要求信号ＷＲＩ ＴＥが出されていないこ
の例では、当該リート／ライト信号ＲＥＡＤ ／ＷＲＩ
ＴＥは第３図に示されるように常に１＃すなわちり一
ドモードを指定する。しかして、ＲＡＭ選択信号ＲＡＭ
−Ｃ８が有効である期間中、リード動作が行なわれ、マ
ルチプレクサ５ｏの選択出力の示す（スなわちＲＥＡＤ
用アドレアドレスカウンタ４の出力の示す） ＲＡＭ
１０のアドレス位置からデータが読み出される。そして
、リード要求信号ＲＥＡＤの出力が停止されるとナンド
ｌ’−ト１ｏｓの出力は“Ｏ”から１”に１移し、これ
によシ”Ｏ″レベルアクテアプオアｒ−ト１１４の出力
、スなわちＲＡＭ選択信号ＲＡＭ−Ｃ８は第３図に示さ
れるように”１″（有効）から“０”（無効）に岬移す
る。また、ナンドｒ−ト１０５の出力が″０″から“１
”に遷移することによシ、当該出力のインバータ１０６
によるレベル反転出力は“１″から１０＃に遷移し、こ
の結果ＲＥＡＤ用アドレアドレスカウンタインクリメン
トされる。そして、上述の動作が繰り返されることによ
り、ＲＡＭ ） ０にバッファリングされたデータがそ
の格納順に逐次読み出される。
ところで、本実施例では、ＦＩＦＯバッファとしてのＲ
ＡＭ Ｊ Ｏに対するデータの書き込み（バッファリン
グ）とＲＡＭ １０からのデータの読み出しとが非同期
で行なわれている。したがって、どこかのタイミングで
リード要求とライト要求とが重なってしまう場合が生じ
る。このような不都合が生じた場合の動作を第４図のタ
イミン１３− グチヤードを参照して説明する。なお、本実施例では、
ＲＡＭ ７０にデータを書き込む速度が読み出す速度よ
シも遅いものとする。今、リード要求信号ＲＥＡＤが出
されていない状態でライト要求信号Ｖｌ／ＲＩ ＴＥが
ＲＡＭ制御回路７０に入力されたものとする。この結果
、第４図に示されるように有効なＲＡＭ選択信号ＲＡＭ
−Ｃ８、並びにライトモードを示す（論理“０”の）リ
ード／ライト信号ＲＥＡＤ／ＷＲＩＴＥが（それぞれ、
ｔ７１”−ト１１４、ナンドｒ−トＪＪ、９から） Ｒ
ＡＭ ７ ｏに導かれる。
ＡＭ Ｊ Ｏに対するデータの書き込み（バッファリン
グ）とＲＡＭ １０からのデータの読み出しとが非同期
で行なわれている。したがって、どこかのタイミングで
リード要求とライト要求とが重なってしまう場合が生じ
る。このような不都合が生じた場合の動作を第４図のタ
イミン１３− グチヤードを参照して説明する。なお、本実施例では、
ＲＡＭ ７０にデータを書き込む速度が読み出す速度よ
シも遅いものとする。今、リード要求信号ＲＥＡＤが出
されていない状態でライト要求信号Ｖｌ／ＲＩ ＴＥが
ＲＡＭ制御回路７０に入力されたものとする。この結果
、第４図に示されるように有効なＲＡＭ選択信号ＲＡＭ
−Ｃ８、並びにライトモードを示す（論理“０”の）リ
ード／ライト信号ＲＥＡＤ／ＷＲＩＴＥが（それぞれ、
ｔ７１”−ト１１４、ナンドｒ−トＪＪ、９から） Ｒ
ＡＭ ７ ｏに導かれる。
また、マルチプレクサ５０はアンドルート１０４の″０
＃出力に応じてＷＲＩ ＴＥ用アドレスカウンタ３０の
出力をＲＡＭ １０に対するアドレスＲＡＭ−ＡＤＤＲ
ＥＳＳ（書き込みアドレス）として選択出力する（第４
図参照）。更にデータレシーバ２０はＦ／ｌｒ ｙ ｏ
２のＱ出力（“０″′）に応じて書き込みデータをＲ
ＡＭ ７０に出力する。しかして、上記７書き込みデー
タをマルチプレクサ５０の選択出力の示すＲＡＭ ７θ
のアドレス位置に書き込むライト動作が開始される。
＃出力に応じてＷＲＩ ＴＥ用アドレスカウンタ３０の
出力をＲＡＭ １０に対するアドレスＲＡＭ−ＡＤＤＲ
ＥＳＳ（書き込みアドレス）として選択出力する（第４
図参照）。更にデータレシーバ２０はＦ／ｌｒ ｙ ｏ
２のＱ出力（“０″′）に応じて書き込みデータをＲ
ＡＭ ７０に出力する。しかして、上記７書き込みデー
タをマルチプレクサ５０の選択出力の示すＲＡＭ ７θ
のアドレス位置に書き込むライト動作が開始される。
１４−
上記ライト動作開始後にリード要求信号ＲＥＡＤがＲＡ
Ｍ制御回路７０に入力され、ライト要求とリード要求と
が重なったものとする。有効なリード要求信号ＲＥＡＤ
が入力されると、前述したようにφ１０１，１０２が共
にセット状態となり、アンドｒ−ト１０４の出力は０”
かう′″１”に遷移する。この結果、マルチプレクサ５
０はＲＡＭ １０に対するアドレスＲＡＭ−ＡＤＤＲＥ
ＳＳをＷＲＩＴＥ用アドレノアドレスカウンタ３０書き
込みアドレス）からＲＥＡＤ用アドレアドレスカウンタ
４０（読み出しアドレス）に切り換える（第４図参照）
。また、ＦＡ？Ｊ ０１がセット状態となることによＶ
） （Ｆ／Ｆ １０２でも同じ）、ノアｆ−ト１１２の
出力が“１″′から°０”に遷移する。
Ｍ制御回路７０に入力され、ライト要求とリード要求と
が重なったものとする。有効なリード要求信号ＲＥＡＤ
が入力されると、前述したようにφ１０１，１０２が共
にセット状態となり、アンドｒ−ト１０４の出力は０”
かう′″１”に遷移する。この結果、マルチプレクサ５
０はＲＡＭ １０に対するアドレスＲＡＭ−ＡＤＤＲＥ
ＳＳをＷＲＩＴＥ用アドレノアドレスカウンタ３０書き
込みアドレス）からＲＥＡＤ用アドレアドレスカウンタ
４０（読み出しアドレス）に切り換える（第４図参照）
。また、ＦＡ？Ｊ ０１がセット状態となることによＶ
） （Ｆ／Ｆ １０２でも同じ）、ノアｆ−ト１１２の
出力が“１″′から°０”に遷移する。
この結果、ナンドダート１１３の出力、すなわちリート
／ライト信号ＲＥＡＤ／ＷＲＩＴＥは第４図に示される
ように“Ｏ”から“１″に遷移し、ＲＡＭ１０に対する
アクセスモードがライトモードからリードモーげに切シ
換わる。すなわち、先行するライト要求に対応したライ
ト動作から、後続するリード要求に対応したリード動作
に強制的に切り換えられる。
／ライト信号ＲＥＡＤ／ＷＲＩＴＥは第４図に示される
ように“Ｏ”から“１″に遷移し、ＲＡＭ１０に対する
アクセスモードがライトモードからリードモーげに切シ
換わる。すなわち、先行するライト要求に対応したライ
ト動作から、後続するリード要求に対応したリード動作
に強制的に切り換えられる。
このように本実施例ではリード要求を優先させているた
め、ライト動作を実行中にリード要求が発せられた場合
、ライト動作からリード動作に強制的に切シ換えるよう
になっている。しかし、ライト動作が強制的に停止され
た場合、その停止タイミングによっては、すなわちライ
ト動作の期間によっては、ＲＡＭ １０に対するデータ
書き込みが充分に行なわれていない恐れがある。これに
対し本実施例では、以下に示されるようにして上述の問
題の解決が図られている。
め、ライト動作を実行中にリード要求が発せられた場合
、ライト動作からリード動作に強制的に切シ換えるよう
になっている。しかし、ライト動作が強制的に停止され
た場合、その停止タイミングによっては、すなわちライ
ト動作の期間によっては、ＲＡＭ １０に対するデータ
書き込みが充分に行なわれていない恐れがある。これに
対し本実施例では、以下に示されるようにして上述の問
題の解決が図られている。
今、先行するライト要求に対して優先された後続のリー
ド要求（リード要求信号ＲＥＡＤ ）の出力が停止され
たものとする。この結果、φノθノ 、１０２がり七ツ
トする。Ｆ／Ｆ １ ｏ ノがリセットすると（Ｆ／
Ｆ Ｊ ｏ ２でも同じ）、アンドケ゛−ト１０４の出
力は“１″から°０″に遷移すｚｏこれによシ、マルチ
プレクサ５θハＲＡＭ１０に対すルア ）’ Ｌ／ ス
ＲＡＭ−ＡＤＤＲＥＳＳをＲＥＡＤ用アドレアドレスカ
ウンタ４０（読み出しアドレス）からＷＲＩＴＥ用アド
レノアドレスカウンタ３０１１き込みアドレス）に切シ
要える。このときのＷＲＩＴＥ用アドレノアドレスカウ
ンタ３０、リード優先のために停止されたライト動作の
期間中における内容と回しである。また、Ｆ／’Ｆ １
０２がリセット状態と々ることによシデータレシーバ２
０はライト要求と共に出されていた書き込みデータを再
びＲＡＭ ７０に入力する。この書き込みデータはリー
ド優先のだめに停止されたライト動作においてＲＡＭ
１０に書き込まれていたデータと同一データである。更
にＦ／Ｆ １０１゜１０２がリセット状態となることに
よシノアｒ−ト１１２の出力は“Ｏ”から“ｌ＃に遷移
する（但し、比較回路６０が一致を検出していない場合
）。また、リード要求（リード要求信号ＲＥＡＤ ）の
出力が停止されると、ナンドｒ−）１０５の出力が１０
”から“１”に遷移する。とのす７１’ｌ” −） ７
０５の出力はＦ／Ｆ １０９ 、１１０のＣＫ大入力な
っておシ、この結果Ｆ／Ｆ １０９１７− は″０＃レベルアクティブのアンドルート１０Ｂの出力
（ライト要求が出ているこの例では“１″）をラッチし
、Ｆ／７１ノ０はＦ／Ｆ Ｊ ０９のＱ出力（この例で
は“０″）をラッチする。このＣＫ入力以前のＦ／Ｆ
Ｊｏ ９のＱ出力は“０”であり、したがってＦ／’Ｆ
１１ ｏの百出力はＣＫ入力以前と同じ＠ｌ”である
。このφノ１０の百出力（＠１つと、″０”レベルアク
ティブのアンドｆ−ｈＪＯ＆の出力（“１”）と、ノア
ケ゛−ト１１２の出力とはナンドダート１１３に導かれ
ている。しかしてナンドｆ−ト１１３の出力すなわちリ
ード／ライト信号ＲＩＤ ／ ＷＲＩＴＥは、上述した
ノアデートＩＪ２の出力の“０″′から”１″への遷移
に応じて第４図に示されるように１１”から００″に遷
移し、ＲＡＭ Ｊ Ｏに対するアクセスモードがリード
モードから元のライトモードに切シ換わる。すなわち、
リード優先のために停止（実際には中断建れたライト動
作が、リード動作の終了に応じて再開される。この再開
されたライト動作では、ＲＡＭ ７ ｏの前回（中断時
）と同一アドレス１８− 位置に前回と同じデータが書き込まれる。
ド要求（リード要求信号ＲＥＡＤ ）の出力が停止され
たものとする。この結果、φノθノ 、１０２がり七ツ
トする。Ｆ／Ｆ １ ｏ ノがリセットすると（Ｆ／
Ｆ Ｊ ｏ ２でも同じ）、アンドケ゛−ト１０４の出
力は“１″から°０″に遷移すｚｏこれによシ、マルチ
プレクサ５θハＲＡＭ１０に対すルア ）’ Ｌ／ ス
ＲＡＭ−ＡＤＤＲＥＳＳをＲＥＡＤ用アドレアドレスカ
ウンタ４０（読み出しアドレス）からＷＲＩＴＥ用アド
レノアドレスカウンタ３０１１き込みアドレス）に切シ
要える。このときのＷＲＩＴＥ用アドレノアドレスカウ
ンタ３０、リード優先のために停止されたライト動作の
期間中における内容と回しである。また、Ｆ／’Ｆ １
０２がリセット状態と々ることによシデータレシーバ２
０はライト要求と共に出されていた書き込みデータを再
びＲＡＭ ７０に入力する。この書き込みデータはリー
ド優先のだめに停止されたライト動作においてＲＡＭ
１０に書き込まれていたデータと同一データである。更
にＦ／Ｆ １０１゜１０２がリセット状態となることに
よシノアｒ−ト１１２の出力は“Ｏ”から“ｌ＃に遷移
する（但し、比較回路６０が一致を検出していない場合
）。また、リード要求（リード要求信号ＲＥＡＤ ）の
出力が停止されると、ナンドｒ−）１０５の出力が１０
”から“１”に遷移する。とのす７１’ｌ” −） ７
０５の出力はＦ／Ｆ １０９ 、１１０のＣＫ大入力な
っておシ、この結果Ｆ／Ｆ １０９１７− は″０＃レベルアクティブのアンドルート１０Ｂの出力
（ライト要求が出ているこの例では“１″）をラッチし
、Ｆ／７１ノ０はＦ／Ｆ Ｊ ０９のＱ出力（この例で
は“０″）をラッチする。このＣＫ入力以前のＦ／Ｆ
Ｊｏ ９のＱ出力は“０”であり、したがってＦ／’Ｆ
１１ ｏの百出力はＣＫ入力以前と同じ＠ｌ”である
。このφノ１０の百出力（＠１つと、″０”レベルアク
ティブのアンドｆ−ｈＪＯ＆の出力（“１”）と、ノア
ケ゛−ト１１２の出力とはナンドダート１１３に導かれ
ている。しかしてナンドｆ−ト１１３の出力すなわちリ
ード／ライト信号ＲＩＤ ／ ＷＲＩＴＥは、上述した
ノアデートＩＪ２の出力の“０″′から”１″への遷移
に応じて第４図に示されるように１１”から００″に遷
移し、ＲＡＭ Ｊ Ｏに対するアクセスモードがリード
モードから元のライトモードに切シ換わる。すなわち、
リード優先のために停止（実際には中断建れたライト動
作が、リード動作の終了に応じて再開される。この再開
されたライト動作では、ＲＡＭ ７ ｏの前回（中断時
）と同一アドレス１８− 位置に前回と同じデータが書き込まれる。
ところで、ＲＡＭ １０にバッファリングされたデータ
を連続的に読み出している場合には、上記再開されたラ
イト動作の期間中に更に次のリード要求が発せられて当
該ライト動作が再び停止されてしまう。しかし、先行す
るリード要求と後続するリード要求との間には成る程度
の時間間隔があｐ、ＲＡＭ ７ ｏに対してデータを充
分に書き込めるだけの時間（例えば３００ ｎｓ以上）
は確保できるため何ら問題とならない。ライト要求が発
せられている期間中に２度目のリード要求が発せられ、
再開されたライト動作から当該２度目のリード要求に対
応したリード動作に切り換えられ、更にそのリード動作
が終了したものとする。このとき、前述したようにＦ／
′Ｆ１０９はアンドダート１０８の出力をラッチし、ろ
４゛ノ１０はＦ／Ｆ ７ ｏ ９のＱ出力をラッチする
。もし、上記２度目のリード要求に対応したリード動作
の終了時にも上述のライト要求が発せられていれば、こ
の時点におけるφ１０９のＱ出力は“１”である。した
がってφ１１０のＱ出力は“１″から“０”に遷移する
。このため、前述したようにリード要求信号ＲＥＡＤの
出力停止に応じてノアダートＪ１２の出力が“０″から
＠１”に遷移してもナンド”ｒ’−ト１１３の出力すな
わちリード／ライト信号ＲＥＡＤ ／ＷＲＩＴＥはライ
トモードを示すように切り換わらない。すなわち本実施
例によれば、リード優先のためにライト動作が中断され
た場合、該当するリード動作と後続のリード動作との空
き時間で前回と同一のライト動作が再開されて確実にデ
ータ書き込みが行なわれた後は、たとえ当該ライト動作
に対応するライト要求が継続して発せられていても当該
ライト動作は繰シ返されない。そして、ライト要求が停
止すると、アンドｆ−ト１０Ｂの出力が＠１″から１０
＃に遷移する。
を連続的に読み出している場合には、上記再開されたラ
イト動作の期間中に更に次のリード要求が発せられて当
該ライト動作が再び停止されてしまう。しかし、先行す
るリード要求と後続するリード要求との間には成る程度
の時間間隔があｐ、ＲＡＭ ７ ｏに対してデータを充
分に書き込めるだけの時間（例えば３００ ｎｓ以上）
は確保できるため何ら問題とならない。ライト要求が発
せられている期間中に２度目のリード要求が発せられ、
再開されたライト動作から当該２度目のリード要求に対
応したリード動作に切り換えられ、更にそのリード動作
が終了したものとする。このとき、前述したようにＦ／
′Ｆ１０９はアンドダート１０８の出力をラッチし、ろ
４゛ノ１０はＦ／Ｆ ７ ｏ ９のＱ出力をラッチする
。もし、上記２度目のリード要求に対応したリード動作
の終了時にも上述のライト要求が発せられていれば、こ
の時点におけるφ１０９のＱ出力は“１”である。した
がってφ１１０のＱ出力は“１″から“０”に遷移する
。このため、前述したようにリード要求信号ＲＥＡＤの
出力停止に応じてノアダートＪ１２の出力が“０″から
＠１”に遷移してもナンド”ｒ’−ト１１３の出力すな
わちリード／ライト信号ＲＥＡＤ ／ＷＲＩＴＥはライ
トモードを示すように切り換わらない。すなわち本実施
例によれば、リード優先のためにライト動作が中断され
た場合、該当するリード動作と後続のリード動作との空
き時間で前回と同一のライト動作が再開されて確実にデ
ータ書き込みが行なわれた後は、たとえ当該ライト動作
に対応するライト要求が継続して発せられていても当該
ライト動作は繰シ返されない。そして、ライト要求が停
止すると、アンドｆ−ト１０Ｂの出力が＠１″から１０
＃に遷移する。
これによ、り Ｆ／Ｆ ７θ９，１ノ０はリセットされ
、後続するライト要求に対する受付準備が整う。
、後続するライト要求に対する受付準備が整う。
次に比較回路６ｏで一致が検出された場合の動作を説明
する。比較回路６ｏはＷＲＩＴＥ用アドレスカウンタ３
ｏおよびＲＥＡＤ用アドレスヵウ゛ンタ４θの各出力を
比較し、一致検出期間中論理“１”の信号を出力する。
する。比較回路６ｏはＷＲＩＴＥ用アドレスカウンタ３
ｏおよびＲＥＡＤ用アドレスヵウ゛ンタ４θの各出力を
比較し、一致検出期間中論理“１”の信号を出力する。
比較回路６ｏの出力が１１＃の場合、ノアダート１１２
の出力はＦ〃１０１．１０２の状態（すなわちリード要
求の有無）に無関係に“０＃となる。このためナンドダ
ート１１．３の出力、すなわちリード／ライト信号ＲＥ
ＡＤ／ＷＲＩＴＥはアンドダート１θ８の出カド 状態（ライ−要求の有無）に無関係に“１″となシ、リ
ードモードを示すことになる。また、ナンドダート１ノ
３の出力が１”の場合 １１Ｑ”レベルアクテアノのオ
アｒ−ト１１４の出力すなわちＲＡＭ選択信号ＲＡＭ−
Ｃ８はリード要求が発せられない限シ“１″とならない
。すなわち本実施例によれば、ＲＡＭ １０における次
にｒ−夕書き込みすべきアドレスが、次に読み出すべき
アドレスに一致している場合、たとえライト要求が発せ
られてもライト動作は行なわれない。したがって本実施
例によれｉｆ、ＲＡＭ Ｊ ｏにいったんバッファリン
グしたデータがまだ続み出されてい２１− ないのに、そのアドレス位置に新たなデータを書き込ん
でしまう２重書き込みが禁止される。
の出力はＦ〃１０１．１０２の状態（すなわちリード要
求の有無）に無関係に“０＃となる。このためナンドダ
ート１１．３の出力、すなわちリード／ライト信号ＲＥ
ＡＤ／ＷＲＩＴＥはアンドダート１θ８の出カド 状態（ライ−要求の有無）に無関係に“１″となシ、リ
ードモードを示すことになる。また、ナンドダート１ノ
３の出力が１”の場合 １１Ｑ”レベルアクテアノのオ
アｒ−ト１１４の出力すなわちＲＡＭ選択信号ＲＡＭ−
Ｃ８はリード要求が発せられない限シ“１″とならない
。すなわち本実施例によれば、ＲＡＭ １０における次
にｒ−夕書き込みすべきアドレスが、次に読み出すべき
アドレスに一致している場合、たとえライト要求が発せ
られてもライト動作は行なわれない。したがって本実施
例によれｉｆ、ＲＡＭ Ｊ ｏにいったんバッファリン
グしたデータがまだ続み出されてい２１− ないのに、そのアドレス位置に新たなデータを書き込ん
でしまう２重書き込みが禁止される。
今、比較回路６０の出方が″１”の状態にあるときに、
ライト要求信号ＷＲＩＴＥがＲＡＭ制御回路７０に入力
されたものとする。この結果、“ｏ″レベルアクテイブ
アンドダート１θ８の出力は０＃から“１″に遷移する
。この遷移に応じ、アンドダートＩＪ１の出力が１０”
から１１”に遷移する。アンドダート１１１の出力はＦ
／ＦＩ０７のＣＫ大入力なっておシ、これによｊ） Ｆ
／Ｆ １０７ 。
ライト要求信号ＷＲＩＴＥがＲＡＭ制御回路７０に入力
されたものとする。この結果、“ｏ″レベルアクテイブ
アンドダート１θ８の出力は０＃から“１″に遷移する
。この遷移に応じ、アンドダートＩＪ１の出力が１０”
から１１”に遷移する。アンドダート１１１の出力はＦ
／ＦＩ０７のＣＫ大入力なっておシ、これによｊ） Ｆ
／Ｆ １０７ 。
は比較回路６０の出力（この例では“１″）をラッチす
る。この結果Ｆ／Ｆ Ｊ ｏ ｙのＱ出力は“０”カラ
“１”に遷移し ｍ ０３ルベルアクティブのアンドダ
ート１０Ｂの出力は再びｏ”に遷移する。
る。この結果Ｆ／Ｆ Ｊ ｏ ｙのＱ出力は“０”カラ
“１”に遷移し ｍ ０３ルベルアクティブのアンドダ
ート１０Ｂの出力は再びｏ”に遷移する。
Ｆ／′Ｆ’ １０７のＱ出力はＦＩＦＯバッファ装置に
対してライト要求を発する装置、例えばＣＰＵに導かれ
ている。ＣＰＵはＦ／Ｆ １０ ＦのＱ出力が０”がら
“１″に遷移したことを検出することにょシ２重書き込
みが検出されたことを知る。この結果、ＣＰＵは書き込
みデータ並びにライト要求信号２２− ＷＲＩＴＥの出力を停止し、ＷＲＩＴＥ用アドレノアド
レスカウンタ３０取シ込みを行なう。このときのＷＲＩ
ＴＥ用アドレノアドレスカウンタ３０容は、Ｆ／Ｆ ７
ｏ ｙのセット状態に応じてアンドｒ−）１０８の出
力が“１″から“０＃に遷移したことによシ＋１（イン
クリメント）されているため、データを書き込もうとし
たアドレスの次のアドレスとなっている。成る時間経過
後、ＣＰＵはＷＲＩＴＥ用アドレノアドレスカウンタ３
０如く取シ込んでおいたアドレスを−１（インクリメン
ト数分だけ減算）した値をノリセットする一方、Ｆ／Ｆ
１ｏ ｙをリセットする。そして、ＣＰＵは再びライ
ト要求を発する。なお、ライト動作が禁止されている間
にリード要求に基づくリード動作が行なわれ、比較回路
６０の出力が“Ｏ＃（不一致検出）となったことを検出
してから、ライト要求が発せられるものでもよい。また
、比較回路６０の出力が“１”（一致検出）の期間中は
ＷＲＩＴＥ用アドレノアドレスカウンタ３０リメントさ
れるのを禁止するようにしてもよい。この場合には、Ｗ
ＲＩＴＥ用アドレスカウンタ３ｏの出力内容の取り込み
や、アドレスのプリセットは不要となる。
対してライト要求を発する装置、例えばＣＰＵに導かれ
ている。ＣＰＵはＦ／Ｆ １０ ＦのＱ出力が０”がら
“１″に遷移したことを検出することにょシ２重書き込
みが検出されたことを知る。この結果、ＣＰＵは書き込
みデータ並びにライト要求信号２２− ＷＲＩＴＥの出力を停止し、ＷＲＩＴＥ用アドレノアド
レスカウンタ３０取シ込みを行なう。このときのＷＲＩ
ＴＥ用アドレノアドレスカウンタ３０容は、Ｆ／Ｆ ７
ｏ ｙのセット状態に応じてアンドｒ−）１０８の出
力が“１″から“０＃に遷移したことによシ＋１（イン
クリメント）されているため、データを書き込もうとし
たアドレスの次のアドレスとなっている。成る時間経過
後、ＣＰＵはＷＲＩＴＥ用アドレノアドレスカウンタ３
０如く取シ込んでおいたアドレスを−１（インクリメン
ト数分だけ減算）した値をノリセットする一方、Ｆ／Ｆ
１ｏ ｙをリセットする。そして、ＣＰＵは再びライ
ト要求を発する。なお、ライト動作が禁止されている間
にリード要求に基づくリード動作が行なわれ、比較回路
６０の出力が“Ｏ＃（不一致検出）となったことを検出
してから、ライト要求が発せられるものでもよい。また
、比較回路６０の出力が“１”（一致検出）の期間中は
ＷＲＩＴＥ用アドレノアドレスカウンタ３０リメントさ
れるのを禁止するようにしてもよい。この場合には、Ｗ
ＲＩＴＥ用アドレスカウンタ３ｏの出力内容の取り込み
や、アドレスのプリセットは不要となる。
以上詳述したように本発明によれば、ＦＩＦＯバッファ
としてＲＡＭを使用しながら、当該ＲＡＭ構成のバッフ
ァに対して全く非同期にリード／ライトが行なえる。
としてＲＡＭを使用しながら、当該ＲＡＭ構成のバッフ
ァに対して全く非同期にリード／ライトが行なえる。
第１図は本発明の一実施例を示す回路構成図、第２図乃
至第４図は動作を説明するだめのタイばングチャートで
ある。 １０・・・ＲＡＭ、、９（１１・・・ＷＲＩＴＥ用アド
レスカウンタ、４０・・・ＲＥＡＤ用アドレアドレスカ
ウンタ・・・マルチプレクサ、６０・・・比較回路、７
０・・・ＲＡＭ制御回路、１０）、１０２，１０７，１
０９゜１１０・・・フリツプフロツプ（ル乍）。
至第４図は動作を説明するだめのタイばングチャートで
ある。 １０・・・ＲＡＭ、、９（１１・・・ＷＲＩＴＥ用アド
レスカウンタ、４０・・・ＲＥＡＤ用アドレアドレスカ
ウンタ・・・マルチプレクサ、６０・・・比較回路、７
０・・・ＲＡＭ制御回路、１０）、１０２，１０７，１
０９゜１１０・・・フリツプフロツプ（ル乍）。
Claims (1)
- ＦＩＦＯバッファ用ＲＡＭと、このＲＡＭに対するライ
ト動作中にリード要求が発せられた場合に、当該リード
要求に応じて上記ＲＡＭに対するリード／ライト信号を
ライトモードからリードモードに切シ換えリード要求を
優先させる手段と、この手段によって優先されたリード
要求に対応するリード動作の終了に応じて上記リード／
ライト信号をリードモードからライトモードに切υ換え
、上記ライト動作と同一のライト動作を再度行なわしめ
る手段とを具備することを特徴とするデータバッファリ
ング方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57234633A JPS59116849A (ja) | 1982-12-23 | 1982-12-23 | デ−タバツフアリング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57234633A JPS59116849A (ja) | 1982-12-23 | 1982-12-23 | デ−タバツフアリング方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59116849A true JPS59116849A (ja) | 1984-07-05 |
Family
ID=16974088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57234633A Pending JPS59116849A (ja) | 1982-12-23 | 1982-12-23 | デ−タバツフアリング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59116849A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6361325A (ja) * | 1986-09-02 | 1988-03-17 | Canon Inc | デ−タ入出力メモリ |
| JPS6361323A (ja) * | 1986-09-02 | 1988-03-17 | Canon Inc | デ−タ入出力メモリ |
| JPS6361324A (ja) * | 1986-09-02 | 1988-03-17 | Canon Inc | デ−タ入出力メモリ |
| JPH01129322A (ja) * | 1987-10-14 | 1989-05-22 | Northern Telecom Ltd | Ｆｉｆｏバツフア・コントローラ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693162A (en) * | 1979-12-22 | 1981-07-28 | Yokogawa Hewlett Packard Ltd | Read/write control circuit of random access memory |
| JPS57114939A (en) * | 1981-01-08 | 1982-07-17 | Nec Corp | Buffer register control system |
-
1982
- 1982-12-23 JP JP57234633A patent/JPS59116849A/ja active Pending
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