JPH0444351B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、データ転送の際の待ち行列等に用
いられるスタツクメモリの読み出しアドレスを制
御するスタツクアドレス制御装置に関するもので
ある。

〔従来の技術〕

第５図は例えばフアースト データブツク84／
85（FAST DATA BOOK 84／85）（PA−313〜
P4−316）（1984年フエアチヤイルド社発行）の
先入れ先出しランダムアクセスメモリ（FIFO
RAM）コントローラ、74F411等のスタツクメモ
リアドレス制御装置を示すブロツク図であり、図
において、１はランダムアクセスメモリ（以下、
RAMという）よりなるスタツクメモリ、２はス
タツクメモリ１の読み出しアドレスを与えるリー
ドアドレスカウンタ、３は同じくスタツクメモリ
１の書き込みアドレスを与えるライトアドレスカ
ウンタ、４は読み出しアドレスと書き込みアドレ
スを切り換えてスタツクメモリ１に出力するマル
チプレクサ、５はリードアドレスカウンタ制御
部、６はライトアドレスカウンタ制御部、７はリ
ードアドレスカウンタ２のカウントイネーブル信
号、８はリードアドレスカウンタ２のカウントア
ツプ信号、９はライトアドレスカウンタ３のカウ
ントイネーブル信号、１０はライトアドレスカウ
ンタ３のカウントアツプ信号、１１は読み出し要
求信号、１２は読み出し信号、１３は書き込み要
求信号、１４は書き込み信号である。

次の動作について説明する。先ず、スタツクメ
モリ１への読み出し動作を説明する。リードアド
レスカウンタ制御部５は、読み出し要求信号１１
を受けて、カウントイネーブル信号７を出し、リ
ードアドレスカウンタ２をカウント可能状態とす
る。さらに、マルチプレクサ４では読み出しアド
レスが選択出力される。その後、読み出し信号１
２がリードアドレスカウンタ制御部５に入力され
ると、リードアドレスカウンタ制御部５は読み出
し終了後にリードアドレスカウンタ２に対してカ
ウントアツプ信号８を出力し、これによつてリー
ドアドレスカウンタ２はインクリメントされる。

スタツクメモリ１への書き込み動作の場合も同
様で、ライトアドレスカウンタ制御部６は書き込
み要求信号１３を受けて、カウントイネーブル信
号９を出して、ライトアドレスカウンタ３をカウ
ント可能状態とする。この時、マルチプレクサ４
では書き込みアドレスが選択出力される。その
後、書き込み信号１４がライトアドレスカウンタ
制御部６に入力されると、ライトアドレスカウン
タ制御部６は、書き込み終了後にカウントアツプ
信号１０を出力し、これによりライトアドレスカ
ウンタ３はインクリメントされる。

〔発明が解決しようとする問題点〕

従来のスタツクメモリアドレス制御装置は以上
のように構成されているので、複数ワードから構
成されるデータブロツクをスタツクメモリから一
括して読み出す場合に、１データを読み出した
後、データ転送エラーの有無を確認した後でない
と次のデータを読み出せない問題点があつた。さ
らに、もしも転送エラーによるリトライ処理が必
要な場合には、リードアドレスカウンタをデクリ
メントして元のアドレスに戻した後に再度読み出
す機構が必要となる問題点があつた。

もし、１データ転送毎に確認を行なわない場合
には、エラー発生後にリトライ転送のための再読
み出しアドレス復帰処理がさらに複雑となる問題
点があつた。

この発明は上記のような問題点を解消するため
になされたもので、複数ワードから構成されるデ
ータブロツクをスタツクメモリから一括して読み
出す際に、一括転送終了後に、全読み出しが正常
に行なわれたかどうかを確認するだけでよく、さ
らに転送エラー発生時のリトライ処理では、スタ
ツクメモリの再読み出しアドレスをハードウエア
で自動的に復帰させことができるスタツクアドレ
ス制御装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明の係るスタツクメモリアドレス制御装
置は、スタツクメモリの読み出しアドレスカウン
タを、メモリアドレスの下位をカウントする転送
数カウンタと、メモリアドレスの上位をカウント
するブロツク数カウンタに分け、さらに一括読み
出しの際の転送エラー発生によるリトライ処理時
に、スタツクメモリの再読み出しアドレスを自動
的に復帰させる機能をリードアドレスカウンタ制
御部に持たせたものである。

〔作用〕

この発明における転送数カウンタは１データブ
ロツク中の読み出しデータ数をカウントし、ブロ
ツク数カウンタは読み出されたデータブロツクの
数をカウントする。従つて、データを一括して読
み出す際に転送エラーが発生し、リトライ処理を
行なう場合にはブロツク数カウンタをホールドし
て転送数カウンタをリセツトすることによりスタ
ツクメモリの読み出しアドレスは転送エラーが発
生したデータブロツクの先頭データの読み出しア
ドレスとなり、再読み出しアドレスを簡単に復帰
させることができる。

またこの際、データの受信側は、転送要求と同
時にリトライ処理であることを示すリトライ信号
を出すだけでよく、リトライアドレスの管理は一
切不要となる。

〔実施例〕

以下、この発明の一実施例を図について説明す
る。第１図はこの発明の一実施例によるスタツク
メモリアドレス制御装置を示すブロツク図であ
り、図において、１はRAMよりなりスタツクメ
モリ、２ａは、読み出しアドレスの上位をカウン
トするブロツク数カウンタ、２ｂは読み出しアド
レスの下位をカウントする転送数カウンタで、こ
れらブロツク数カウンタ２ａと転送数カウンタ２
ｂによりリードアドレスカウンタ２０を構成して
いる。３はライトアドレスカウンタ、４はマルチ
プレクサ、５はリードアドレスカウンタ制御部、
６はライトアドレスカウンタ制御部、７ａ，７ｂ
はそれぞれブロツク数カウンタ２ａ、転送数カウ
ンタ２ｂのカウントイネーブル信号、８ａ，８ｂ
はそれぞれブロツク数カウンタ２ａ、転送数カウ
ンタ２ｂのカウントアツプ信号、９はライトアド
レスカウンタ３のカウントイネーブル信号、１０
は、ライトアドレスカウンタ３のカウントアツプ
信号、１１は読み出し要求信号、１２は読み出し
信号、１３は書き込み要求信号、１４は書き込み
信号、１５は転送数カウンタ２ｂのリセツト信
号、１６は転送数カウンタ２ｂの出力アドレス、
１７は転送エラー発生により再読み出しを行なう
ことを示すリトライ信号である。

第２図はリードアドレスカウンタ制御部５の一
構成例を示したもので、入出力信号は全て正論理
と仮定してある。図において、２２は転送数カウ
ンタ２ｂの出力アドレス１６が零であるときに正
の一致信号を出力するコンパレータ、２３は読み
出し要求信号１１が出されてから、ブロツク数カ
ウンタ２ａのカウントアツプ信号８ａが出力され
るまで読み出し要求信号１１を遅れさせる遅延回
路、２４は遅延回路２３の出力が有意となつた後
に一定の期間だけ転送数カウンタ２ｂのリセツト
信号１５を発生するワンシヨツト回路、２５は読
み出し要求信号１１が有意となつた後に一定の期
間だけ有意パルスを出力するワンシヨツト回路、
２６はコンパレータ２２の出力が無意、つまり転
送数カウンタ２ｂの出力アドレス１６が非零で、
かつリトライ信号１７が無意、つまりリトライ転
送でない時に、ワンシヨツト回路２５の出力パル
スが有意となつた場合にのみ、カウントアツプ信
号８ａを有意にするアンドゲートである。従つ
て、リトライ転送要求時には、ブロツク数カウン
タ２ａのカウントアツプ信号８ａは出されず、転
送数カウンタ２ｂのみがリセツトされる。この動
作により読み出しアドレスは前回転送ブロツクの
先頭アドレスを示すようになる。以上の構成要素
により、リードアドレスカウンタ制御部５におい
て、リトライ時の再読み出しアドレス復帰回路手
段を実現できる。

次に、上記実施例の動作を第１図，第２図及び
第３図，第４図を参照しながら説明する。第３図
は、スタツクメモリ１の内部状態を示した図で、
第４図はスタツクメモリ１からのデータ読み出し
の際のタイミングチヤート図である。以下には、
第３図及び第４図に記した状態〜に従つて説
明する。

状態：転送数カウンタ２ｂ，ブロツク数カウ
ンタ２ａの両方ともリセツトされた初期状態
である。

状態で読み出し要求信号１１が有意となつ
ても転送数カウンタ２ｂの出力アドレス１６
が零であるため、第２図のコンパレータ２２
の出力が有意となり、アンドゲート２６の出
力は無意となる。従つてブロツク数カウンタ
２ａのカウントアツプ信号８ａは出されず、
ブロツク数カウンタ２ａはリセツト状態のま
まである。カウントイネーブル信号７ａ，７
ｂは読み出し、要求信号１１が有意の間、有
意となる。

状態：状態で読み出し信号１２が入力され
ると、その立ち下がりで転送数カウンタ２ｂ
がカウントアツプされ状態となる。

状態：読み出し信号１２が連続して出され
て、データがｊ個転送されたところでブロツ
ク１の読み出しは終了した。ブロツク１の読
み出し中に転送エラーが発生しなかつた場
合、リトライ信号１７は無意のままである。
この状態で、読み出し要求求信号１１が出さ
れると、第２図のワンシヨツト回路２５で発
生したパルスがアンドゲート２６の出力に現
われ、ブロツク数カウンタ２ａのカウントア
ツプ信号８ａが有意となるため、ブロツク数
カウンタ２ａはインクリメントされる。さら
に、遅延回路２３による遅れの後、転送後カ
ウンタ２ｂのリセツト信号１５が有意とな
り、転送数カウンタ２ｂはリセツトされ、状
態へと遷移する。

ところが、ブロツク１の読み出しに転送エ
ラーが発生し、リトライ処理が必要になつた
場合には、状態で、リトライ信号１７が有
意になつた後、次の読み出し要求信号１１が
有意となる。この時は、第２図のアンドゲー
ト２６の出力は無意のままであるから、ブロ
ツク数カウンタ２ａはカウントアツプされ
ず、転送数カウンタ２ｂのみがリセツトされ
て、第４図に示すように状態へと遷移し、
再びブロツク１のデータが先頭から読み出さ
れる。

〔発明の効果〕

以上のようにこの発明によれば、スタツクメモ
リのリードアドレスカウンタを転送数カウンタと
ブロツク数カウンタに分けて構成したので、複数
データから構成されるデータブロツクを一括して
スタツクメモリから読み出す際に、１データ読み
出し毎に転送エラーの有無を判断する必要がなく
なる効果がある。さらに、この発明によれば、一
括読み出しの際の転送エラー発生によるリトライ
処理時に、スタツクメモリの再読み出しアドレス
を自動的に復帰させる機能をリードアドレスカウ
ンタ制御部に持たせたので、転送エラー発生によ
るリトライ処理の際の再読み出しアドレスの復帰
が容易となる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるスタツクメ
モリアドレス制御装置のブロツク図、第２図は第
１図のリードアドレスカウンタ制御部の一構成例
を示すブロツク図、第３図はこの発明の制御装置
によるスタツクメモリの内部状態を示すメモリ構
成図、第４図はこの発明の制御装置によるタイミ
ングチヤート図、第５図は従来のスタツクメモリ
アドレス制御装置を示すブロツク図である。 １はランダムアクセスメモリ（スタツクメモ
リ）、２及び２０はリードアドレスカウンタ、３
はライトアドレスカウンタ、２ａはブロツク数カ
ウンタ、２ｂは転送数カウンタ、４はマルチプレ
クサ、５はリードアドレスカウンタ制御部、６は
ライトアドレスカウンタ制御部。なお、図中同一
符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. １ データを記憶するランダムアクセスメモリよ
   りなるスタツクメモリと、前記スタツクメモリの
   読み出しアドレスを与えるリードアドレスカウン
   タと、前記スタツクメモリの書き込みアドレスを
   与えるライトアドレスカウンタと、前記読み出し
   アドレスと前記書き込みアドレスを切り換えて前
   記スタツクメモリに出力するマルチプレクサと、
   前記リードアドレスカウンタのカウントを制御す
   るリードアドレスカウンタ制御部と、前記ライト
   アドレスカウンタのカウントを制御するライトア
   ドレスカウンタ制御部とを備えたスタツクメモリ
   アドレス制御装置において、前記リードアドレス
   カウンタは読み出しアドレスの下位ビツトをカウ
   ントする転送数カウンタと読み出しアドレスの上
   位ビツトをカウントするブロツク数カウンタとを
   備え、前記リードアドレスカウンタ制御部は複数
   ワードから構成されるデータブロツクを前記スタ
   ツクメモリから一括転送する際に発生した転送エ
   ラーによるリトライ処理時のスタツクメモリ再読
   み出しアドレスを復帰させる再読み出しアドレス
   復帰回路手段を備えたことを特徴とするスタツク
   メモリアドレス制御装置。