JPH0313672B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、データ転送の際の待ち行列等に用
いられるスタツクメモリの書き込みアドレスを制
御するスタツクアドレス制御装置に関するもので
ある。

〔従来の技術〕

第５図は、例えばフアーストデータブツク84/8
５（FAST DATA BOOK 84/85）P4−313〜
P4−316（1984年フエアチヤイルド社発行）先入
れ先出しランダムアクセスメモリ（FIFO
RAM）コントローラ、74F411等のスタツクメモ
リアドレス制御装置を示すブロツク図であり、図
において、１はランダムアクセスメモリ（以下、
RAMという）よりなるスタツクメモリ、２はス
タツクメモリ１の書き込みアドレスを与えるライ
トアドレスカウンタ、３は同じくスタツクメモリ
１の読み出しアドレスを与えるリードアドレスカ
ウンタ、４は書き込みアドレスと読み出しアドレ
スを切り換えてスタツクメモリ１に出力するマル
チプレクサ、５はライトアドレスカウンタ制御
部、６はリードアドレスカウンタ制御部、７はラ
イトアドレスカウンタ２のカウントイネーブル信
号、８はライトアドレスカウンタ２のカウントア
ツプ信号、９はリードアドレスカウンタ２のカウ
ントイネーブル信号、１０はリードアドレスカウ
ンタ３のカウントアツプ信号、１１は書き込み要
求信号、１２は書き込み信号、１３は読み出し要
求信号である。

次に動作について説明する。先ず、スタツクメ
モリ１への書き込み動作を説明する。ライトアド
レスカウンタ制御部５は、書き込み要求信号１１
を受けて、カウントイネーブル信号７を出し、ラ
イトアドレスカウンタ２をカウント可能状態とす
る。さらに、マルチプレクサ４では書き込みアド
レスが選択出力される。その後、書き込み信号１
２がライトアドレスカウンタ制御部５に入力され
ると、ライトアドレスカウンタ制御部５は、書き
込み終了後に、ライトアドレスカウンタ２に対し
てカウントアツプ信号８を出力し、これによつて
ライトアドレスカウンタ２はインクリメントされ
る。

スタツクメモリ１からの読み出し動作の場合も
同様で、リードアドレスカウンタ制御部６は読み
出し要求信号１３を授けて、カウントイネーブル
信号９を出して、リードアドレスカウンタ３をカ
ウント可能状態とする。この時、マルチプレクサ
４では読み出しアドレスが選択出力される。その
後、読み出し信号１４がリードアドレスカウンタ
制御部３に入力されると、リードアドレスカウン
タ制御部３は、読み出し終了後にカウントアツプ
信号１０を出力し、これによりリードアドレスカ
ウンタ３はインクリメントされる。

〔発明が解決しようとする問題点〕

従来のスタツクメモリアドレス制御装置は以上
のように構成されているので、複数のワードから
構成されるデータブロツクをスタツクメモリに一
括して書き込む場合に、１データを書き込んだ
後、データ転送エラーの有無を確認した後でない
と次のデータを書き込めない問題点があつた。さ
らに、もしも転送エラーによるリトライ処理が必
要な場合には、ライトアドレスカウンタをデクリ
メントして元のアドレスに戻した後に再度書き込
む機構が必要となる問題点があつた。

もし、１データ転送毎に確認を行なわない場合
には、エラー発生後にリトライ転送のための再書
き込みアドレス復帰処理がさらに複雑となる問題
点があつた。

この発明は上記のような問題点を解消するため
になされたもので、複数ワードから構成されるデ
ータブロツクをスタツクメモリに一括して書き込
む際に、一括転送終了後に、全書き込みが正常に
行なわれたかどうかを確認するだけでよく、さら
に転送エラー発生時のリトライ処理では、スタツ
クメモリの再書き込みアドレスをハードウエアで
自動的に復帰させることができるスタツクアドレ
ス制御装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るスタツクメモリアドレス制御装
置は、スタツクメモリの書き込みアドレスカウン
タを、メモリアドレスの下位をカウントする転送
数カウンタと、メモリアドレスの上位をカウント
するブロツク数カウンタに分け、さらに一括書き
込みの際の転送エラー発生によるリトライ処理時
に、スタツクメモリの再書き込みアドレスを自動
的に復帰させる機能をライトアドレスカウンタ制
御部に持たせたものである。

〔作用〕

この発明における転送数カウンタは１データブ
ロツク中の書き込みデータ数をカウントし、ブロ
ツク数カウンタは書き込まれたデータブロツクの
数をカウントする。従つて、データを一括して書
き込む際に転送エラーが発生し、リトライ処理を
行なう場合には、ブロツク数カウンタをホールド
して、転送数カウンタをリセツトすることにより
スタツクメモリの書き込みアドレスは、転送エラ
ーが発生したデータブロツクの先頭データの書き
込みアドレスとなり、再書き込みアドレスを簡単
に復帰させることができる。

また、この際データの送信側は、転送要求と同
時にリトライ処理であることを示すリトライ信号
を出すだけでよく、リトライアドレスの管理は一
切不要となる。

〔実施例〕

以下、この発明の一実施例を図について説明す
る。第１図はこの発明の一実施例によるスタツク
メモリアドレス制御装置を示すブロツク図であ
り、図において、１はRAMよりなるスタツクメ
モリ、２ａは書き込みアドレスの上位をカウント
するブロツク数カウンタ、２ｂは書き込みアドレ
スの下位をカウントする転送数カウンタで、これ
らブロツク数カウンタ２ａと転送数カウンタ２ｂ
によりライトアドレスカウンタ２０を構成してい
る。３はリードアドレスカウンタ、４はマルチプ
レクサ、５はライトアドレスカウンタ制御部、６
はリードアドレスカウンタ制御部、７ａ，７ｂは
それぞれブロツク数カウンタ２ａ、転送数カウン
タ２ｂのカウントイネーブル信号、８ａ，８ｂは
それぞれブロツク数カウンタ２ａ、転送数カウン
タ２ｂのカウントアツプ信号、９はリードアドレ
スカウンタ３のカウントイネーブル信号、１０は
リードアドレスカウンタ３のカウントアツプ信
号、１１は書き込み要求信号、１２は書き込み信
号、１３は読み出し要求信号、１４は読み出し信
号、１５は転送数カウンタ２ｂのリセツト信号、
１６は転送数カウンタ２ｂの出力アドレス、１７
は転送エラー発生により再書き込みを行なうこと
を示すリトライ信号である。

第２図はライトアドレスカウンタ制御部５の一
構成例を示したもので、入出力信号は全て正論理
と仮定してある。図において、２２は転送数カウ
ンタ２ｂの出力アドレス１６が零であるときに正
の一致信号を出力するコンパレータ、２３は書き
込み要求信号１１が出されてからブロツク数カウ
ンタ２ａがカウントアツプ信号８ａが出力される
まで書き込み要求信号１１を遅れさせる遅延回
路、２４は遅延回路２３の出力が有意となつた後
に一定の期間だけ、転送数カウンタ２ｂのリセツ
ト信号１５を発生するワンシヨツト回路、２５は
書き込み要求信号１１が有意となつた後に一定の
期間だけ有意パルスを出力するワンシヨツト回
路、２６はコンパレータ２２の出力が無意、つま
り転送数カウンタ２ｂの出力アドレス１６が非零
で、かつリトライ信号１７が無意、つまりリトラ
イ転送でない時にワンシヨツト回路２５の出力パ
ルスが有意となつた場合にのみ、カウントアツプ
信号８ａを有意にするアンドゲートである。従つ
て、リトライ転送要求時には、ブロツク数カウン
タ２ａのカウントアツプ信号８ａは出されず、転
送数カウンタ２ｂがリセツトされる。この動作に
より書き込みアドレスは前回転送ブロツクの先頭
アドレスを示すようになる。以上の構成要素によ
り、ライトアドレスカウンタ制御部５においてリ
トライ時の再書き込みアドレス復帰回路手段を実
現できる。

次に、上記実施例の動作を第１図、第２図及び
第３図、第４図を参照しながら説明する。第３図
はスタツクメモリ１の内部状態を示した図で、第
４図はスタツクメモリ１へのデータ書き込みの際
のタイミングチヤート図である。以下には、第３
図及び第４図に記した状態〜に従つて説明す
る。

状態：転送数カウンタ２ｂ、ブロツク数カウン
タ２ａの両方ともリセツトされた初期状態であ
る。

状態で書き込み要求信号１１が有意となつ
ても、転送数カウンタ２ｂの出力アドレス１６
が零であるため、第２図のコンパレータ２２の
出力が有意となり、アンドゲート２６出力は無
意となる。従つて、ブロツク数カウンタ２ａの
カウントアツプ信号８ａは出されず、ブロツク
数カウンタ２ａはリセツト状態のままである。
カウントイネーブル信号７ａ，７ｂは書き込み
要求信号１１が有意の間、有意となる。

状態：状態で書き込み信号１２が入力される
と、その立ち下がりで転送数カウンタ２ｂがカ
ウントアツプされ状態となる。

状態：書き込み信号１２が連続して出されて、
データがｊ個転送されたところでブロツク１の
書き込みは終了した。ブロツク１の書き込み中
に転送エラーが発生しなかつた場合、リトライ
信号１７は無意のままである。この状態で書き
込み要求信号１１が出されると、第２図のワン
シヨツト回路２５で発生したパルスがアンドゲ
ート２６の出力に現われ、ブロツク数カウンタ
２ａのカウントアツプ信号８ａが有意となるた
め、ブロツク数カウンタ２ａはインクリメント
される。

さらに、遅延回路２３による遅れの後、転送
数カウンタ２ｂのリセツト信号１５が有意とな
り、転送数カウンタ２ｂはリセツトされ、状態
へと遷移する。

ところが、ブロツク１の書き込みで転送エラ
ーが発生し、リトライ処理が必要になつた場合
には、状態でリトライ信号１７が有意になつ
た後、次の書き込み要求信号１１が有意とな
る。この時は第２図のアンドゲート２６の出力
は無意のままであるから、ブロツク数カウンタ
２ａはカウントアツプされず、転送数カウンタ
２ｂのみがリセツトされて、第５図に示すよう
に状態へと遷移し、再びブロツク１のデータ
が先頭から書き込まれる。

〔発明の効果〕

以上のように、この発明によれば、スタツクメ
モリのライトアドレスカウンタを転送数カウンタ
とブロツク数カウンタに分けて構成したので、複
数データから構成されるデータブロツクを一括し
てスタツクメモリに書き込む際に、１データ書き
込み毎に転送エラーの有無を判断する必要がなく
なる効果がある。さらに、この発明によれば、一
括書き込みの際の転送エラー発生によるリトライ
処理時に、スタツクメモリの再書き込みアドレス
を自動的に復帰させる機能をライトアドレスカウ
ンタ制御部に持たせたので、転送エラー発生によ
るリトライ処理の際の再書き込みアドレスの復帰
が容易となる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるスタツクメ
モリアドレス制御装置のブロツク図、第２図は第
１図のライトカウンタ制御部の一構成例を示すブ
ロツク図、第３図はこの発明の制御装置によるス
タツクメモリの内部状態を示すメモリ構成図、第
４図はこの発明の制御方式によるタイミングチヤ
ート図、第５図は従来のスタツクメモリアドレス
制御装置を示すブロツク図である。 １はランダムアクセスメモリ（スタツクメモ
リ）、２及び２０はライトアドレスカウンタ、３
はリードアドレスカウンタ、４はマルチプレク
サ、５はライトアドレスカウンタ制御部、６はリ
ードアドレスカウンタ制御部、２ａはブロツク数
カウンタ、２ｂは転送数カウンタ。なお、図中、
同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. １ データを記憶するランダムアクセスメモリよ
   りなるスタツクメモリと、前記スタツクメモリの
   読み出しアドレスを与えるリードアドレスカウン
   タと、前記スタツクメモリの書き込みアドレスを
   与えるライトアドレスカウンタと、前記読み出し
   アドレスと前記書き込みアドレスを切り換えて前
   記スタツクメモリに出力するマルチプレクサと、
   前記リードアドレスカウンタのカウントを制御す
   るリードアドレスカウンタ制御部と、前記ライト
   アドレスカウンタのカウントを制御するライトア
   ドレスカウンタ制御部とを備えたスタツクメモリ
   アドレス制御装置において、前記ライトアドレス
   カウンタは書き込みアドレスの下位ビツトをカウ
   ントする転送数カウンタと書き込みアドレスの上
   位ビツトをカウントするブロツク数カウンタとを
   備え、前記ライトアドレスカウンタ制御部は複数
   ワードから構成されるデータブロツクを前記スタ
   ツクメモリへ一括転送する際に発生した転送エラ
   ーによるリトライ処理時のスタツクメモリ再書き
   込みアドレスを復帰させる再書き込みアドレス復
   帰回路手段を備えたことを特徴とするスタツクメ
   モリアドレス制御装置。