JPS62219392A - スタツクメモリアドレス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、データ転送の際の待ち行列等に用いられる
スタックメモリの書き込みアドレスを制御するスタック
アドレス制御装置に関するものである。

〔従来の技術〕

第３図は、例えばファーストデータブック８４／８５　
（ＦＡＳＴ　１）ＡＴＡ　ＨＯＯＫ　８４／８５　）　
Ｐ　４−３１３〜Ｐ４−３１６　（１９８４年フェアチ
ャイルド社発行）の先入れ先出しランダムアクセスメモ
リ（ＦＩＦＯ）ＬＡＭ）コントローラ、７４Ｆ４１１等
のスタックメモリアドレス制御装置を示すブロック図で
あり、図において、１はランダムアクセスメモリ（以下
、ＲＡＭという）よりなるスタックメモリ、２はスタッ
クメモリ１の書き込みアドレスを与えるライトアドレス
カウンタ、３は同じくスタックメモリ１の読み出しアド
レスを与えるリードアドレスカウンタ、４は書き込みア
ドレスと読み出しアドレスを切り換えてスタックメモリ
１に出力するマルチプレクサ、５はライトアドレスカウ
ンタ制御部、６はリードアドレスカウンタ制御師部、７
はライトアドレスカウンタ２のカウントイネーブル信号
、８はライトアドレスカウンタ２のカウントアツプ信号
、９はリードアドレスカウンタ２のカウントイネーブル
信号、１０はリードアドレスカウンタ３のカウントアツ
プ信号、１１は書き込み要求信号、１２は誉き込み信号
、１３は読み出し要求信号、１４は読み出し信号である
。

次に動作について説明する。先ず、スタックメモリ１へ
の書き込み動作を説明する。ライトアドレスカウンタ制
御部５は、書き込み要求信号１１を受けて、カウントイ
ネーブル信号７を出し、ライトアドレスカウンタ２をカ
ウント可能状態とする。さらに、マルチプレクサ４では
書き込みアドレスが選択出力される。その後、書き込み
信号１２がライトアドレスカウンタ制御部５に入力され
ると、ライトアドレスカウンタ制御部５は、書き込み終
了後に、ライトアドレスカウンタ２に対してカウントア
ツプ信号８を出力し、これによってライトアドレスカウ
ンタ２はインクリメントされる。

スタックメモリ１からの読み出し動作の場合も同様で、
リードアドレスカウンタ制御部６は読み出し要求信号１
３を受けて、カウントイネーブル信号９を出して、リー
ドアドレスカウンタ３をカウント可能状態とする。この
時、マルチプレクサ４では読み出しアドレスが選択出力
される。その後、読み出し信号１４がリードアドレスカ
ウンタ制御部３に入力されると、リードアドレスカウン
タ制御部３は、読み出し終了後にカウントアツプ信号１
０を出力し、これによシリ−ドアドレスカウンタ３はイ
ンクリメントされる。

〔発明が解決しようとする問題点〕

従来のスタックメモリアドレス制御装置は以上のように
構成されているので、複数のワードから構成されるデー
タブロックをスタックメモリに一括して書き込む場合に
、１データを書き込んだ後、データ転送エラーの有無を
確認した後でないと次のデータを書き込めない問題点が
あった。さらに、もしも転送エラーによるリトライ処理
が必要な場合には、リードアドレスカウンタをデクリメ
ントして元のアドレスに戻した後に再度書き込む機構が
必要となる問題点があった。

もし、ｌデータ転送毎に確認を行なわない場合には、エ
ラー発生後にリトライ転送のための再書き込みアドレス
復帰処理がさらに複雑となる問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、複数ワードから構成されるデータブロックを
スタックメモリに一括して書き込む際に、一括転送終了
後に、全書き込みが正常に行なわれだかどうかを確認す
るだけでよく、さらに転送エラー発生時のりトライ処理
では、スタックメモリの再書き込みアドレスをハードウ
ェアで自動的に復帰させることができるスタックアドレ
ス制御装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るスタックメモリアドレス制御装置は、ス
タックメモリの書き込みアドレスカウンタを、メモリア
ドレスの下位をカウントする転送数カウンタと、メモリ
アドレスの上位をカウントするブロック数カウンタに分
け、さらに一括書き込みの際の転送エラー発生にょろり
トライ処理時に、スタックメモリの再書き込みアドレス
を自動的に復帰させる機能をライトアドレスカウンタ制
御部に持たせたものである。

〔作　用〕

この発明における転送数カウンタはｌデータブロック中
の書き込みデータ数をカウントし、ブロック数カウンタ
は書き込まれたデータブロックの数をカウントする。従
って、データを一括して書き込む際に転送エラーが発生
し、リトライ処理を行なう場合には、ブロック数カウン
タをホールドして・転送数カウンタをリセットすること
によシスタックメモリの書き込みアドレスは１転送１ラ
ーが発生したデータブロックの先頭データの書き込みア
ドレスとなシ、再書き込みアドレスを簡単に復帰させる
ことができる。

また、この際データの送信側は、転送要求と同時にリト
ライ処理であることを示すリトライ信号を出すだけでよ
く、リトラ、イアドレスの管理は一切不要となる。

〔突流例〕

以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例によるスタックメモリアドレス
制御装置を示すブロック図であシ、図において、１は、
Ｒ，ＡＭよりなるスタックメモリ、２ａは書き込みアド
レスの上位をカウントするブロック数カウンタ、２ｂは
書き込みアドレスの下位をカウントする転送数カウンタ
で、これらブロック数カウンタ２ａと転送数カウンタ２
ｂによシライトアドレスカウンタ２０を構成している。

３はリードアドレスカウンタ、４はマルチプレクサ、５
はライトアドレスカウンタ制御部、６はリードアドレス
カウンタ制御部、７ａ　、７ｂはそれぞれブロック数カ
ウンタ２ａ１転送数カウンタ２ｂのカウントイネーブル
信号、３ａ　、８ｂはそれぞれブロック数カウンタ２ａ
１転送数カウンタ２ｂのカウントアツプ信号、９はリー
ドアドレスカウンタ３のカウントイネーブル信号、１０
はリードアドレスカウンタ３のカウントアツプ信号、１
１は書き込み要求信号、１２は書き込み信号、１３は読
み出し要求信号、１４は読み出し信号、１５は転送数カ
ウンタ２ｂのリセット信号、１６は転送数カウンタ２ｂ
の出力アドレス、１７は転送エラー発生によシ再書き込
みを行なうことを示すリトライ信号である。

第２図はライトアドレスカウンタ制御部５の一構成例を
示したもので、入出力信号は全て正論理と仮定しである
。図において、２２は転送数カウンタ２ｂの出力アドレ
ス１６が零であるときに正の一致信号を出力するコンパ
レータ、２３は書き込み要求信号１１が出されてからブ
ロック数カウンタ２ａがカウントアツプ信号８ａを出力
するまで書き込み要求信号１１を遅れさせる遅延回路、
２４は遅延回路２３の出力が有意となった後に一定の期
間だけ、転送数カウンタ２ｂのリセットａ号１５を発生
するワンショット回路、２５は書き込み要求信号１１が
有意となった後に一定の期間だけ有意パルスを出力する
ワンショット回路、２６はコンパレータ２２の出力が無
意、つまシ転送数カウンタ２ｂの出力アドレス１６が非
零で、かつリトライ信号１７が無意、つまりリトライ転
送でない時にワンショット回路２５の出力パルスが有意
となった場合にのみ、カウントアツプ信号８ａを有意に
するアンドゲートである。従って、リトライ転送要求時
には、ブロック数カウンタ２ａのカウントアツプ信号８
ａは出されず、転送数カウンタ２ｂがリセットされる。

この動作により書き込みアドレスは前回転送ブロックの
先頭アドレスを示すようになる。以上の構成要素により
、ライトアドレスカウンタ制御部５においてリトライ時
の再書き込みアドレス復帰回路手段を実現できる。

次に、上記実施例の動作を第１１図、第２図及び第４図
、第５図を参照しながら説明する。第４図はスタックメ
モリ１の内部状態を示した図で、第５図はスタックメモ
リ１へのデータ書き込みの際のタイミングチャート図で
ある。以下には、第４図及び第５図に記した状態１〜■
に従って説明する。

状態■：転送数カウンタ２ｂ、ブロック数カウンタ２ａ
の両方ともリセットされた初期状態である。

状態■で曹き込み要求信号１１が有意となっても、伝送
数カウンタ２ｂの出力アドレス１６が零であるため、第
２図のコンパレータ２２の出力が有意となジ、アンドゲ
ート２６の出力は無意となる。従って、ブロック数カウ
ンタ２ａのカウントアツプ信号８ａは出されず、ブロッ
ク数カウンタ２ａはリセット状態のままである。カウン
トイネーブル信号７ａ、７ｂは書き込み要求信号１１が
有意の間、有意となる。

状態ｎ：状態Ｉで書き込み信号１２が入力されると箇そ
の立ち下がりで転送数カウンタ２ｂがカウントアツプさ
れ状態ｎとなる０状態■：書き込み信号１２が連続して
出されて、データがｊ個転送されたところでブロック１
の書き込みは終了した。ブロック１の書き込み中に転送
エラーが発生しなかった場合、リトライ信号１７は無意
のままである。この状態で書き込み要求信号１１が出さ
れると、第２図のワンショット回路２５で発生したパル
スがアンドゲート２６の出力に現われ、ブロック数カウ
ンタ２ａのカウントアツプ信号８ａが有意となるため、
ブロック数カウンタ２ａはインクリメントされる。

さらに、遅延回路２３による遅れの後、転送数カウンタ
２ｂのリセット信号１５が有意となり、転送数カウンタ
２ｂはリセットされ、状態ＩＶへと遷移する。

ところが、ブロック１の書き込みで転送エラーが発生し
、リトライ処理が必要になった場合には、状態■でリト
ライ信号１７が有意になった後、次の書き込み要求信号
１１が有意となる。この時は第２図のアンドゲート２６
の出力は無意のままであるから、ブロック数カウンタ２
ａはカウントアツプされず、転送数カウンタ２ｂのみが
リセットされて、第５図に示すように状態Ｉへと遷移し
、再びブロック１のデータが先頭から書き込゛まれる。

〔発明の効果〕

以上のように、この発明によれば、スタックメモリのラ
イトアドレスカウンタを転送数カウンタとブロック数カ
ウンタに分けて構成したので、複数データから構成され
るデータブロックを一括してスタックメモリに書き込む
際に、１データ書き込み毎に転送エラーの有無を判断す
る必要がなくなる効果がある。さらに、この発明によれ
ば、一括書き込みの際の転送エラー発生によるリトライ
処理時に・スタックメモリの再書き込みアト°レスを自
動的に復帰させる機能をライトアドレスカウンタ制御部
に持たせたので、転送エラー発生によるリトライ処理の
際の再書き込みアドレスの復帰が容易となる効果がある
。

【図面の簡単な説明】

第１図はこの発明の一実施例によるスタックメモリアド
レス制御装置のブロック図、第２図は第１図のライトカ
ウンタ制御部の一構成例を示すブロック図、第３図は従
来のスタックメモリアドレス制御装置を示すブロック図
、第４図はこの発明の制御装置によるスタックメモリの
内部状態を示すメモリ構成図、第５図はこの発明の制御
方式によるタイミングチャート図である。 １はランダムアクセスメモリ（スタックメモリ）、２及
び２０はライトアドレスカウンタ、３はリードアドレス
カウンタ、４はマルチプレクサ、５はライトアドレスカ
ウンタ制御部、６はリードアドレスカウンタ制御部、２
ａはブロック数カウンタ、２ｂは転送数カウンタ。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人　　三菱電機株式会社 第２図 第３図 第４図 手続補正書（自発） ２１発明の名称 スタックメモリアドレス制御装置 ３、補正をする者 事件との関係　特許出願人 代表者　志岐守哉 ４、代　理　人　　　郵便番号　１０５住　所　　　　
東京都港区西新橋１丁目４番１０号５、補正の対象 ６、補正の内容 （１）明月１１占をつき′のとおり訂正する。 （２）別紙の通シ第３図を補正する。 （３）別紙の通シ第４図を補正する。 （４）別紙の通シ第５図を補正する。 ７、　添付書類の目録 （１）補正後の第３図を記載した書面　　１通（２）補
正後の第４図を記載した書面　　１通（３）補正後の第
５図を記載した書面　　１通以上 第５図 第３図

Claims (1)

【特許請求の範囲】
1. 　データを記憶するランダムアクセスメモリよりなるス
   タックメモリと、前記スタックメモリの読み出しアドレ
   スを与えるリードアドレスカウンタと、前記スタックメ
   モリの書き込みアドレスを与えるライトアドレスカウン
   タと、前記読み出しアドレスと前記書き込みアドレスを
   切り換えて前記スタックメモリに出力するマルチプレク
   サと、前記リードアドレスカウンタのカウントを制御す
   るリードアドレスカウンタ制御部と、前記ライトアドレ
   スカウンタのカウントを制御するライトアドレスカウン
   タ制御部とを備えたスタックメモリアドレス制御装置に
   おいて、前記ライトアドレスカウンタは書き込みアドレ
   スの下位ビットをカウントする転送数カウンタと書き込
   みアドレスの上位ビットをカウントするブロック数カウ
   ンタとを備え、前記ライトアドレスカウンタ制御部は複
   数ワードから構成されるデータブロックを前記スタツク
   メモリへ一括転送する際に発生した転送エラーによるリ
   トライ処理時のスタックメモリ再書き込みアドレスを復
   帰させる再書き込みアドレス復帰回路手段を備えたこと
   を特徴とするスタックメモリアドレス制御装置。