JPH02141862A - データ転送制御方式 - Google Patents
データ転送制御方式Info
- Publication number
- JPH02141862A JPH02141862A JP29759388A JP29759388A JPH02141862A JP H02141862 A JPH02141862 A JP H02141862A JP 29759388 A JP29759388 A JP 29759388A JP 29759388 A JP29759388 A JP 29759388A JP H02141862 A JPH02141862 A JP H02141862A
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- bus
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- microprocessor
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- 238000000034 method Methods 0.000 claims description 12
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Landscapes
- Information Transfer Systems (AREA)
- Small-Scale Networks (AREA)
- Communication Control (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ転送制御方式に関し、特に複数のマイク
ロプロセッサシステム間をデータバスを用いて転送する
データ転送システムにおけるデータ転送制御方式に関す
る。
ロプロセッサシステム間をデータバスを用いて転送する
データ転送システムにおけるデータ転送制御方式に関す
る。
従来、この種のデータ転送システムでは、バス制御装置
には１つの送信レジスタ（以下ＳＲ）及び１つの受信レ
ジスタ（以下ＲＲ）があるのみの第１の方式か、又は複
数のデータ転送用送受信バッファをバス制御装置専用に
マイクロプロセッサのメモリとは別に持つ第２の方式が
一般的である。
には１つの送信レジスタ（以下ＳＲ）及び１つの受信レ
ジスタ（以下ＲＲ）があるのみの第１の方式か、又は複
数のデータ転送用送受信バッファをバス制御装置専用に
マイクロプロセッサのメモリとは別に持つ第２の方式が
一般的である。
上述した従来の方式のうち第１の方式は、マイクロプロ
セッサからバスに対する送信要求を短い時間間隔で次々
と発生しても、ＳＲが空き状態にならなければく即ちデ
ータをバスに送信し終る迄）ＳＲを設定できないので、
バス制御装置に対する送信要求待ち行列をソフトウェア
で形成する必要があり、このためソフトウェアの送信処
理量が増加して送信処理能力が低下するという欠点があ
り、また受信に関してはバス上からデータ受信要求が短
い時間間隔で次々と発生してもＲＲが１つしかないため
マイクロプロセッサがバスからの受信データを認識し、
次のデータ受信に備えて再びＲＲを設定する迄の間は次
のデータは受信できず、実効的にバスからのデータ受信
能力を低下させてしまうという欠点があり、また送信時
と同じように受信バッファ待ち行列をソフトウェアで形
成する必要があるため、ソフトウェアの受信処理量が増
加して受信処理能力が低下するという欠点がある。
セッサからバスに対する送信要求を短い時間間隔で次々
と発生しても、ＳＲが空き状態にならなければく即ちデ
ータをバスに送信し終る迄）ＳＲを設定できないので、
バス制御装置に対する送信要求待ち行列をソフトウェア
で形成する必要があり、このためソフトウェアの送信処
理量が増加して送信処理能力が低下するという欠点があ
り、また受信に関してはバス上からデータ受信要求が短
い時間間隔で次々と発生してもＲＲが１つしかないため
マイクロプロセッサがバスからの受信データを認識し、
次のデータ受信に備えて再びＲＲを設定する迄の間は次
のデータは受信できず、実効的にバスからのデータ受信
能力を低下させてしまうという欠点があり、また送信時
と同じように受信バッファ待ち行列をソフトウェアで形
成する必要があるため、ソフトウェアの受信処理量が増
加して受信処理能力が低下するという欠点がある。
また、従来の第２の方式は、複数の送受信バッファをバ
ス制御装置側に用意するので第１の方式の欠点は除去で
きる可能性はあるものの、外付はメモリがハードウェア
として必要なため、バス制御装置のハードウェア量が増
加し、またソフトウェアもマイクロプロセッサメモリか
ら外付はメモリへの、又はその逆のデータコピーが必要
なため処理能力を減じさせるという欠点がある。
ス制御装置側に用意するので第１の方式の欠点は除去で
きる可能性はあるものの、外付はメモリがハードウェア
として必要なため、バス制御装置のハードウェア量が増
加し、またソフトウェアもマイクロプロセッサメモリか
ら外付はメモリへの、又はその逆のデータコピーが必要
なため処理能力を減じさせるという欠点がある。
本発明の目的は、上記欠点を取り除き、ソフトウェアに
処理負荷をかけず、かつハードウェア量も少ないデータ
転送制御方式を提供することにある。
処理負荷をかけず、かつハードウェア量も少ないデータ
転送制御方式を提供することにある。
本発明のデータ転送制御方式は、バス上に複数のデータ
転送回路を有するデータ転送システムにおいて、前記各
データ転送回路はマイクロプロセッサと、メモリと、前
記バス、マイクロプロセッサ及びメモリと接続されたデ
ータ転送制御回路とを備、え、前記データ転送制御回路
は送信すべきデータが格納されている前記メモリの先頭
アドレスと転送バイト数及び送信相手エイジェントアド
レスを記憶するファーストイン・ファーストアウト型に
構成された複数の送信レジスタと、前記マイクロプロセ
ッサが少なくとも１つの前記送信レジスタに値を設定す
ると設定された順序に従って前記バス上にデータを送信
しその送信完了により前記マイクロプロセッサに送信完
了報告を行う送信制御回路と、受信データを格納すべき
メモリエリアの前記メモリ上の先頭アドレス及び最大受
信バイト数を記憶するファーストイン・ファーストアウ
ト型に構成された複数の受信レジスタと、前記マイクロ
プロセッサが少なくとも１つの前記受信レジスタに値を
設定すると設定された順序に従って前記バスから受信し
たデータを前記メモリの指定されたメモリエリアに格納
しその受信完了により前記マイクロプロセッサに受信完
了報告を行う受信制御回路とを有することを特徴とする
。
転送回路を有するデータ転送システムにおいて、前記各
データ転送回路はマイクロプロセッサと、メモリと、前
記バス、マイクロプロセッサ及びメモリと接続されたデ
ータ転送制御回路とを備、え、前記データ転送制御回路
は送信すべきデータが格納されている前記メモリの先頭
アドレスと転送バイト数及び送信相手エイジェントアド
レスを記憶するファーストイン・ファーストアウト型に
構成された複数の送信レジスタと、前記マイクロプロセ
ッサが少なくとも１つの前記送信レジスタに値を設定す
ると設定された順序に従って前記バス上にデータを送信
しその送信完了により前記マイクロプロセッサに送信完
了報告を行う送信制御回路と、受信データを格納すべき
メモリエリアの前記メモリ上の先頭アドレス及び最大受
信バイト数を記憶するファーストイン・ファーストアウ
ト型に構成された複数の受信レジスタと、前記マイクロ
プロセッサが少なくとも１つの前記受信レジスタに値を
設定すると設定された順序に従って前記バスから受信し
たデータを前記メモリの指定されたメモリエリアに格納
しその受信完了により前記マイクロプロセッサに受信完
了報告を行う受信制御回路とを有することを特徴とする
。
次に、本発明について図面を参照して説明する。
第１図（ａ＞は本発明のデータ転送制御方式の一実施例
を示すデータ転送システムのシステムブロック図、第１
図（ｂ）は第１図（ａ）におけるデータ転送制御回路の
詳細ブロック図である。
を示すデータ転送システムのシステムブロック図、第１
図（ｂ）は第１図（ａ）におけるデータ転送制御回路の
詳細ブロック図である。
第１図（ａ）に示すように本実施例のデータ転送システ
ムはデータバス（以下ＤＢ＞３０に接続された複数のエ
イジェント（以下ＡＧＴ）１．〜ｎを備え、各ＡＧＴ
（例えばＡＧＴＩ）はデータ転送制御回路（以下ＣＴＬ
）１１と、ＣＴＬｌｌとマイクロプロセッサバス（以下
μＰＢ）１４を介して接続されたマイクロプロセッサ（
以下μＰ）１２と、送受信データを格納するメモリ（以
下ＭＥＭ）１３とを備え、ＣＴＬＩＩはＤＢ３０と接続
されている。
ムはデータバス（以下ＤＢ＞３０に接続された複数のエ
イジェント（以下ＡＧＴ）１．〜ｎを備え、各ＡＧＴ
（例えばＡＧＴＩ）はデータ転送制御回路（以下ＣＴＬ
）１１と、ＣＴＬｌｌとマイクロプロセッサバス（以下
μＰＢ）１４を介して接続されたマイクロプロセッサ（
以下μＰ）１２と、送受信データを格納するメモリ（以
下ＭＥＭ）１３とを備え、ＣＴＬＩＩはＤＢ３０と接続
されている。
ＣＴＬＩＩは第１図（ｂ）に示すように、送信しジスタ
ＦＩＦＯメモリ（以下ＳＦ Ｉ ＦＯ）１１１．受信レ
ジスタＦＩＦＯメモリ（以下ＲＦＩＦＯ＞１１２．送信
制御回路（以下５ＣＴＬ）１１３、受信制御回路（以下
ＲＣＴＬ）１１４を備え、５ＦＩＦＯＩＩＩはｍ個の送
信レジスタ（以下Ｓ Ｒｓ 、〜５Ｒ−）がＦＩＦＯ（
ファーストイン・ファーストアウト）を構成し、またＲ
ＦＩＦＯ１１２はｍ個の受信レジスタ（以下ＲＲ，，〜
ＲＲ，）がＦＩＦＯを構成している。
ＦＩＦＯメモリ（以下ＳＦ Ｉ ＦＯ）１１１．受信レ
ジスタＦＩＦＯメモリ（以下ＲＦＩＦＯ＞１１２．送信
制御回路（以下５ＣＴＬ）１１３、受信制御回路（以下
ＲＣＴＬ）１１４を備え、５ＦＩＦＯＩＩＩはｍ個の送
信レジスタ（以下Ｓ Ｒｓ 、〜５Ｒ−）がＦＩＦＯ（
ファーストイン・ファーストアウト）を構成し、またＲ
ＦＩＦＯ１１２はｍ個の受信レジスタ（以下ＲＲ，，〜
ＲＲ，）がＦＩＦＯを構成している。
なお図示していないが、送信すべきデータが格納されて
いるＭＥＭ１３の先頭アドレスと転送バイト数及び送信
相手エイジェントアドレスをそれぞれ記憶する送信メモ
リアドレスレジスタ（以下ＳＭＡＲと記す）と送信語数
レジスタ（以下ＳＢＲと記す）及び送信相手エイジェン
トアドレスレジスタ（以下５ＡＡＲと記す）を総称して
ＳＲと言い、また図示していないが、受信すべきメモリ
エリアのＭＥＭ１Ｂ上の先頭アドレス及び最大受信バイ
ト数をそれぞれ記憶する受信アドレスレジスタ（以下Ｒ
ＡＲと記す）及び受信バッファ長レジスタ（以下ＲＢＲ
と記す）を総称してＲＲと言う。
いるＭＥＭ１３の先頭アドレスと転送バイト数及び送信
相手エイジェントアドレスをそれぞれ記憶する送信メモ
リアドレスレジスタ（以下ＳＭＡＲと記す）と送信語数
レジスタ（以下ＳＢＲと記す）及び送信相手エイジェン
トアドレスレジスタ（以下５ＡＡＲと記す）を総称して
ＳＲと言い、また図示していないが、受信すべきメモリ
エリアのＭＥＭ１Ｂ上の先頭アドレス及び最大受信バイ
ト数をそれぞれ記憶する受信アドレスレジスタ（以下Ｒ
ＡＲと記す）及び受信バッファ長レジスタ（以下ＲＢＲ
と記す）を総称してＲＲと言う。
ここで、μＰ）２側とＣＴＬｌｌとの接続と動作につい
て説明する。
て説明する。
第１図において、ＩＯ書込信号線（以下ｌ０Ｗ）２２は
５ＦＩＦＯＩＩＩ及びＲＦＩＦＯ１１２の書込指示端子
に接続されており、μＰ１２はμＰＢ１４を介してｌ０
Ｗ２２を活性化することによりメモリデータ信号線（以
下ＭＤＡＴ）２６上のデータをＳＲ，、〜ＳＲ，又はＲ
Ｒ，、〜ＲＲ。
５ＦＩＦＯＩＩＩ及びＲＦＩＦＯ１１２の書込指示端子
に接続されており、μＰ１２はμＰＢ１４を介してｌ０
Ｗ２２を活性化することによりメモリデータ信号線（以
下ＭＤＡＴ）２６上のデータをＳＲ，、〜ＳＲ，又はＲ
Ｒ，、〜ＲＲ。
に書き込む。
まず、バスデータ送信動作について説明する。
ＳＲ，、〜ＳＲ，はＦＩＦＯを構成しており、リセット
直後はＳＲ□に、次はＳＲ２にというように今まで使用
されていないＳＲに順次書き込まれていく、今ＳＲ１か
らＳＲ，まで書き込まれたものとすると５ＦＩＦＯＩＩ
Ｉは５ＣＴＬ１１３の読取信号線１１１ａを用いてＳＲ
，の内容を読み取る。ＳＲ１は前述したようにＳＭＡＲ
，ＳＢＲ及び５ＡＡＲから構成されている。５ＣＴＬ１
１３はＳＲ１，〜ＳＲ，のうち１個でも書き込まれると
送信要求があるものと判断し、ＤＢ３０に対してバス使
用権要求線（以下ＢＲＱ）３１を活性化してＤＢ３０の
使用権獲得を要求する。
直後はＳＲ□に、次はＳＲ２にというように今まで使用
されていないＳＲに順次書き込まれていく、今ＳＲ１か
らＳＲ，まで書き込まれたものとすると５ＦＩＦＯＩＩ
Ｉは５ＣＴＬ１１３の読取信号線１１１ａを用いてＳＲ
，の内容を読み取る。ＳＲ１は前述したようにＳＭＡＲ
，ＳＢＲ及び５ＡＡＲから構成されている。５ＣＴＬ１
１３はＳＲ１，〜ＳＲ，のうち１個でも書き込まれると
送信要求があるものと判断し、ＤＢ３０に対してバス使
用権要求線（以下ＢＲＱ）３１を活性化してＤＢ３０の
使用権獲得を要求する。
ＤＢ３０の使用権が獲得されるとＤＢ３０自身からバス
使用許可線（以下ＢＡＫ）３２が活性化され、５ＣＴＬ
１１３はバス使用権を獲得したことを認識する。バス使
用権を獲得すると５ＣＴＬ１１３はμＰＢ１４の使用権
獲得のためμＰＢ使用権要求線（以下ＨＲＱ）２４を活
性化し、μＰＢ１４自身又はμＰ１２からμＰＢ１４の
使用権が許可されるとμＰＢ使用許可線（以下ＨＡＫ）
２５が活性化されて５ＣＴＬ１１３はμＰＢ１４の使用
権を獲得したことを認識する。この状態において５ＣＴ
Ｌ１１３はＳＲ，の５ＡＡＲの値をＤＢ３０上の相手エ
イジェントアドレス信号線（以下ＤＡ）３３に送出し、
ＳＭＡＲの値をメモリアドレス信号線（以下ＭＡＤＲ）
２３に送出し、メモリリード信号線（以下ＭＡＤ）２１
を活性化することにより、ＭＥＭ１３からＭＤＡＴ２６
を経由して１バイトのデータを読み取ってそれをバスデ
ータ信号線（以下ＤＡＴＡ）３４に送出し、バスデータ
ライト信号線（以下ＤＷＲ）３５を活性化することによ
りＤＢ３０上にデータを送信する。送信データを１バイ
ト送信し終えると、次に５ＣＴＬ１３は今までのＭＡＤ
Ｒ２３に保持している値に１を加算した値をＭＡＤＲ２
３に送出して上記の動作を行う、この動作をＳＢＲで示
された回数だけ繰り返す。この一連の動作が終了すると
５ＣＴＬ１１３はＨＲＱ２４及びＢＲＱ３１を不活性化
し、５ＦＩＦＯＩＩＩのシフトクロック信号線１１１ｂ
にパルスを送出する。そうすると５ＦＩＦＯＩＩＩはＦ
ＩＦＯ構成であルタメ、今までのＳＲ２の内容がＳＲ，
に、ＳＲ，の内容がＳ Ｒ２に、ＳＦＬ、内容がＳ Ｒ
３に、ＳＲ，の内容がＳＲ４にシフトされる。
使用許可線（以下ＢＡＫ）３２が活性化され、５ＣＴＬ
１１３はバス使用権を獲得したことを認識する。バス使
用権を獲得すると５ＣＴＬ１１３はμＰＢ１４の使用権
獲得のためμＰＢ使用権要求線（以下ＨＲＱ）２４を活
性化し、μＰＢ１４自身又はμＰ１２からμＰＢ１４の
使用権が許可されるとμＰＢ使用許可線（以下ＨＡＫ）
２５が活性化されて５ＣＴＬ１１３はμＰＢ１４の使用
権を獲得したことを認識する。この状態において５ＣＴ
Ｌ１１３はＳＲ，の５ＡＡＲの値をＤＢ３０上の相手エ
イジェントアドレス信号線（以下ＤＡ）３３に送出し、
ＳＭＡＲの値をメモリアドレス信号線（以下ＭＡＤＲ）
２３に送出し、メモリリード信号線（以下ＭＡＤ）２１
を活性化することにより、ＭＥＭ１３からＭＤＡＴ２６
を経由して１バイトのデータを読み取ってそれをバスデ
ータ信号線（以下ＤＡＴＡ）３４に送出し、バスデータ
ライト信号線（以下ＤＷＲ）３５を活性化することによ
りＤＢ３０上にデータを送信する。送信データを１バイ
ト送信し終えると、次に５ＣＴＬ１３は今までのＭＡＤ
Ｒ２３に保持している値に１を加算した値をＭＡＤＲ２
３に送出して上記の動作を行う、この動作をＳＢＲで示
された回数だけ繰り返す。この一連の動作が終了すると
５ＣＴＬ１１３はＨＲＱ２４及びＢＲＱ３１を不活性化
し、５ＦＩＦＯＩＩＩのシフトクロック信号線１１１ｂ
にパルスを送出する。そうすると５ＦＩＦＯＩＩＩはＦ
ＩＦＯ構成であルタメ、今までのＳＲ２の内容がＳＲ，
に、ＳＲ，の内容がＳ Ｒ２に、ＳＦＬ、内容がＳ Ｒ
３に、ＳＲ，の内容がＳＲ４にシフトされる。
次にバスデータ受信動作につき説明する。
ＲＲ，、〜ＲＲ，はＦＩＦＯを構成しており、リセット
直後はＲＲ，に書き込まれ、次はＲＲ２に書き込まれる
というように５ＦＩＦＯＩＩＩと同様に順次書き込まれ
ていく、今ＤＢ３０からデータが受信された場合、即ち
ＤＡ３３上の値が予め決められた自エージェントアドレ
スと一致し、バスデータリード信号線（以下ＤＲＤ）３
６が活性化されている場合、ＲＣＴＬ１１４はＤＢ３０
からデータを受信したものと判断し、μＰＢ１４の使用
権獲得のためＨＲＱ２４を活性化する。
直後はＲＲ，に書き込まれ、次はＲＲ２に書き込まれる
というように５ＦＩＦＯＩＩＩと同様に順次書き込まれ
ていく、今ＤＢ３０からデータが受信された場合、即ち
ＤＡ３３上の値が予め決められた自エージェントアドレ
スと一致し、バスデータリード信号線（以下ＤＲＤ）３
６が活性化されている場合、ＲＣＴＬ１１４はＤＢ３０
からデータを受信したものと判断し、μＰＢ１４の使用
権獲得のためＨＲＱ２４を活性化する。
μＰＢ１４自身又はμＰ１２からμＰＢ１４の使用権が
許可されてＨＡＫ２５が活性化されると、ＲＣＴＬ１１
４はμＰＢ１４の使用権を獲得したことを認識する。こ
の状態においてＲＣＴＬＩＩ４はＲＲＩ （前述した
ようにＲＡＲとＲＢＲから構成されている）の内容を読
み取り、ＲＡＲの値をＭＡＤＲ２３に送出し、メモリラ
イト信号線（以下ＭＷＲ）２７を活性化することにより
、ＤＡＴＡ３４のデータをＭＥＭ１３のＲＡＲで指定さ
れたメモリエリアに転送する０次にＭＡＤＲ２３の値に
１を加算した値を送出して上記の動作を行う、この動作
をＲＢＲで示された回数又はＤＢ３０からのデータ転送
が終了する迄（一定時間ＤＲＤ３６が活性化されない時
迄）続け、転送終了後ＲＣＴＬ１１４はＨＲＱ２４を不
活性化し、ＲＦＩＦＯ１１２のシフトクロック信号線１
１２ｂにパルスを送出してＲＦＩＦＯ１１２を１つのシ
フトさせる。
許可されてＨＡＫ２５が活性化されると、ＲＣＴＬ１１
４はμＰＢ１４の使用権を獲得したことを認識する。こ
の状態においてＲＣＴＬＩＩ４はＲＲＩ （前述した
ようにＲＡＲとＲＢＲから構成されている）の内容を読
み取り、ＲＡＲの値をＭＡＤＲ２３に送出し、メモリラ
イト信号線（以下ＭＷＲ）２７を活性化することにより
、ＤＡＴＡ３４のデータをＭＥＭ１３のＲＡＲで指定さ
れたメモリエリアに転送する０次にＭＡＤＲ２３の値に
１を加算した値を送出して上記の動作を行う、この動作
をＲＢＲで示された回数又はＤＢ３０からのデータ転送
が終了する迄（一定時間ＤＲＤ３６が活性化されない時
迄）続け、転送終了後ＲＣＴＬ１１４はＨＲＱ２４を不
活性化し、ＲＦＩＦＯ１１２のシフトクロック信号線１
１２ｂにパルスを送出してＲＦＩＦＯ１１２を１つのシ
フトさせる。
送信動作が終了した時は５ＣＴＬＩ １３は送信完了信
号（以下５ＥＮＤ）２０を活性化し、また受信動作が終
了した時はＲＣＴＬ１１４は受信完了信号線（以下ＲＥ
ＮＤ）２８を活性化し、μＰＢ１４を介してμＰ１２に
動作の完了を知らせる。
号（以下５ＥＮＤ）２０を活性化し、また受信動作が終
了した時はＲＣＴＬ１１４は受信完了信号線（以下ＲＥ
ＮＤ）２８を活性化し、μＰＢ１４を介してμＰ１２に
動作の完了を知らせる。
以上説明したように本発明は、バス送信動作制御及びバ
ス受信動作の制御にＦＩＦＯ機楕を持つレジスタを用い
ることにより、ソフトウェアがバス制御のためにバス転
送制御回路外にソフトウェア制御による待ち行列を待つ
必要がないという効果があり、またデータバッファ専用
のメモリを持たないので、マイクロプロセッサとの間で
のデータコピーが不要であるという効果がある。
ス受信動作の制御にＦＩＦＯ機楕を持つレジスタを用い
ることにより、ソフトウェアがバス制御のためにバス転
送制御回路外にソフトウェア制御による待ち行列を待つ
必要がないという効果があり、またデータバッファ専用
のメモリを持たないので、マイクロプロセッサとの間で
のデータコピーが不要であるという効果がある。
第１図（ａ）は本発明のデータ転送制御方式の一実施例
を示すデータ転送システムのシステムブロック図、第１
図（ｂ）は第１図（ａ）におけるデータ転送制御回路の
詳細ブロック図である。 １、〜ｎ・・・エイジェント（ＡＧＴ） 、１１・・・
データ転送制御回路（ＣＴＬ）、１２・・・マイクロプ
ロセッサ（μＰ）、１３・・・メモリ（ＭＥＭ）、１４
・・・マイクロプロセッサバス（μＰＢ）、２０・・・
送信完了信号線（ＳＥＮＤ）、２１・・・メモリリード
信号線（ＭＲＤ）、２２・・・ＩＯ書込信号線（ＩＯＷ
）、２３・・・メモリアドレス信号線（ＭＡＤＲ）、２
４・・・μＰＢ使用権要求線（ＨＲＱ）、２５・・・μ
ＰＢ使用許可線（ＨＡＫ）、２６・・・メモリデータ信
号線（ＭＤＡＴ） 、２７・・・メモリライト信号線（
ＭＷＲ） 、２８・・・受信完了信号線（ＲＥＮＤ）、
３０・・・データバス（ＤＢ）、３１・・・バス使用権
要求線（ＢＲＱ）、３２・・・バス使用許可線（ＢＡＫ
） 、３３・・・相手エイジェントアドレス信号線（Ｄ
Ａ）、３６・・・バスデータ信号線（ＤＡＴＡ）、３５
・・・バスデータライト信号線（ＤＷＲ）、３６・・・
パスデータリード信号線（ＤＲＤ）、１１１・・・送信
レジスタＦＩＦＯメモリ（ＳＦＩＦＯ）、１ｌｌａ、
１１２ａ・・−読取信号線、１ｌｌｂ、１１２ｂ・・・
シフトクロック信号線、１１２・・・受信レジスタＦＩ
ＦＯメモリ（ＲＦＩ ＦＯ） 、１１３・・・送信制御
回路（ＳＣＴＬ）、１１４・・・受信制御回路（ＲＣＴ
Ｌ）、ＲＲｌ、〜ＲＲ，・・・受信レジスタ、ＳＲ１，
〜ｓＲ，・・・送信レジスタ。
を示すデータ転送システムのシステムブロック図、第１
図（ｂ）は第１図（ａ）におけるデータ転送制御回路の
詳細ブロック図である。 １、〜ｎ・・・エイジェント（ＡＧＴ） 、１１・・・
データ転送制御回路（ＣＴＬ）、１２・・・マイクロプ
ロセッサ（μＰ）、１３・・・メモリ（ＭＥＭ）、１４
・・・マイクロプロセッサバス（μＰＢ）、２０・・・
送信完了信号線（ＳＥＮＤ）、２１・・・メモリリード
信号線（ＭＲＤ）、２２・・・ＩＯ書込信号線（ＩＯＷ
）、２３・・・メモリアドレス信号線（ＭＡＤＲ）、２
４・・・μＰＢ使用権要求線（ＨＲＱ）、２５・・・μ
ＰＢ使用許可線（ＨＡＫ）、２６・・・メモリデータ信
号線（ＭＤＡＴ） 、２７・・・メモリライト信号線（
ＭＷＲ） 、２８・・・受信完了信号線（ＲＥＮＤ）、
３０・・・データバス（ＤＢ）、３１・・・バス使用権
要求線（ＢＲＱ）、３２・・・バス使用許可線（ＢＡＫ
） 、３３・・・相手エイジェントアドレス信号線（Ｄ
Ａ）、３６・・・バスデータ信号線（ＤＡＴＡ）、３５
・・・バスデータライト信号線（ＤＷＲ）、３６・・・
パスデータリード信号線（ＤＲＤ）、１１１・・・送信
レジスタＦＩＦＯメモリ（ＳＦＩＦＯ）、１ｌｌａ、
１１２ａ・・−読取信号線、１ｌｌｂ、１１２ｂ・・・
シフトクロック信号線、１１２・・・受信レジスタＦＩ
ＦＯメモリ（ＲＦＩ ＦＯ） 、１１３・・・送信制御
回路（ＳＣＴＬ）、１１４・・・受信制御回路（ＲＣＴ
Ｌ）、ＲＲｌ、〜ＲＲ，・・・受信レジスタ、ＳＲ１，
〜ｓＲ，・・・送信レジスタ。
Claims (1)
- バス上に複数のデータ転送回路を有するデータ転送シス
テムにおいて、前記各データ転送回路はマイクロプロセ
ッサと、メモリと、前記バス、マイクロプロセッサ及び
メモリと接続されたデータ転送制御回路とを備え、前記
データ転送制御回路は送信すべきデータが格納されてい
る前記メモリの先頭アドレスと転送バイト数及び送信相
手エイジェントアドレスを記憶するファーストイン・フ
ァーストアウト型に構成された複数の送信レジスタと、
前記マイクロプロセッサが少なくとも１つの前記送信レ
ジスタに値を設定すると設定された順序に従って前記バ
ス上にデータを送信しその送信完了により前記マイクロ
プロセッサに送信完了報告を行う送信制御回路と、受信
データを格納すべきメモリエリアの前記メモリ上の先頭
アドレス及び最大受信バイト数を記憶するファーストイ
ン・ファーストアウト型に構成された複数の受信レジス
タと、前記マイクロプロセッサが少なくとも１つの前記
受信レジスタに値を設定すると設定された順序に従って
前記バスから受信したデータを前記メモリの指定された
メモリエリアに格納しその受信完了により前記マイクロ
プロセッサに受信完了報告を行う受信制御回路とを有す
ることを特徴とするデータ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29759388A JPH0642233B2 (ja) | 1988-11-24 | 1988-11-24 | データ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29759388A JPH0642233B2 (ja) | 1988-11-24 | 1988-11-24 | データ転送制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02141862A true JPH02141862A (ja) | 1990-05-31 |
| JPH0642233B2 JPH0642233B2 (ja) | 1994-06-01 |
Family
ID=17848565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29759388A Expired - Lifetime JPH0642233B2 (ja) | 1988-11-24 | 1988-11-24 | データ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642233B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5036509A (en) * | 1989-03-13 | 1991-07-30 | Pioneer Electronic Corporation | Guide mechanism for disc reproducing apparatus |
| JPH04232998A (ja) * | 1990-12-27 | 1992-08-21 | Nec Corp | 音声認識装置 |
-
1988
- 1988-11-24 JP JP29759388A patent/JPH0642233B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5036509A (en) * | 1989-03-13 | 1991-07-30 | Pioneer Electronic Corporation | Guide mechanism for disc reproducing apparatus |
| JPH04232998A (ja) * | 1990-12-27 | 1992-08-21 | Nec Corp | 音声認識装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0642233B2 (ja) | 1994-06-01 |
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