JPH02143359A - データ入出力システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ入出力システムに係わり、特にデータ送
受信においてデータチェーンを実現するデータ入出力シ
ステムに関する。

〔従来の技術〕

従来のこの種のデータ入出力ンステムは、第１のデータ
長を単位としてデータを送受信する入出力回路と、第１
のデータ長より短い第２のデータ長を単位としてデータ
を取り扱う処理装置と、この処理装置の制御下におかれ
データを記（ａしておくメモリとからなるものが提供さ
れている。

このようなデータ入出力システムによれば、入出力回路
が第１のデータ長を単位としてデータを送受信し、処理
装置であるマイクロプロセンサが第１のデータ長より短
い第２のデータ長でデータを扱っているときには、次の
ように処理をしている。すなわち、第１のデータ長（β
語）をｍ位として入出力回路がデータを送受信し、かつ
メモリブロック　（トランザクション）がｍ語（ｍ＜Ａ
’）を単位として構成されているときには、送信・受信
ともソフトウェア的にβ語かろなるデータエリアを確保
する。そして、データ受信時には、前述のように確保し
たデータエリアに入出力回路からのデータを一旦蓄え、
しかる後にソフトウェアにより複数のトランザクション
にデータを記憶させる。また、データ送信時には、複数
のトランザクションに書き込まれているデータを、−旦
ソフトウエアにより、送信用メモリエリアに書き込み、
この書き込まれたデータを入出力回路を介して送出する
。このような動作により、データの送信受信を行ってい
る。

〔発す弓が角ｑ決しようとする課題〕

しかしながら、上述した従来のデータ入出力システムは
、ソフトウェアによりメモリコピーをするため、処理能
力が著しく低下するという欠点があった。

本発明は、上記した欠点を解消するためになされたもの
で、取り扱うデータのデータ長が処理装置と入出力回路
とで異なっていてもデータの送受信を高速でできるよう
にしたデータ入出力システムを提供することｊごある。

〔課題を解決するだめの手段〕

本発明のデータ入出力システムは、第１のデータ長を単
位としてデータを送受信する入出力回路と１．第１のデ
ータ長より短い第２のデータ長を単位としてデータを取
り扱う処理装置と、この処理装置の制御下におかれデー
タを記憶しておくメモリとからなるデータ入出力システ
ムにおいて、入出力回路と処理装置との間にデータチェ
ーン支援回路を接続し、このデータチェーン支援回路は
、受信時に参照する受信メモリアドレスと、送信時に参
照する送信メモリアドレスとをそれぞれ記憶できる記憶
手段を設け、データ受信時には記憶手段の受信メモリア
ドレスを参照して入出力回路からのデータをメモリに書
き込み、かつデータ送信時には記憶手段のメモリアドレ
スを参照してメモリからデータを読み出して入出力回路
に与える構成としたものである。

本発明のデータ入出力システムによれば、データチェー
ン支援回路をハードウェアで構成し、これによりデータ
処理を行うので、処理能力を低下させることなくデータ
長の異なるデータをデータチェーンできる。

；実施例〕 次に、本発明ｊこついて図面を参照して説明する。

第１図ないし第３図は、本発明を説明するためのもので
ある。

第１図は、本発明のデータ入出力システムの実施例を示
すブロック図である。第２図は、同実施例で用いるデー
タチェーン支援回路の構成例を示す回路図である。第３
図は、同実施例のメモリのデータエリアを示す説明図で
ある。

第１図において、データ入出力システムの実施例は、入
出力回路２と、データチェーン支援回路４と、処理装置
６と、メモリ８とから構成されている。入出力回路２は
、第１のデータ長を単位としてデータを送受信するもの
である。データチェーン支援回路４は、受信時に参照す
る受信メモリアドレスと、送信時に参照する送信メモリ
アドレスとをそれぞれ記憶できる記憶手段を設け、デー
タ受信時には記憶手段の受信メモリアドレスを参照して
入出力回路２かろのデータをメモリ８に書き込み、かつ
データ送信時には記憶手段のメモリアドレスを参照して
メモリ８からデータを読み出して入出力回路２に与える
構成としたものである。

処理装置６は、第１のデータ長より短い第２のデータ長
を単位としてデータを取り扱うものである。

入出力回路２は、データ入出力線１０、データ書込線１
２、データ受信報告線１４を介してデータチェーン支援
回路４に接続されている。データチェーン支援回路４は
、データ入出力線１６を介してデータバス１８に、アド
レス出力線２０を介してアドレスバス２２にそれぞれ接
続されている。

データバス１８およびアドレスバス２２には、アドレス
出力線２４およびデータ人出力線２６を介して処理装置
６が接続されている。また、データチェーン支援回路４
は、バスホールド要求信号線２７、バスホールド応答信
号線２８、読出信号線３０．メモリ書込信号線３２およ
びメモリ読出信号線３４をそれぞれ介して処理装置６に
接続されている。また、データチェーン支援回路４は、
メモリ書込信号線３２およびメモリ読出信号線３４をそ
れぞれ介してメモリ８に接続されている。メモリ８は、
データバス１８にデータ入出力線３６を介して、アドレ
スバス２２にアドレス信号線３８を介してそれぞれ接続
されている。

第２図において、データチェーン支援回路４は、送信時
に参照する送信メモリアドレスを記憶する記憶手段を含
む送信処理回路４０と、受信時に参照する受信メモリア
ドレスを記憶できる記憶手段を含む受信処理回路４１と
、バスホールド要求信号生成回路４２と、選択回路４３
と、信号バッファ４４とから構成されている。送信処理
回路４０は、記憶手段としての送信アドレスファースト
インファーストアウトメモリ　（ＳＡＦＩＦＯ）　　４
０１と、カウンタ４０２と、加算器４０３と、レジスタ
４０４と、トリステートゲート４０５と、アンド回路４
０６と、クロック源４０７と、トリステートゲート４０
８とを備えている。受信処理回路４１は、記憶手段とし
ての受信アドレスファーストインファーストアウトメモ
リ　（ＲＡＦＩＦＯ）　　４１１と、カウンタ４１２と
、加算器４１３と、レジスタ４１４と、トリステートゲ
ート４１５とを備えている。選択回路４３は、セレクタ
４３１と、トリステートゲート４３２とを備えている。

データ入出力線１０は、トリステートゲート４０５と、
レジスタ４１４とに接続されている。データ書込線１２
は、トリステートゲート４０８の出力に接続されている
。データ受信報告線ｊ４は、色位相リセットパルス発生
回路４２と、カウンタ４１２と、信号バッファ４５とに
接続されている。データ入出力線１６は、トリステート
ゲート４１５と、レジスタ４０４とに接続されている。

アドレス出力線２０は、選択回路４３のトリステートゲ
ート４３２の出力に接続されている。データ入出力線２
６は、バスホールド要求信号生成回路４２の出力に接続
されている。バスホールド要求信号線２６は、バスホー
ルド要求信号生成回路４２の出力に接続されている。バ
スホールド応答信号線２８は、ト　リ　ス　テ　−　ト
　ゲー　ト　４４　、４０８　、　４１５　、　４３２
に接続されている。読出信号線３０は、バスホールド要
求信号生成回路４２と、アンド回路４０６に接続されて
いる。メモリ書込信号線３２は、トリステートゲート４
４の出力と、５ＡＦＩＦＯ４０１と、　ＲＡＦＩＦＯ４
１１とに接続されている。メモリ読出信号線３４は、ト
リステートゲート４０８の出力と、カウンタ４０２とに
接続されている。

このように構成された実施例の作用を説明する。

データ受信時に受信データを書き込むアドレスを指定す
る情報は、処理装置６によりデータチェーン支援回路４
に対して予め書き込んでおく。これは、処理装置６が、
受信メモリバッファアドレスとバッファ長を記した複数
の情報を、ＲＡＦＩＦＯ４１１にデータ入出力線１６を
介して書き込む。こうすると、ＲＡＦＩＦＯ人カデータ
線１１１２に、受信メモリバッファアドレスとバッファ
長がのり、ＲＡＦＩＦＯ書込端子１１１１がオンとなっ
て、上記した情報がＲＡＦＩＦＯ４１１に書き込まれる
。書込データは複数からなり、第１のメモリアドレス、
第２のメモリアドレス・・・・・・という順序でデータ
チェーン支援回路４のＲＡＦＩＦＯ４１１に書き込まれ
ている。

これにより、データチェーン支援回路４は動作可能出な
る。

ついで、入出力回路２からデータチェーン支援回路４に
対してデータを送出するイベントが発生ずると、データ
受信報告線１４に受信データがのる。データチェーン支
援回路４は、データ受信のイベントを知ると、バスホー
ルド要求信号線２７を活性化し、処理装置６にデータバ
ス１８、アドレスバス２２の明は渡しを要求する。これ
に対し、処理装置６は、バスホールド応答信号線２８を
活性化することにより、バスの明は渡しを入出力回路２
とデータチェーン支援回路４に知らせる。

すると、データチェーン支援回路４は、次のように動作
する。入出力回路２からデータを受信すると、データ受
信報告線１４が活性化するので、この信号がバスホール
ド要求信号生成回路４２に入力される。これにより、バ
スホールド要求信号生成回路４２からバスホールド要求
信号線２７にバスホールド要求信号が出力される。これ
に応じてバスホールド応答信号線２８にオン信号がのる
ので、トリステートゲート４３２．４１５および４４が
開く。この状態で、入出力回路２からデータ受信報告線
１４を介してパルスをデータチェーン支援回路４に対し
て送出してくると同時に、データ入出力線１０に受信デ
ータがのってくる。

また、データ受信報告線１４を介して送られてくる信号
はカウンタ４１２に人力され、このカウンタ４１２を歩
進させる。このカウンタ４１２の出力は、ＲＡＦＩＦＤ
　４１１から信号線１１１４を介して送出された信号と
、加算回路４１３で加算されて信号線１１３１に出力さ
れる。この信号は、セレクタ４３１、トリステートゲー
ト４３２を介してアドレス出力線２０に出力される。ま
た、メモリ書込信号線３２にパルスを出力する。この信
号は、上述と同様の動作を受信が完結するまで、繰り返
される。前記したアドレス情報は、アドレスバス２２、
アドレス信号線３８を介し、前記したデータは、データ
バス１８、データ入出力線３６を介し、それぞれメモＩ
７８に供給されて、メモリ８に書き込まれる。

また、データチェーン支援回路４において、データ受信
報告線１４からのパルスが受信メモリバッファ長を超え
ると、信号線■１２１が活性化し、同時にカウンタ４１
２は零にクリアされる。

この信号は、ＲＡＦＩＦＯ４１１のシフトアウト信号線
１１１３に供給され、ＲＡＦＩＦＯ４１１が１つシフト
され、次の受信メモリバッファアドレスが信号線１１１
４に送出される。この信号は、上述と同様の動作を受信
が完結するまで、繰り返される。前記したアドレス情報
は、アドレスバス２２、アドレス信号線３８を介し、前
記したデータは、データバス１８、データ入出力線３６
を介し、それぞれメモリ８に供給されて、メモリ８に書
き込まれる。この場合、受信データバッファ長をｍ、受
信データ長をｌ　（ｌ＞ｍ）とすると、受信データ第２
語は、第３図（Ａ）に示すように、メモリアト（／ス第
Ｃ（Ｐ−１）／ｍ＋　１）の示すアドレスに、［Ｐ　−
（（Ｐ−１＞　／ｍ）　　・ｍ〕のアドレスを加えたエ
リアに書き込まれることになる。

次に、データ送信の動作について説明する。

メモリ８に送信すべきデータが準備できたならば、処理
装置６はデータチェーン支援回路４に対して、どこのメ
モリアドレスからデータを送出すべきかを書き込んでお
く。

これは、処理装置６からデータチェーン支援回路４の５
ＡＦＩＦＯ４０１に送信メモリバッファアドレスと、バ
ッファ長とを記した情報を書き込む。ついて、処理装置
６は、読出信号線３０を活性化することにより、データ
送信をデータチェーン支援回路４に対して指示する。こ
れにより、データチェーン支援回路４は、処理装置６に
対してデータバス１８、アドレスバス２２の明は渡しを
要求する。これは、読出信号線３０を介して送信されて
きた信号がバスホールド要求信号生成回路４２に入力さ
れることにより、バスホールド要求信号生成回路４２か
らバスホールド要求信号線２７を介して出力される。処
理装置６からデータチェーン支援回路４に対してデータ
バス１８、アドレスバス２２の明け１度しか完了すると
、バスホールド応答信号線２８を介して信号が供給され
るので、データチェーン支援回路４のゲート４０８が開
く。

また、続出信号線３０を介して送信されてきた信号は、
データチェーン支援回路４のアンド回路４０６に供給さ
れる。これにより、アンド回路４０６かみクロＺり源４
０１のタロツクが続出パルスとしてメモリ読出信号線３
４に出力される。この読出パルスは、同時にデータ書込
線１２を介して書込パルスとして入出力回路２に出力さ
れるとともに、カウンタ４０２を歩進させる。このカウ
ンタ４０２の出力は、５ＡＦＩＦＯ４０１の出力信号１
Ｏ１４と加算器４０３で加算される。加算器４０３の出
力は、信号線１０３１を介してセレクタ４３Ｉに供給さ
れる。この信号は、セレクタ４３１、ゲート４３２を介
してアドレス出力線２０に供給される。また、読出信号
線３０を介して続出パルスを出力する。これらの信号は
、アドレスバス２２、アドレス信号線３８を介し、また
続出信号線３０を介してメモリ８に供給されるので、メ
モリ８からデータバス１８にデータがのる。このデータ
がデータ入出力線ＩＧを介してデータチェーン支援回路
４に人力されると、そのデータはデータ入出力線１０に
出力されるとともに、書込パルスをデータ書込線１２に
のせる。これにより、データが送信されることになる。

ここで、カウンタ４０２に対する人力パルスが送信バッ
ファ長を超えると、信号線１０２１が活性化し、同時に
カウンタ４１２は零にクリアされる。この信号は、ＲＡ
ＦＩＦＯ４０１のンフトアウト信号線１０１３に供給さ
れ、ＲＡＦＩＦＯ４１１が１つシフトされ、次の送信メ
モリバッファアドレスが信号線１０１４に送出される。

この信号は、上述と同様にカウンタ４０２の出力と加算
器４０３で加算され、上述の動作を送信が完結するまで
、繰り返される。この場合、送信データバッファ長をｍ
、送信データ長をｒ（β＞ｍ）とすると、送信データ第
９語は、第３ｆｆｉ　（Ｂ）に示すように、メモリアド
レス第Ｃ（ｑ−１＞／ｍ＋　１）の示すアドレスに、（
ｑ−（（ｑ−１）／ｍ）　　・ｍ〕のアドレスを加えた
エリアに書き込まれることになる。

本実施例は、上述のように動作し、データチエイニング
機能を実現させることができる。

〔発明の効果〕

以上説明したように本発明は、入出力回路と処理装置と
の間にデータチェーン支援回路を接続し、このデータチ
ェーン支援回路により、データ受信時には記憶手段の受
信メモリアドレスを参照して入出力回路からのデータを
メモリに書き込み、かつデータ送信時には記憶手段のメ
モリアドレスを参照してメモリからデータを読み出して
入出力回路に与えるようにしたので、高速にデータチエ
イニング機能を実現できる効果がある。

【図面の簡単な説明】

第１図は本発明の実施例を示すブｏ−７り図、第２図は
同実施例で用いるデータチェーン支援回路を示す回路図
、第３図は同実施例の動作を説明するだめの説明図であ
る。 ２・・・・・・入出力回路、 ４・・・・・・データチェーン支援回路、６・・・・・
・処理装置、８・・・・・・メモリ。

Claims (1)

【特許請求の範囲】
1. 第１のデータ長を単位としてデータを送受信する入出力
   回路と、前記第１のデータ長より短い第２のデータ長を
   単位としてデータを取り扱う処理装置と、この処理装置
   の制御下におかれデータを記憶しておくメモリとからな
   るデータ入出力システムにおいて、前記入出力回路と処
   理装置との間にデータチェーン支援回路を接続し、前記
   データチェーン支援回路は、受信時に参照する受信メモ
   リアドレスと、送信時に参照する送信メモリアドレスと
   をそれぞれ記憶できる記憶手段を設け、データ受信時に
   は前記記憶手段の受信メモリアドレスを参照して前記入
   出力回路からのデータを前記メモリに書き込み、かつデ
   ータ送信時には前記記憶手段のメモリアドレスを参照し
   て前記メモリからデータを読み出して前記入出力回路に
   与える構成としたことを特徴とするデータ入出力システ
   ム。